KR100260124B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 종래 박막트랜지스터 제조방법은 자기 어라인(self-align)에 의하여 게이트전극과 소오스, 드레인 영역의 오버랩(overlap)에 의한 캐패서턴스(Cgs)는 작지만 오프셋(off-set)이 되지 않기 때문에 누설전류를 감소시킬 수 없다.
반면, 오프셋이 되는 구조에서는 자기 어라인이 어렵기 때문에 캐패시턴스를 감소시킬 수 없으며 자기 어라인이 되는 구조에 마스크를 추가하여 오프셋이 형성되도록 할 경우 미스 어라인(misalign)이 발생하는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 자기 어라인과 동시에 반도체막의 일부 두께만큼 오프셋이 형성되도록 하여 캐패시턴스(Cgs)를 줄어들게 함과 동시에 누설전류를 적게하도록 함으로써, 액정표시소자의 픽셀(pixel)부 트랜지스터에 사용하여 개구율을 증가시키고, 또한 오프셋을 위한 마스크가 필요없어 비용을 절감할 수 있도록 한다.
Description
제1도는 종래 박막트랜지스터의 단면도.
제2(a) 내지 (d)도는 제1도에 대한 제조공정도.
제3도는 본 발명 박막트랜지스터의 단면도.
제4(a) 내지 (f)도는 제3도에 대한 제조공정도.
제5도는 본 발명 박막트랜지스터의 다른 단면도.
제6(a) 내지 (c)도는 제5도에 대한 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 투명절연기판 2 : 게이트전극
3 : 게이트절연막 4,9 : 반도체섬
4′ : 반도체막 5,8,10 : 절연막
6 : 소오스-드레인전극 7 : 빛차단막
본 발명은 박막트랜지스터 제조에 관한 것으로, 특히 게이트전극과 소오스, 드레인 영역의 오버랩(overlap)에 의한 캐패시턴스를 최소화할 수 있도록 소오스, 드레인 영역이 자기 어라인(self-align)되고 반도체막 두께의 일부분이 오프셋(off-set)역할을 할 수 있도록 하여 누설전류를 감소시키도록 한 박막트랜지스터 제조방법에 관한 것이다.
제1도는 종래 박막트랜지스터의 단면도로서, 이에 도시된 바와 같이 투명절연기판(1) 위에 게이트전극(2), 게이트절연막(3)이 연속 형성되고, 상기 게이트절연막(3) 위에 소오스, 드레인 영역을 갖는 반도체섬(4)이 형성하고, 상기 반도체섬(4) 위 중앙에 상기 게이트전극(2)과 동일한 모양의 절연막(5)이 형성되고, 상기 반도체섬(4) 위에 소오스-드레인전극(6)이 형성되어 구성된다.
이와 같이 구성되는 종래 박막트랜지스터의 제조방법을 첨부한 제2도를 참조하여 설명하면 다음과 같다.
제2(a) 내지 (d)도는 종래 박막트랜지스터 제조공정도로서, 제2(a)도에 도시된 바와 같이 투명절연기판(1) 위에 금속막을 증착한 후 패터닝하여 게이트전극(2)을 형성하고, 그 게이트전극(2) 위에 게이트절연막(3), 반도체막(4′), 절연막(5)을 연속 증착한다.
이후 제2(b)도에 도시된 바와 같이 기판 밑에서 노광시키는 방법(Back Side Exposure)으로 패터닝하여 상기 게이트전극(2)과 동일한 모양의 절연막(5)을 형성한 다음 제2(c)도와 같이 상기 절연막(5)을 마스크로 사용하여 상기 반도체막(4′)에 이온 주입(Ion Implantation)이나 이온 플럭스 도핑(Ion flux Doping)에 의한 방법으로 도펀트(B, BF2, P, As 등)를 주입하여 N+나 P+의 소오스, 드레인 영역을 형성한 다음 패터닝하여 반도체섬(4)을 형성하고 제2(d)도와 같이 상기 절연막(5) 전면에 금속막을 증착한 후 패터닝하여 소오스-드레인전극(6)을 형성하여 박막트랜지스터를 제조하였다.
그러나, 상기에서 설명한 바와 같이 제조되는 박막트랜지스터는 자기 어라인(self-align)에 의하여 게이트전극과 소오스, 드레인 영역의 오버랩에 의한 캐패시턴스는 작지만 오프셋이 형성되지 않기 때문에 누설 근류가 크게 된다.
따라서, 액정표시장치의 픽셀(pixel)부의 트랜지스터로 사용할 경우 누설전류가 크기 때문에 좋은 화질을 얻을 수 없고, 마스크를 이용하여 오프셋을 형성할 경우 미스어라인(misalign)되는 정도에 따라 소오스-드레인전극의 양쪽에 오프셋의 크기가 다르게 형성될 수 있기 때문에 소오스-드레인전극이 뒤바뀜에 따라 박막트랜지스터의 특성이 달라지는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 투명절연기판 상에 노광(Back Side Exposure)시 빛을 차단하는 게이트전극과 동일한 모양의 막을 형성하고 반도체막 위에 포토레지스트(PR)나 절연막을 패터닝하여 이를 이용해 이온 주입이나 이온 플럭스 도핑방법으로 불순물을 주입하여 소오스, 드레인 영역을 형성한 후 다시 오프셋의 크기만큼 반도체막을 증착하여 누설전류를 감소시키도록 하는 박막트랜지스터 제조방법을 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명 박막트랜지스터의 단면도로서, 이에 도시한 바와 같이 투명절연기판(1) 위에 빛을 차단하는 빛차단막(7), 절연막(8)이 연속 형성되고, 상기 절연막(8) 위에 소오스, 드레인 영역을 갖는 반도체섬(4)이 형성되며, 상기 반도체섬(4) 위에 동일한 크기의 반도체섬(9)이 형성되고, 상기 반도체섬(9) 위에 게이트절연막(3)과 게이트전극(2)이 형성되며, 상기 게이트전극(2) 위에 절연막(10)이 형성되고 상기 절연막(10) 위에 접촉 홀(Contact hole)을 통해 상기 반도체섬(4)의 소오스, 드레인 영역과 접촉되는 소오스-드레인전극(6)을 형성하여 구성한다.
이와 같이 구성한 본 발명 박막트랜지스터의 제조방법을 첨부한 제4도를 참조하여 상세히 설명하면 다음과 같다.
제4(a) 내지 (f)도는 본 발명 박막트랜지스터 제조공정도로서, 제4(a)도에 도시한 바와 같이 투명절연기판(1) 위에 금속이나 실리사이드(silicide)를 증착한 후 게이트와 동일한 모양으로 패터닝하여 노광(Back Side Exposure)시 빛을 차단하는 빛차단막(7)을 형성한 다음, 기판 전면에 산화막(Oxide)이나 질화막(Nitride)으로 절연막(8)을 증착한다.
이후 제4(b)도에 도시한 바와 같이 상기 절연막(8) 위에 비정질실리콘이나 다결정실리콘으로 반도체막(4′)을 형성한 후 그 위에 포토레지스트(PR)를 도포한 다음 게이트전극과 동일한 모양으로 패터닝한다.
이후 제4(c)도와 같이 상기 포토레지스트(PR)를 마스크로 사용하여 이온 주입(Ion Implantation)이나 이온 플럭스 도핑(Ion Flux Doping)에 의한 방법으로 N형 또는 P형 불순물을 주입하여 소오스, 드레인 영역을 형성하고 다음으로 제4(d)도와 같이 상기 포토레지스트(PR)를 제거한 다음 증착된 두께만큼 오프 셋 역할을 하도록 비정질실리콘이나 다결정실리콘을 1.5㎛이하로 증착하여 반도체 막을 형성한 후 이전에 증착된 반도체막(4′)과 함께 패터닝하여 반도체섬(4),(9)을 형성한다.
그 후 제4(f)도와 같이 상기 반도체섬(9) 위에 두께가 5000Å이하인 실리콘산화막으로 게이트절연막(3)을 형성하고 그위에 금속, 실리사이드, N형 또는 P형 도펀트가 포함된 다결정실리콘 중 하나를 증착한 후 패터닝하여 게이트전극(2)을 형성하고, 다음에 제4(f)도에 도시한 바와 같이 상기 게이트전극(2) 전면에 절연막(10)을 증착하고, 상기 반도체섬(4)에 형성된 소오스, 드레인 영역에 소오스-드레인전극이 접촉되도록 패터닝하여 상기 절연막(10)에 접촉홀(Contact hole)을 형성한 후 상기 절연막(10) 위에 금속막을 증착한 다음 패터닝하여 소오스-레인전극(6)을 형성하여 박막트랜지스터를 제조한다.
한편, 제5도는 본 발명 박막트랜지스터의 단면도로서, 이에 도시한 바와 같이 투명절연기판(1) 위에 빛차단막(7)이 형성되고, 그 위에 소오스, 드레인 영역을 갖는 반도체섬(4)이 형성되며, 상기 반도체섬(4) 위 중앙에 게이트전극과 동일한 모양의 절연막(5)이 형성되고, 그 위에 반도체섬(9)이 형성되며, 게이트절연막(3), 게이트전극(2)이 연속 형성되고, 상기 게이트전극(2) 위에 접촉홀이 형성된 절연막(10)이 형성되며, 상기 절연막(10) 위에 접촉홀을 통해 상기 소오스, 드레인 영역과 접촉되는 소오스-드레인전극(6)이 형성되어 구성된다.
이와 같이 구성되는 박막트랜지스터의 제조방법을 제6도를 참조하여 설명하면 다음과 같다.
제6(a) 내지 (c)도는 본 발명 박막트랜지스터의 다른 제조공정도로서, 제6(a)도에 도시한 바와 같이 투명절연기판(7) 위에 금속이나 실리사이드를 증착한 후 게이트와 동일한 모양으로 패터닝하여 노광시 빛을 차단하는 빛차단막(7)을 형성한 다음 기판 전면에 산화막이나 질화막으로 절연막(8)을 형성한다.
이후, 제6(b)도와 같이 상기 절연막(8) 위에 비정질실리콘이나 다결정실리콘으로 반도체막(4′)을 형성한 후 그 위에 절연막(5)을 증착하고 그 증착된 상기 절연막(5)을 패터닝하여 게이트전극과 동일한 모양으로 형성한다.
다음에 상기 제6(c)도에 도시한 바와 같이 패턴된 상기 절연막(5)을 마스크로 사용하여 이온 주입이나 이온 플럭스 도핑에 의한 방법으로 N형 또는 P형 도펀트를 상기 반도체막(4′)에 주입하여 소오스, 드레인 영역을 형성한다.
이후의 공정은 상기에서 설명한 제4(d)도 이후의 공정과 같은 방법으로 하여 박막트랜지스터를 제조한다. 이와 같이 제조하여 완성된 도면은 제5도와 같다.
상기에서 설명한 바와 같이 본 발명에 의해 제조한 박막트랜지스터는 자기 어라인(self-align)이 이루어짐과 동시에 반도체 막의 일부 두께만큼 오프 셋(off-set)이 형성되기 때문에 오버랩 캐패시턴스(Cgs)가 줄어듬과 동시에 누설전류를 작게할 수 있어 액정표시소자의 픽셀(Pixel)부 트랜지스터로 사용할 경우 스토리지 패캐시턴스가 작아도 되므로 개구율(aperture ratio)을 증가시킬 수 있으며, 또한 오프셋을 위한 마스크가 필요없이 비용을 절감할 수 있는 효과가 있다.
Claims (6)
- 투명절연기판(1) 위에 게이트전극과 동일한 모양의 빛차단막(7)을 형성한 후 그 위에 절연막(8)과 반도체막(4′)을 연속 형성하는 공정과, 포토레지스트(PR)를 마스크로 사용하여 이온주입이나 이온 플럭스 도핑방법으로 도펀트를 주입하여 상기 반도체막(4′)에 소오스, 드레인 영역을 형성하는 공정과, 상기 반도체막(4′) 위에 다른 반도체 막을 증착한 후 이전의 반도체막(4′)과 함께 패터닝하여 반도체섬(4),(9)를 형성하는 공정과, 상기 반도체섬(9) 위에 게이트절연막(3)과 게이트전극(2)을 연속 형성하는 공정과, 상기 게이트전극(2) 위에 절연막(10)을 증착한 후 그 절연막(10)에 접촉홀을 형성하고 접촉홀이 형성된 상기 절연막(10) 위에 소오스-드레인전극(6)을 형성하는 공정으로 제조함을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 반도체막(4′)을 형성한 후 그 위에 절연막(5)을 증착한고, 그 절연막(5)을 게이트와 동일한 모양으로 패터닝한 다음 이온 주입이나 이온 플럭스 도핑방법으로 도펀트를 주입하여 상기 반도체막(4′)에 소오스, 드레인 영역을 형성하는 공정을 거쳐 상기와 동일 방법으로 제조함을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 반도체 막은 비정질실리콘이나 다결정실리콘이 사용됨을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항 또는 제2항에 있어서, 절연막(5),(8),(9)으로 산화막(Oxide)이나 질화막(Nitride)이 사용됨을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 오프셋을 형성하는 반도체섬(9)의 두께를 1.5㎛이하로 함을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 게이트전극(2)은 금속, 실리사이드, N형 또는 P형 도펀트가 포함된 다결정 실리콘 중 하나가 사용됨을 특징으로 하는 박막트랜지스터 제조방법.
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