JP2004303791A - 薄膜トランジスタ構造及びその製造方法 - Google Patents

Abstract

【課題】平面ディスプレイに応用される薄膜トランジスタ構造及びその製造方法において、マスキング回数を増加させることなく、軽ドーピングドレイン電極構造とその上方のゲート電極構造とがオーバーラップしたＮチャネル薄膜トランジスタを形成する。
【解決手段】平面ディスプレイの駆動回路領域に設置される第１の薄膜トランジスタ３Ｎのゲート電極導体構造３１の長さ又は幅を軽ドーピングドレイン電極領域３０の長さ又は幅にチャネル領域３４の長さ又は幅を加えた長さ又は幅と等しいか又はそれを上回るように構成し、アクティブマトリックス領域に設置される第２の薄膜トランジスタ３Ｎ’のゲート電極導体構造３３の長さ又は幅をチャネル領域３２の長さ又は幅とほぼ等しくする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ構造及びその製造方法に関するものであり、特に平面ディスプレイ上に応用される軽ドーピングドレイン電極領域を備えた薄膜トランジスタ構造とその製造方法に関するものである。
【０００２】
【従来の技術】
従来の薄膜トランジスタ液晶ディスプレイの機能ブロックを図１５に示す。図１５から分るように、従来の薄膜トランジスタ液晶ディスプレイは主にアクティブマトリックス１０と駆動回路１１の２つの部分により構成されている。従来の非晶質シリコンの製造工程においては、まずアクティブマトリックス１０がガラス基板１の上に単独で形成され、別途集積回路の形式で形成された１つ又は複数の駆動回路１１が、外部結線１２によりアクティブマトリックス１０に接続されていた。
【０００３】
しかし、薄膜トランジスタ液晶ディスプレイの製造工程に低温多結晶シリコン技術が応用されるようになり、図１６に示すように、アクティブマトリックス１０と駆動回路１１が、同一の製造工程において同時にガラス基板１上に形成されるようになり、コスト削減が可能となった。
【０００４】
低温多結晶シリコン技術を応用した従来の薄膜トランジスタの製造方法、及び、その方法により完成されたアクティブマトリックス及び駆動回路の内部に位置する各種の薄膜トランジスタの構成について、図１７から図２２を参照しつつ説明する。
【０００５】
図１７は、低温環境下において、レーザ焼戻し方式によりガラス基板２上に形成された多結晶シリコン層２１の構造を示す。図１８は、Ｎチャネル２１２を形成するための、例えばホウ素イオン（Ｂ＋）によるイオン注入を示す。多結晶シリコン層２１のうち、Ｐチャネル薄膜トランジスタ２０Ｐ（図２２参照）となる領域２１１はフォトレジストにより形成されたマスク２２で保護されている。その後、図１９に示すように、イオン注入された領域２１２上に、フォトレジストによりゲート電極マスク２３が形成され、ゲート電極マスク２３により保護された状態で、例えば水素化リンイオン（ＰＨｘ＋）によりソース／ドレイン電極となる領域にイオン注入が実施され、Ｎチャネル薄膜トランジスタ２０Ｎ（図２２参照）のソース／ドレイン電極領域２４が形成される。
【０００６】
フォトレジストで形成されたマスク２２及びゲート電極マスク２３が除去された後、図２０に示すように、ガラス基板２及びその上に形成された各領域を覆うようにゲート電極絶縁層２５が形成される。さらに、例えばモリブデンにより、ゲート電極絶縁層２５上にゲート電極金属構造２６が形成される。その後、ゲート電極金属構造２６をマスクとして用い、例えばリンイオン（Ｐ＋）による低濃度のイオン注入が実施される。その結果、Ｎチャネル領域２１２中に軽ドーピングドレイン電極構造２４１が形成される。図２０におけるゲート電極金属構造２６の長さ又は幅は、図１９におけるゲート電極マスク２３の長さ又は幅を下回っており、この差を利用して軽ドーピングドレイン電極構造２４１が形成される。
【０００７】
さらに、図２１に示すように、例えば水素化ホウ素イオン（Ｂ２Ｈｘ＋）によるイオン注入により、Ｐチャネル領域２１１中にソース／ドレイン電極２４２が形成される。なお、Ｎチャネル薄膜トランジスタ領域２０Ｎは、フォトレジストにより形成されたマスク２７で保護されている。図２２は、マスク２７が除去された後、さらに保護層２８及び接触金属導線プラグ２９が形成されたパネル構造を示している。
【０００８】
【発明が解決しようとする課題】
Ｎチャネル薄膜トランジスタ２０Ｎには、チャネル２１２が短縮されたために熱電子効果が発生する。そのため、上記従来例では、軽ドーピングドレイン電極構造２４１を増設することにより、熱電子効果により発生する影響を抑制し、エレメントの安定度の増加と漏れ電流の減少を図っている。マスクキングの回数及び製造工程の手順を極力低減させるため、通常、軽ドーピングドレイン電極構造２４１は自己位置合わせ方式により形成される。そのため、図２０に示すように、形成された軽ドーピングドレイン電極構造２４１と上方のゲート電極金属構造２６とはオーバーラップしていない。すなわち、軽ドーピングドレイン電極構造２４１とゲート電極金属構造２６との間には重畳領域は設けられていない。
【０００９】
一方、実際の製作結果によれば、軽ドーピングドレイン電極構造２４１と上方のゲート電極金属構造２６とがオーバーラップしている（重畳領域が設けられている）場合、エレメントの安定度の改善効果が最良となる。但し、その際、付帯して寄生容量が発生する。寄生容量は、画素がオフとなったときに、画素ユニット中の保持容量と液晶容量に対してバイアス電圧を発生させ、本来の電圧レベルをドリフトさせてしまうという問題点を生じる。
【００１０】
本発明は、上記従来例の問題点を解決するためになされたものであり、液晶ディスプレイなどの平面ディスプレイにおける薄膜トランジスタ構造のエレメントの安定度を維持しつつ、電圧レベルのドリフトを防止することが可能な軽ドーピングドレイン電極領域を備えた薄膜トランジスタ構造、及び、マスクキングの回数及び製造工程の手順を極力低減させた薄膜トランジスタ構造の製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る薄膜トランジスタ構造は、平面ディスプレイの駆動回路領域に設置されており、ゲート電極導体構造の長さ又は幅が、軽ドーピングドレイン電極領域の長さ又は幅にチャネル領域の長さ又は幅を加えた長さ又は幅と等しいか、又は、それを上回る第１の薄膜トランジスタと、前記平面ディスプレイのアクティブマトリックス領域に設置されており、ゲート電極導体構造の長さ又は幅が、チャネル領域の長さ又は幅とほぼ等しい第２の薄膜トランジスタとを備えたことを特徴とする。
【００１２】
また、前記平面ディスプレイは液晶ディスプレイであることが好ましい。
【００１３】
さらに、前記第１の薄膜トランジスタと前記第２の薄膜トランジスタが同一基板上に形成されていることが好ましい。
【００１４】
また、本発明に係る薄膜トランジスタの製造方法は、
基板を提供する工程と、
前記基板上に多結晶シリコン層を形成するとともに、第１の多結晶シリコン構造と第２の多結晶シリコン構造とを定義する工程と、
前記多結晶シリコン構造中にＮチャネル領域を形成した後、前記多結晶シリコン構造上の所定の位置を第１のマスク構造で被覆するとともに、露出部分のＮチャネル領域に対して軽ドーパントイオンを注入する工程と、
前記第１の多結晶シリコン構造上の前記第１のマスク構造を除去した後に、さらに長さ又は幅が前記第１のマスク構造を上回る第２のマスク構造を形成し、露出部分のＮチャネル領域に対してさらに重ドーパントイオンを注入することにより、前記第１の多結晶シリコン構造中に少なくとも軽ドーピングドレイン電極領域と重ドーピングソース／ドレイン電極領域とを形成し、前記第２の多結晶シリコン構造中に少なくとも重ドーピングソース／ドレイン電極領域とを形成する工程と、
前記第１及び第２のマスク構造を除去した後、ゲート電極絶縁層を形成し、さらに、前記第１の多結晶シリコン構造の上方の前記ゲート電極絶縁層上に、前記軽ドーピングドレイン電極領域の長さ又は幅にチャネル領域の長さ又は幅を加えた長さ又は幅と等しいか、又は、それを上回る長さ又は幅の第１のゲート電極導体構造を形成するとともに、前記第２の多結晶シリコン構造の上方の前記ゲート電極絶縁層上に、チャネル領域の長さ又は幅とほぼ等しい第２のゲート電極導体構造を形成する工程とを備える。
【００１５】
上記方法において、
前記第１の多結晶シリコン構造と前記第２の多結晶シリコン構造とを定義するとともに、第３の多結晶シリコン構造を定義する工程と、
前記第１及び第２の多結晶シリコン構造中にＮチャネル領域を形成する前に、前記第３の多結晶シリコン構造を第３のマスク構造で被覆する工程と、
前記第１の多結晶シリコン構造及び前記第２のシリコン構造の上方の前記ゲート電極導体層に第１のゲート電極導体構造及び第２のゲート電極導体構造を形成するとともに、前記第３の多結晶シリコン構造の上方の前記ゲート電極導体層に第３のゲート電極導体構造を形成する工程と、
前記第１及び第２の多結晶シリコン構造の上方を第４のマスク構造で被覆した後、前記第３のゲート電極導体構造をマスクとして利用して前記第３の多結晶シリコン構造に対して重ドーパントイオン注入を実施することにより、Ｐチャネル薄膜トランジスタを形成する工程とをさらに備えていることが好ましい。
【００１６】
また、前記各マスク構造の材質はフォトレジストであることが好ましい。
【００１７】
さらに、前記第１の多結晶シリコン構造及び前記第２の多結晶シリコン構造は、それぞれ前記平面ディスプレイ中の駆動回路領域及びアクティブマトリックス領域に位置していることが好ましい。
【００１８】
また、本発明に係る別の薄膜トランジスタの製造方法は、
基板を提供する工程と、
前記基板上に多結晶シリコン層を形成する工程と、
前記各多結晶シリコン層中にＮチャネル領域を形成した後、前記多結晶シリコン構造上の所定の位置をマスク構造で被覆するとともに、露出部分のＮチャネル領域に対して軽ドーパントイオンを注入し、少なくとも軽ドーピングドレイン電極領域を形成する工程と、
前記多結晶シリコン構造上の前記マスク構造を除去した後にゲート電極絶縁層を形成するとともに、前記ゲート電極絶縁層上の所定の位置にゲート電極導体構造を前記軽ドーピングドレイン電極領域の一部と重畳するように形成する工程と、
前記ゲート電極導体構造をマスクとして露出部分の前記軽ドーピングドレイン電極領域に対してさらに重ドーパントイオンを注入することにより、前記多結晶シリコン構造中に少なくとも重ドーピングソース／ドレイン電極領域とを形成する工程とを備え、
前記ゲート電極導体構造の長さ又は幅が、前記軽ドーピングドレイン電極領域の重畳している部分の長さ又は幅にチャネル領域の長さ又は幅を加えた長さ又は幅とほぼ等しいことを特徴とする。
【００１９】
上記方法において、前記各マスク構造の材質はフォトレジストであることが好ましい。
【００２０】
また、完成された前記薄膜トランジスタが、前記平面ディスプレイ中の駆動回路領域に位置していることが好ましい。
【００２１】
【発明の実施の形態】
本発明は薄膜トランジスタ構造及びその製造方法に関するものであり、液晶ディスプレイなどの平面ディスプレイ上に応用される。以下、本発明の第１の実施の形態について説明する。
【００２２】
低温多結晶シリコン技術により薄膜トランジスタ液晶ディスプレイを製造することの利点は、基板上にアクティブマトリックスと駆動回路とを同時に形成することができる点にある。前述のように、軽ドーピングドレイン電極構造とその上方のゲート電極金属構造とがオーバーラップしている場合、エレメントの特性に対して正反両面の影響を及ぼす。一方においてはエレメントの安定度が改善されるが、別の面においては付帯して発生する漏れ電流と寄生容量によりデータ電圧レベルにドリフトが発生する。
【００２３】
しかしながら、アクティブマトリックスと駆動回路とでは、その内部の薄膜トランジスタの性能に対する要求が異なる。アクティブマトリックス中の薄膜トランジスタに関しては、電圧レベルに対する要求が相対的に高く、駆動回路中の薄膜トランジスタに関しては、エレメントの安定度に対する要求が相対的に高い。
従って、本発明の第１の実施の形態に係る薄膜トランジスタ液晶ディスプレイは、これらアクティブマトリックスと駆動回路の２種類の回路における薄膜トランジスタの特性に対する異なる要求を同時に満足させるように構成されている。
【００２４】
図１は、第１の実施の形態に係る薄膜トランジスタ液晶ディスプレイの構成を示す断面図である。図１から明らかなように、アクティブマトリックス領域内と駆動回路領域内に、それぞれ構造が異なる２種類以上の薄膜トランジスタ３Ｎ、３Ｐ、３Ｎ’が形成されている。
【００２５】
駆動回路領域に設置されているＮチャネル薄膜トランジスタ（第１の薄膜トランジスタ）３Ｎのゲート電極導体構造３１の長さ又は幅は、軽ドーピングドレイン電極領域３０の長さ又は幅にチャネル領域３４の長さ又は幅を加えた長さ又は幅と等しいか又はそれを上回り、Ｎチャネル薄膜トランジスタ３Ｎの軽ドーピングドレイン電極構造３０とその上方のゲート電極導体構造３１とがオーバーラップ（重畳）している。そのため、駆動回路領域内のＮチャネル薄膜トランジスタ３Ｎのエレメント安定度は効果的に改善されるが、誘発される寄生容量は駆動回路に対してあまり大きな影響は及ぼさない。
【００２６】
一方、アクティブマトリックス領域に設置されているＮチャネル薄膜トランジスタ（第２の薄膜トランジスタ）３Ｎ’のゲート電極導体構造３３の長さ又は幅は、チャネル領域３５の長さ又は幅とほぼ等しく、軽ドーピングドレイン電極構造３２とその上方のゲート電極導体構造３３とはオーバーラップしていない。そのため、漏れ電流と寄生容量による電圧レベルのドリフトに対する影響が効果的に抑制される。
【００２７】
次に、第１の実施の形態に係る低温多結晶シリコンによる薄膜トランジスタの製造方法について、図２から図８を参照しつつ説明する。
【００２８】
図２は、低温環境下で、レーザ焼戻し方式によりガラス基板４上に形成された多結晶シリコン層４１の構造を示す。図３は、Ｎチャネルを形成するための、例えばホウ素イオン（Ｂ＋）によるイオン注入を示す。図３中、Ｐチャネル薄膜トランジスタ３Ｐが形成される領域（第３の多結晶シリコン構造）４１１は、フォトレジストにより形成されたマスク（第３のマスク構造）４２で保護されている。その後、図４に示すように、イオン注入された領域４１２及び４１３上に、フォトレジストによりゲート電極マスク（第１のマスク構造）４３を形成し、ゲート電極マスク４３により保護された状態で、例えば水素化リンイオン（ＰＨｘ＋）による低濃度イオン注入（軽ドーパントイオン注入）が実施される。なお、駆動回路領域内に形成されるＮチャネル薄膜トランジスタ３ＮのＮチャネルを第１の多結晶シリコン構造４１２、アクティブマトリックス領域内に形成されるＮチャネル薄膜トランジスタ３Ｎ’のＮチャネルを第２の多結晶シリコン構造４１３と定義する。
【００２９】
次に、図５に示すように、駆動回路領域内のＮチャネル薄膜トランジスタ３Ｎが形成される箇所に、寸法が比較的大きいフォトレジストゲート電極マスク（第２のマスク構造）４３１が形成された後、ソース／ドレイン電極となる領域に、例えば水素化リンイオン（ＰＨｘ＋）によるイオン注入（重ドーパントイオン注入）が実施される。これにより、アクティブマトリックス領域内及び駆動回路領域内におけるＮチャネル薄膜トランジスタ３Ｎ及び３Ｎ’の（重ドーピング）ソース／ドレイン電極領域４４と、駆動回路領域内のＮチャネル薄膜トランジスタ３Ｎの軽ドーピングドレイン電極構造４４１とが同時に形成される。
【００３０】
フォトレジストで形成されたマスク４２、４３及びゲート電極マスク４３１が除去された後、図６に示すように、ガラス基板４及びその上に形成された各領域を覆うようにゲート電極絶縁層４５が形成される。さらに、例えばモリブデンにより、ゲート電極絶縁層４５上に第１ないし第３のゲート電極導体構造４６１、４６２及び４６３が形成される。その後、さらにゲート電極導体構造４６１〜４６３をマスクとして用い、例えば水素化リンイオン（ＰＨｘ＋）による低濃度のイオン注入が実施される。その結果、アクティブマトリックス領域内のＮチャネル薄膜トランジスタ３Ｎ’に軽ドーピングドレイン電極構造４４２が形成される。図６におけるアクティブマトリックス領域内の第２のゲート電極導体構造４６２の長さ又は幅は、図４におけるゲート電極マスク４３の長さ又は幅を下回っており、この差を利用してアクティブマトリックス領域内における軽ドーピングドレイン電極構造４４２が形成される。また、駆動回路領域内の第１のゲート電極導体構造４６１の長さ又は幅は、対応する軽ドーピングドレイン電極領域４４１の長さ又は幅にチャネル領域４１２の長さ又は幅を加えた長さ又は幅と等しいか、又は、それを上回るように設定されている。
【００３１】
図７は、Ｐチャネル領域４１１内にソース／ドレイン電極４４３を形成するための、例えば水素化ホウ素イオン（Ｂ２Ｈｘ＋）によるイオン注入（重ドーパントイオン注入）を示す。図７中、Ｎチャネル薄膜トランジスタ領域３Ｎ及び３Ｎ’はフォトレジストにより形成されたマスク（第４のマスク構造）４７で保護されている。図８は、マスク４７が除去された後、さらに保護層４８及び接触金属導線プラグ４９が形成されたパネル構造を示している。
【００３２】
図８に示す完成後のパネル構造から明らかなように、駆動回路領域内に形成されているＮチャネル薄膜トランジスタ３Ｎの軽ドーピングドレイン電極構造４４１（図１の３０に相当）とその上方の第１のゲート電極導体構造４６１（図１の３１に相当）とがオーバーラップしており、軽ドーピングドレイン電極構造４４１（３０）と第１のゲート電極導体構造４６１（３１）との間に重畳領域が形成される。その結果、駆動回路領域内の薄膜トランジスタ３Ｎのエレメントの安定度が効果的に改善されるが、誘発される寄生容量は駆動回路に対してあまり大きな影響は与えない。また、アクティブマトリックス領域内では、Ｎチャネル薄膜トランジスタ３Ｎ’の軽ドーピングドレイン電極構造４４２（図１の３２に相当）とその上方の第２のゲート電極導体構造４６２（図１の３３に相当）とがオーバーラップしておらず、軽ドーピングドレイン電極構造４４２（３２）とゲート電極構造４６（３３）との間には重畳領域が形成されていない。そのため、漏れ電流と寄生容量による電圧レベルのドリフトに対する影響はほとんどない。
【００３３】
次に、本発明の第２の実施の形態について説明する。軽ドーピングドレイン電極構造とその上方のゲート電極金属構造とがオーバーラップしているというＮチャネル薄膜トランジスタの基本構成に基づき、第２の実施の形態は、単独の相補式金属・酸化膜半導体トランジスタの製造方法に関する。
【００３４】
図９から図１４は、第２の実施の形態に係る相補式金属・酸化膜半導体トランジスタの製造方法の各工程を示す。図９は、低温環境下で、レーザ焼戻し方式により、ガラス基板５上に形成された多結晶シリコン層５１の構造を示す。図１０は、Ｎチャネルを形成するための、例えばホウ素イオン（Ｂ＋）によるイオン注入を示す。Ｐチャネル薄膜トランジスタ５０Ｐ（図１４参照）が形成される領域５１１は、フォトレジストにより形成されたマスク５２で保護されている。その後、図１１に示すように、イオン注入された領域５１２上に、フォトレジストによりゲート電極マスク５３を形成し、ゲート電極マスク５３により保護された状態で、例えば水素化リンイオン（ＰＨｘ＋）による低濃度イオン注入が実施される。低濃度イオンが注入された領域を符号５１３で示す。
【００３５】
フォトレジストで形成されたマスク５２及び５３が除去された後、図１２に示すように、ガラス基板５及びその上に形成された各領域を覆うようにゲート電極絶縁層５４が形成される。さらに、例えばモリブデンにより、ゲート電極絶縁層５４上のＮチャネル薄膜トランジスタ５０Ｎが形成される箇所に、例えばモリブデンにより、寸法が本来の寸法よりも大きいゲート電極導体構造５５１が形成される。また、ゲート電極絶縁層５４上のＰチャネル薄膜トランジスタ５０Ｐが形成される箇所に、例えばモリブデンにより、本来の寸法のゲート電極導体構造５５２が形成される。その後、例えば水素化ホウ素イオン（Ｂ２Ｈｘ＋）により、Ｐチャネル薄膜トランジスタ５０Ｐのソース／ドレイン電極となる領域にイオン注入が実施され、それによりＰチャネル薄膜トランジスタ５０Ｐのソース／ドレイン電極領域５６が形成される。
【００３６】
さらに、図１３に示すように、フォトレジストで形成されたマスク５７を用いて、本来の寸法よりも大きいゲート電極導体構造５５１をエッチングし、Ｎチャネル薄膜トランジスタ５０Ｎ内に本来の寸法のゲート電極導体構造５７１を形成する。このとき、Ｐチャネル薄膜トランジスタ５０Ｐの領域は、フォトレジストにより形成されたマスク５８で保護されている。また、ゲート電極導体構造５７１の長さ又は幅は、後述する軽ドーピングドレイン電極構造５９１を形成するために、低濃度イオンが注入された領域５１３とオーバーラップするように、重畳している部分（すなわち、軽ドーピングドレイン電極構造５９１）の長さ又は幅にチャネル領域５１２の長さ又は幅を加えた長さ又は幅とほぼ等しくなるように形成されている。
【００３７】
その後、さらにフォトレジストにより形成されたマスク５７及び５８によりゲート電極導体構造５７１及び５５２を保護した状態で、例えば水素化リンイオン（ＰＨｘ＋）による高濃度のイオン注入が実施される。図１３におけるゲート電極導体構造５７１の長さ又は幅は、図１１に示すゲート電極マスク５３の長さ又は幅を上回っており、図１１において低濃度イオンが注入された領域５１３の一部がゲート電極導体構造５７１により覆われる。そのため、図１３において高濃度のイオン注入が行われても、ゲート電極導体構造５７１により覆われている部分、すなわち軽ドーピングドレイン電極構造５９１には高濃度のイオンが注入されず、低濃度イオンが注入されたまま残る。その結果、Ｎチャネル薄膜トランジスタ５０Ｎのソース／ドレイン電極領域５９と軽ドーピングドレイン電極構造５９１とが同時に形成される。図１４は、マスク５７及び５８が除去された後、さらに保護層６０及び接触金属導線プラグ６１が形成されたパネル構造を示している。
【００３８】
このように、第２の実施の形態に係る薄膜トランジスタの製造方法によっても、製造工程におけるマスキングの回数を増加させることなく、軽ドーピングドレイン電極構造５９１とその上方のゲート電極金属構造５７１とがオーバーラップしているＮチャネル薄膜トランジスタを形成することができる。
【００３９】
以上、本発明の実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではなく、この分野の技術に習熟している者であれば、これらを任意に変更することができることは言うまでもない。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、製造工程におけるマスキングの回数を増加させることなく、軽ドーピングドレイン電極構造とその上方のゲート電極構造とがオーバーラップしたＮチャネル薄膜トランジスタを形成することができる。また、完成された薄膜トランジスタは、アクティブマトリックス中の薄膜トランジスタに関しては、電圧レベルのドリフトがほとんどなく、駆動回路中の薄膜トランジスタに関しては、エレメントの安定度を高くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る薄膜トランジスタ液晶ディスプレイの構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る低温多結晶シリコン技術による薄膜トランジスタの製造方法を示す工程図である。
【図３】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図４】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図５】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図６】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図７】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図８】上記第１の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図９】本発明の第２の実施の形態に係る低温多結晶シリコン技術による薄膜トランジスタの製造方法を示す工程図である。
【図１０】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１１】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１２】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１３】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１４】上記第２の実施の形態に係る薄膜トランジスタの製造方法の続きを示す工程図である。
【図１５】従来の薄膜トランジスタ液晶ディスプレイの機能ブロック図である。
【図１６】他の従来の薄膜トランジスタ液晶ディスプレイの機能ブロック図である。
【図１７】従来の低温多結晶シリコン技術による薄膜トランジスタの製造方法を示す工程図である。
【図１８】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図１９】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図２０】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図２１】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【図２２】上記従来の薄膜トランジスタの製造方法の続きを示す工程図である。
【符号の説明】
４、５ ガラス基板
３０、３２、４４１、４４２、５９１ 軽ドーピングドレイン電極構造
３１、３３、５５１、５５２、５７１ ゲート電極導体構造
４１、５１ 多結晶シリコン層
４２、４７、５２、５７、５８ マスク
４３、５３、４３１ ゲート電極マスク
４４、５６、５９ ソース／ドレイン電極領域
４５、５４ ゲート電極絶縁層
４８、６０ 保護層
４９、６１ 接触金属導線プラグ
４１１、４１２、４１３ 第１ないし第３の多結晶シリコン構造
４６１、４６２、４６３ 第１ないし第３のゲート電極金属構造

Claims (10)

1. 平面ディスプレイの駆動回路領域に設置されており、ゲート電極導体構造の長さ又は幅が、軽ドーピングドレイン電極領域の長さ又は幅にチャネル領域の長さ又は幅を加えた長さ又は幅と等しいか、又は、それを上回る第１の薄膜トランジスタと、
   前記平面ディスプレイのアクティブマトリックス領域に設置されており、ゲート電極導体構造の長さ又は幅が、チャネル領域の長さ又は幅とほぼ等しい第２の薄膜トランジスタとを備えたことを特徴とする薄膜トランジスタ構造。
2. 前記平面ディスプレイは液晶ディスプレイであることを特徴とする請求項１に記載の薄膜トランジスタ構造。
3. 前記第１の薄膜トランジスタと前記第２の薄膜トランジスタが同一基板上に形成されていることを特徴とする請求項１又は２に記載の薄膜トランジスタ構造。
4. 基板を提供する工程と、
   前記基板上に多結晶シリコン層を形成するとともに、第１の多結晶シリコン構造と第２の多結晶シリコン構造とを定義する工程と、
   前記多結晶シリコン構造中にＮチャネル領域を形成した後、前記多結晶シリコン構造上の所定の位置を第１のマスク構造で被覆するとともに、露出部分のＮチャネル領域に対して軽ドーパントイオンを注入する工程と、
   前記第１の多結晶シリコン構造上の前記第１のマスク構造を除去した後に、さらに長さ又は幅が前記第１のマスク構造を上回る第２のマスク構造を形成し、露出部分のＮチャネル領域に対してさらに重ドーパントイオンを注入することにより、前記第１の多結晶シリコン構造中に少なくとも軽ドーピングドレイン電極領域と重ドーピングソース／ドレイン電極領域とを形成し、前記第２の多結晶シリコン構造中に少なくとも重ドーピングソース／ドレイン電極領域とを形成する工程と、
   前記第１及び第２のマスク構造を除去した後、ゲート電極絶縁層を形成し、さらに、前記第１の多結晶シリコン構造の上方の前記ゲート電極絶縁層上に、前記軽ドーピングドレイン電極領域の長さ又は幅にチャネル領域の長さ又は幅を加えた長さ又は幅と等しいか、又は、それを上回る長さ又は幅の第１のゲート電極導体構造を形成するとともに、前記第２の多結晶シリコン構造の上方の前記ゲート電極絶縁層上に、チャネル領域の長さ又は幅とほぼ等しい第２のゲート電極導体構造を形成する工程とを備えたことを特徴とする薄膜トランジスタの製造方法。
5. 前記第１の多結晶シリコン構造と前記第２の多結晶シリコン構造とを定義するとともに、第３の多結晶シリコン構造を定義する工程と、
   前記第１及び第２の多結晶シリコン構造中にＮチャネル領域を形成する前に、前記第３の多結晶シリコン構造を第３のマスク構造で被覆する工程と、
   前記第１の多結晶シリコン構造及び前記第２のシリコン構造の上方の前記ゲート電極導体層に第１のゲート電極導体構造及び第２のゲート電極導体構造を形成するとともに、前記第３の多結晶シリコン構造の上方の前記ゲート電極導体層に第３のゲート電極導体構造を形成する工程と、
   前記第１及び第２の多結晶シリコン構造の上方を第４のマスク構造で被覆した後、前記第３のゲート電極導体構造をマスクとして利用して前記第３の多結晶シリコン構造に対して重ドーパントイオン注入を実施することにより、Ｐチャネル薄膜トランジスタを形成する工程とをさらに備えたことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
6. 前記各マスク構造の材質はフォトレジストであることを特徴とする請求項４又は５に記載の薄膜トランジスタの製造方法。
7. 前記第１の多結晶シリコン構造及び前記第２の多結晶シリコン構造は、それぞれ前記平面ディスプレイ中の駆動回路領域及びアクティブマトリックス領域に位置していることを特徴とする請求項４ないし６のいずれかに記載の薄膜トランジスタの製造方法。
8. 基板を提供する工程と、
   前記基板上に多結晶シリコン層を形成する工程と、
   前記各多結晶シリコン層中にＮチャネル領域を形成した後、前記多結晶シリコン構造上の所定の位置をマスク構造で被覆するとともに、露出部分のＮチャネル領域に対して軽ドーパントイオンを注入し、少なくとも軽ドーピングドレイン電極領域を形成する工程と、
   前記多結晶シリコン構造上の前記マスク構造を除去した後にゲート電極絶縁層を形成するとともに、前記ゲート電極絶縁層上の所定の位置にゲート電極導体構造を前記軽ドーピングドレイン電極領域の一部と重畳するように形成する工程と、
   前記ゲート電極導体構造をマスクとして露出部分の前記軽ドーピングドレイン電極領域に対してさらに重ドーパントイオンを注入することにより、前記多結晶シリコン構造中に少なくとも重ドーピングソース／ドレイン電極領域とを形成する工程とを備え、
   前記ゲート電極導体構造の長さ又は幅が、前記軽ドーピングドレイン電極領域の重畳している部分の長さ又は幅にチャネル領域の長さ又は幅を加えた長さ又は幅とほぼ等しいことを特徴とする薄膜トランジスタの製造方法。
9. 前記各マスク構造の材質はフォトレジストであることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
10. 完成された前記薄膜トランジスタが、前記平面ディスプレイ中の駆動回路領域に位置していることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。

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