CN101752316A - 包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法 - Google Patents

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Abstract

本发明涉及包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法。一种电子器件可以包括具有主表面的第一层、与主表面相邻的阱区以及与主表面和阱区都隔开的掩埋掺杂区。电子器件还可以包括朝掩埋掺杂区延伸的槽，其中，槽具有侧壁和沿着槽的侧壁的侧壁掺杂区，其中，侧壁掺杂区延伸的深度比阱区深。第一层和掩埋区具有第一导电类型，而阱区具有与第一导电类型相反的第二导电类型。电子器件可以包括槽内的导电结构，其中，导电结构电连接至掩埋掺杂区，并与侧壁掺杂区电绝缘。还描述了一种用于形成该电子器件的方法。

Description

包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法
技术领域
本公开内容涉及电子器件和形成电子器件的方法，且更具体地说，涉及包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法。
背景技术
准垂直扩散的金属氧化物半导体场效应(VDMOS)晶体管是一种特定类型的功率晶体管。VDMOS晶体管具有位于掩埋掺杂区(buried doped region)之上的源极，掩埋掺杂区起漏极区的作用。通常来说，电子器件内的许多VDMOS晶体管并行连接以提供有效的沟道长度，该沟道长度被设计成支持设计用于电子器件的电流。功率晶体管可以包括芯片两侧上的触点。最大工作电压可能受限于实际约束条件。许多功率晶体管在不大于40V到50V的触点(如，源极触点与漏极触点之间)之间的电压差下工作。可以使用较高的电压差，但功率晶体管的横向尺寸通常会增大，以避免电场达到会引起不期望的结击穿的水平。此外，增大横向尺寸将会造成功率晶体管耗用更大区域，且因此增加了包括功率晶体管的器件的制造成本。
附图说明
通过实施例阐释了各实施方案，且各实施方案并不受限于附图。
图1包括工件的一部分的截面图的图示，工件包括掺杂区、栅电介质层和栅电极。
图2包括图1的工件的一部分在其暴露的表面上形成绝缘层之后的截面图的图示。
图3包括图2的工件的一部分在平坦化绝缘层并在平坦化的表面上形成另一绝缘层之后的截面图的图示。
图4包括图3的工件的一部分在绝缘层上形成带图案的抗蚀层并去除了带图案的抗蚀层内的开口下面的绝缘层的一部分之后的截面图的图示。
图5包括图4的工件的一部分在形成延伸穿过半导体层至掩埋掺杂区的槽之后的截面图的图示。
图6包括图5的工件的一部分在倾斜角度离子注入过程中的截面图的图示。
图7包括图6的工件的一部分在因离子注入而活化掺杂剂以在半导体层内形成侧壁掺杂区之后的截面图的图示。
图8包括图7的工件的一部分在形成部分填充槽的绝缘层之后的截面图的图示。
图9包括图8的工件的一部分在形成侧壁隔离物(side spacer)并暴露掩埋掺杂区的一部分之后的截面图的图示。
图10包括图9的工件的一部分在形成基本上填充了槽的剩余部分的导电层之后的截面图的图示。
图11包括图10的工件的一部分在去除位于槽外部的一部分导电层之后的截面图的图示。
图12包括图11的工件的一部分在形成触点开口(contactopening)之后的截面图的图示。
图13包括图12的工件的一部分在触点开口内形成导电层之后的截面图的图示。
图14包括图13的工件的一部分在形成根据本发明的基本完整的电子器件之后的截面图的图示。
图15包括阐释了可以与电子器件一起使用的不同的示例性互连布置(interconnect layout)的俯视图的图示。
图16包括根据本发明可选择的包括邻近槽的场绝缘区的实施方案的工件的一部分的截面图的图示。
图17到19包括图4的工件的一部分在根据可选择实施方案的槽形成和侧壁掺杂过程中的截面图的图示。
图20到22包括阐释了影响源极对漏极击穿电压的制造参数效果的图。
技术人员理解附图中的各元件被简明且清晰地表示且未必按比例绘制。例如，图中的一些元件的尺寸可能相对于其他元件被夸大以改善对本发明实施方案的理解。
具体实施方式
提供了下面结合附图的描述以有助于理解此处公开的教导内容。下面的讨论将着重于教导内容的具体实施和各实施方案。提供了此着重点以有助于描述教导内容，且该着重点并不应该被解释成限制了教导内容的范围或适用性。然而，其他教导内容当然可以被利用在本应用中。
正如此处使用的，术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”、“包括(including)”、“具有(has)”、“具有(having)”或其任何其他变化形式都预期覆盖非唯一的包括。例如，包括一列特征的方法、物品或装置不一定只限制到这些特征，而是可以包括未明确列出的其他特征或这种方法、物品或装置所固有的其他特征。进一步，除非明确做出相反的表示，否则“或”指的是包括型的或(inclusive-or)，而不是排除型的或(exclusive-or)。例如，条件A或条件B满足下述条件中的任何一个：A是真实的(或存在的)而B是虚假的(或不存在的)，A是虚假的(或不存在的)而B是真实的(或存在的)，以及A和B都是真实的(或存在的)。
而且，使用“一个(a)”或“一个(an)”被用于描述此处描述的各元件和各部件。这样做仅仅是为了简便且给出了本发明的一般意义上的范围。此描述应该被解读为包括一个或至少一个且单数还包括复数，或者反之亦然，除非以其他方式清楚表明。例如，当在此处描述单个项时，多于一个的项可以被用于替代单个项。类似地，当描述多于一个的项时，单个项可以替换该多于一个的项。
除非另外做出界定，否则此处使用的所有的技术术语和科学术语与本发明所属领域的技术人员的通常理解是相同的意思。材料、方法和实施例仅仅是示例性的且不期望是限制性的。就此处未描述的程度，有关特定材料和方法过程的许多细节是常规的，且可以见于半导体领域和电子领域的教科书和其他来源。
图1包括工件600的一部分的截面图的图示。工件包括衬底602，该衬底602是轻掺杂的或重掺杂的，n-型或p-型。基于此说明书的目的，“重掺杂的”预期意指至少1019原子/cm3的峰值掺杂剂浓度，而“轻掺杂的”预期意指小于1019原子/cm3的峰值掺杂剂浓度。在具体的实施方案中，衬底602可以包括覆盖在重掺杂的部分上的轻掺杂的部分。掩埋掺杂区601覆盖衬底602。在实施方案中，掩埋掺杂区601是用n-型掺杂剂重掺杂的，n-型掺杂剂诸如磷、砷、锑或其任意组合。在具体的实施方案中，如果掩埋掺杂区601的扩散要保持为低，则掩埋掺杂区601包括砷或锑，且在具体的实施方案中，掩埋掺杂区601包括锑以降低半导体层603的形成过程中的除气程度(与砷相比)。
半导体层603覆盖掩埋掺杂区601。半导体层603具有与掩埋掺杂区601相同的导电类型，但是为轻掺杂的。半导体层603可以包括第14族元素(即碳、硅或锗)和关于掩埋掺杂区603描述的任意掺杂剂。在具体的实施方案中，半导体层603是轻掺杂的n-型外延硅层，其具有约2微米到约15微米的厚度范围和约1015原子/cm3到约1017原子/cm3的峰值掺杂浓度范围。
间隔开的阱区611与半导体层603的主表面604相邻。阱区611也可以被称作主体区。部分阱区611将是随后形成的场效应晶体管的沟道区。阱区611具有与掩埋掺杂区601和半导体层603相反的导电类型。在具体的实施方案中，每一个阱区611具有约0.2微米到约3微米的深度范围，且被掺杂了约1016原子/cm3到约1018原子/cm3的峰值掺杂剂浓度范围的硼。
源极区609和阱接触区610与半导体层603的主表面604相邻。阱接触区610允许形成欧姆接触随后形成的包含金属的互连件(interconnect)(未图释在图1中)。源极区609具有与阱区611相反的导电类型，而阱接触区610具有与阱区611相同的导电类型。在具体的实施方案中，源极区609和阱接触区610中的每一个具有约0.05微米到约0.5微米的深度范围且都是重掺杂的。源极区609可以包括关于掩埋掺杂区601描述的任意掺杂剂，且阱接触区可以包括硼。
栅电介质层605覆盖半导体层603的主表面604，且栅电极606覆盖栅电介质层605。更具体地说，栅电极606覆盖半导体层603、阱区611和源极区609的部分。阱区611的位于栅电极606下面的部分是场效应晶体管的沟道区。栅电介质层可以包括氧化物、氮化物、氧氮化物或其任意组合，且栅电极606包括导电层。导电层可以包括重掺杂的半导体材料、包含金属的材料或其任意组合。在具体的实施方案中，栅电介质层包括二氧化硅且具有约5nm到约100nm的厚度范围，且栅电极606包括重掺杂的多晶硅和覆盖的金属硅化物，且具有约50nm到约500nm的厚度范围。侧壁隔离物608邻近栅电极606和栅电介质层605的侧面。侧壁隔离物608可以包括氧化物、氮化物、氧氮化物或其任意组合。
虽然已经关于图1阐释的实施方案给出了有关具体的掺杂剂、深度、厚度和浓度的很多细节，但是该细节是用于描述可能的非限制性的实施方案，而不是限制本发明的范围。
如图2所示，绝缘层607形成于栅电极606和工件的其他部分之上。绝缘层607可以包括氧化物、氮化物、氧氮化物或其任意组合。在具体的实施方案中，绝缘层607是通过沉积厚度范围在约500nm到约1500nm的二氧化硅层来形成的。
如图3所示，绝缘层607是平坦的，且另一个绝缘层622形成在平坦化之后的绝缘层607上。平坦化允许随后的平版印刷操作，比如在抗蚀层上形成图案，更容易进行。可以采用化学机械抛光、阻剂填平后蚀刻(resist-etch back)或者其他类似的技术来进行平坦化。绝缘层622可以包括氧化物、氮化物、氧氮化物或其任意组合。绝缘层622的组成可以与绝缘层607不同，使得绝缘层622可以用作抛光停止层、蚀刻停止层、减反射层、适合其他有用的目的或者其任意组合。在具体的实施方案中，绝缘层622是通过沉积厚度范围在约20nm到约600nm的氮化硅来形成的。绝缘层607的平坦化和绝缘层622的形成是任选的；然而，他们有助于使此过程的可重复性更高。
如图4所示，抗蚀层623涂覆于绝缘层622之上，并形成图案以界定阱接触区610之上的开口，比如开口621。去除位于抗蚀层623内的开口之下的绝缘层，诸如绝缘层607和622以暴露阱接触区610。
参考图5，去除阱接触区610、阱区611和半导体层603的位于抗蚀层623内的开口之下的部分以形成槽，如图5所示，槽从主表面604朝掩埋掺杂区601延伸。虽然图5仅阐释了一个槽619，但是其他槽(未显示)是存在的并基本上类似于槽619。槽619的宽度是足够宽的以允许随后沿着槽619的侧壁614形成的掺杂区的深度比阱区611深。槽619的宽度不够宽，使得随后形成的导电层在插入过程(intervening processing)进行之后不能填满槽619。在具体的实施方案中，每一个槽619的宽度是至少约0.5微米，而在另一个实施方案中，每一个槽619的宽度不大于约4微米或约2微米。在阅读了此说明书后，技术人员将理解，可以采用所述的特定尺寸之外的较窄或较宽的宽度。槽619可以延伸至掩埋掺杂区601；然而，如果需要或期望的话，槽619可以浅一些。
采用各向异性蚀刻形成槽。在实施方案中，可以进行定时蚀刻，而在另一个实施方案中，可以采用终点检测(如，检测掩埋掺杂区中的掺杂剂种类，诸如砷或锑)和定时过蚀刻的组合。
掺杂区沿着槽的侧壁形成。参考图6，掺杂区620由半导体层603的沿着槽619的侧壁614的部分形成。掺杂区620通过使用倾斜角度注入技术来离子注入掺杂剂而形成，这由图6所示的实施方案中的箭头624来描述。正如此处使用的，从基本上垂直于主表面604的平面(即图6所示的垂直面)来测量注入角度。此角度是足够大的以允许足够量的掺杂剂沿着槽619的侧壁614被注入，且此角度是足够小的以使得掺杂区620形成入半导体层603内的深度比阱区611深。在实施方案中，倾斜角度注入的角度是至少约8°或者约15°，而在另一个实施方案中，倾斜角度注入的角度不大于约50°或者约40°。在具体的实施方案中，倾斜角度注入的角度范围是约20°到约35°。在注入物质为B11的实施方案中，能量是至少约50keV或者约90keV，而在另一个实施方案中，能量不大于约500keV或者约400keV。在具体的实施方案中，能量的范围是约200keV到约250keV。在实施方案中，剂量是至少约5×1011离子/cm2或者约1×1012离子/cm2，而在另一个实施方案中，剂量不大于约5×1013离子/cm2或者约1×1013离子/cm2。在具体的实施方案中，剂量范围是约2×1012离子/cm2到约5×1012离子/cm2。
在阅读了此说明书后，技术人员将理解，除了角度外，覆盖半导体层603的主表面604的层的厚度也可以影响离子注入的深度。如果在进行离子注入之前去除了抗蚀层623的话，那么离子注入到半导体层603内的深度将低于注入到槽619内的深度。在离子注入过程中，可以采用较低的能量以降低离子穿过栅电极606以及影响阱区611和半导体层603的靠近主表面604的那些部分的掺杂浓度的可能性。因为可以采用较低能量的离子注入，所以可能需要或可能不需要调节随后的热循环以获得期望的掺杂分布并符合电性能标准(如，降低了过早的结击穿的可能性的电场分布)。技术人员将理解，还将考虑有关其他掺杂区(如，阱区611、源极区609等)的热开支(thermal budget)以确保将形成的电子器件的合适的电性能。
描述了关于注入参数和相关考虑的许多细节。在阅读了此说明书后，技术人员将理解，小于或大于所述的值可以用在其他的特定应用中。因而，可以采用与所公开的那些注入参数不同的注入参数而并不背离本发明的范围。可以采用其他掺杂技术且它们描述在此说明书的靠后部分中。
如果先前没有去除抗蚀层623的话，那么就去除它，且活化掺杂区的掺杂剂以形成侧壁掺杂区，诸如图7所示的侧壁掺杂区613。如果需要或者期望的话，掺杂剂可以被驱动入半导体层603中更深一些。掺杂剂活化和任选的掺杂剂驱动可以通过随后的处理过程中的热循环来发生或者可以采用单独的热循环来进行。如图7所示的实施方案，阱区611和侧壁掺杂区613的组合沿着槽619的侧壁的大部分延伸。在另一个实施方案中，侧壁掺杂区613可以延伸至掩埋掺杂区601。侧壁掺杂区613具有与阱区611相同的导电类型，且可以具有先前关于阱区611描述的任意的掺杂剂浓度。侧壁掺杂区613可以具有与阱区611相同或不同的掺杂剂浓度。
注意到，沿着槽619的侧壁614，在离子被注入到半导体层603内的各位置处，侧壁掺杂区613内的掺杂剂浓度具有基本上均匀的浓度。因而，侧壁掺杂区613内的掺杂剂浓度随着离侧壁614的距离而降低，而阱区611内的掺杂剂浓度随着离主表面604的距离而降低。侧壁掺杂区613的沿着槽619的深度相对更均匀的掺杂剂浓度有助于提高将形成的功率晶体管的源极与漏极之间的击穿电压。将在此说明书的后面部分中更详细地描述这种益处。
侧壁隔离物沿着槽的侧壁形成，诸如图8和图9所示的实施方案。绝缘层618形成于主表面604之上并沿着侧壁614和槽619的底部。绝缘层618是足够厚的以基本上防止随后形成的导电结构之间的过早击穿，该导电结构将位于槽619内以及侧壁掺杂区613和阱区611中的任一个内或两者之内。绝缘层618部分地，但不是完全充满槽619。在具体的实施方案中，绝缘层618具有约500nm到约1500nm的厚度范围。绝缘层618包括氧化物、氮化物、氧氮化物或其任意组合。绝缘层618可以具有与绝缘层622不同的组成。在具体的实施方案中，绝缘层618是通过沉积约300nm到1500nm的厚度范围的二氧化硅来形成的。绝缘层618被各向异性地蚀刻以形成侧壁隔离物，诸如图9中的侧壁隔离物628。在形成侧壁隔离物628的蚀刻过程中，绝缘层622有助于降低对诸如栅电极606的下面的部件(underlyingfeature)的过蚀刻或其他蚀刻损坏。掩埋掺杂区601的部分629沿着槽619的底部被暴露。
如图10所示，导电层625形成于主表面604、侧壁隔离物628和掩埋掺杂区601之上。导电层625基本上充满了槽619的剩余部分。导电层625可以包括含金属的材料或者含半导体的材料。在实施方案中，导电层625包括多个膜，例如黏合膜、屏障膜和导电填充材料。在具体的实施方案中，黏合膜可以包括难熔金属(refractory metal)，诸如钛、钽或类似物；屏障膜可以包括难熔金属氮化物，诸如氮化钛、氮化钽或类似物、或难熔金属半导体氮化物，诸如TaSiN；而导电填充材料可以包括钨。在更具体的实施方案中，导电层625可以包括Ti/TiN/W。钛膜和氮化钛膜中的每一个可以被物理气相沉积(如，喷射)至约20nm到约90nm的厚度范围，且钨膜可以被化学气相沉积至约50nm到约500nm的厚度范围。在另一个实施方案中，导电层625可以包括重掺杂的半导体材料。根据电性能、随后的热循环的温度、其他标准或其任意组合来选择膜的数目和那些膜的组成。难熔金属和包含难熔金属的化合物可以经受住高温(如，这些材料的熔点可以是至少1400℃)，可以被保形沉积，且具有比重掺杂的n-型硅低的体电阻率。在阅读了此说明书后，技术人员将能够确定导电层625的组成以满足他们用于特定应用的需求和期望。
去除了导电层625的覆盖主表面604的那一部分以在槽内形成导电结构，例如图11的实施方案所阐释的槽619内的导电结构635。可以采用化学机械抛光或者覆盖蚀刻技术(blanket etching technique)来进行去除。绝缘层622可以用作抛光停止层或者蚀刻停止层。在绝缘层622达到以有关导电层625的厚度、抛光或蚀刻操作或其任意组合来引起非均匀地横跨工件之后，可以继续进行抛光或蚀刻一段相对短的时间。
如图12所示，形成的接触开口632延伸至源极区609和阱接触区610。其他接触开口(未显示)可以被形成于电子器件的其他部分(如，栅电极606)，但没有在图12中阐释。如图13所示，导电层626沿着工件的暴露表面并在接触开口632内形成。类似于导电结构635的导电层625，导电层625可以包括单个膜或者多个膜。导电层625具有明显低于重掺杂的n-型硅的体电阻率。示例性的材料包括铝、钨、铜、金或类似物。如图14所示，导电层625可以被形成图案为形成互连件626。随后的钝化层642形成于互连件626和工件的其他暴露部分之上，以形成基本上完整的电子器件。图15包括互连至导电结构和最近的源极以及阱接触区的互连件的一些示例性的、非限制性布置的俯视图的图示。在阅读此说明书后，技术人员将理解，可以采用互连件的其他设计。
在另一个实施方案中，电子器件可以包括结合功率晶体管使用的场分离区。参考图16，场分离区701与主表面604相邻和槽619形成。关于工艺流程，场分离区可以在形成阱区611之后和在形成栅电介质层605、栅电极606、源极区609、阱接触区609和槽619之前形成。在蚀刻形成槽619的过程中，在半导体层603被蚀刻之前，去除场分离区701内的一些绝缘材料。场分离区701可以有助于降低导电结构635与阱区611和阱接触区610中的任一个之间的电场或与这两者之间的电场。
在其他的实施方案中，槽可以是不同的深度，可以采用不同的掺杂技术或者其组合。在形成如图4所示的工件之后，如图17所示，可以蚀刻半导体层603，使得槽819仅部分地，而不是完全地延伸入半导体层603内至掩埋掺杂区601。接着，可以去除抗蚀层623。如图18所示，气态或固态掺杂源用于掺杂半导体层603的暴露部分以形成掺杂区813。类似于先前描述的实施方案，可以采用倾斜角度注入掺杂气体或固体掺杂源来形成掺杂区813。如果采用p-型掺杂剂，掺杂气体可以包括乙硼烷、卤化硼或类似物，而如果采用n-型掺杂剂的话，掺杂气体可以包括磷化氢、氯氧化磷、胂或类似物。在另一个实施方案中，掺杂气体可以从固体来源中被除气，诸如氮化硼、砷酸铝、NH4H2PO4、氧化锑或类似物。可选择地，掺杂玻璃或者掺杂半导体层(如，掺杂硅层)可以沿着槽819的暴露部分形成。随后的循环活化并驱动掺杂剂进入半导体层603内以形成侧壁掺杂区。类似于离子注入的实施方案，沿着槽的侧壁可以获得相对均匀的掺杂浓度，其中掺杂浓度随着离槽的侧壁的距离而降低。在掺杂循环后，在随后的处理继续进行之前，可以去除或可以不去除掺杂玻璃或掺杂半导体层。
如图19所示，通过离子注入可以掺杂半导体层603的一部分以形成掺杂区890，掺杂区890在槽819的底部之间延伸至掩埋掺杂区601。掺杂区890具有与掩埋掺杂区601相同的导电性，且可以是重掺杂的。在进一步的实施方案中，类似于图7阐释的工件，可以进行另一个蚀刻操作以延伸槽819直至暴露掩埋掺杂区601。理论上来说，槽并不用完全延伸至掩埋掺杂区601；然而，如果半导体层603的一部分位于槽的底部和掺杂掩埋层601之间时，将危害击穿电压或其他电性能。
在进一步的实施方案中，掩埋掺杂区601、半导体层603、源极区609、阱接触区610和侧壁掺杂区613的导电类型可以颠倒。掺杂剂浓度和其他参数(厚度、结深度等)可以进行调节以获得需要或期望的电性能。
在上述实施方案中，电子器件包括功率晶体管，且更具体的是VDMOS晶体管。电子器件可以包括与图14阐释的VDMOS晶体管不同或大体相同的其他VDMOS晶体管(未阐释)。VDMOS晶体管可以电连接或者以其他方式并联以获得通过电子器件的期望电流。
参考图14，当晶体管工作时，侧壁掺杂区613有助于沿着槽的侧壁形成更均匀的电场。更均匀的电场允许晶体管源极和漏极之间更高的击穿电压(也称作BVDSS)。更高的击穿电压允许功率晶体管在更高的电压下工作。例如，图14所示的功率晶体管的BVDSS可以是约120V，但是如果不存在侧壁掺杂区613，那么功率晶体管的BVDSS可能是约70V。这样，图14所示的功率晶体管可以具有至少约100V的工作电压，这是因为功率晶体管可以在源极区609与导电结构635的互连件之间在至少约100V的电压差下工作。如果不存在侧壁掺杂区613，那么就不可能获得这种高的电压差而不产生击穿。基于此说明书的目的，晶体管的工作电压是在晶体管正常工作过程中，晶体管的任何终端(如，源极、漏极和栅极)之间的最高设计电位。
与沿着半导体层603的主表面604引入掺杂剂相反，通过沿着槽619的侧壁620将掺杂剂引入到半导体层603中，获得了侧壁掺杂区613的掺杂剂浓度分布。如果用于侧壁掺杂区的掺杂剂从主表面604扩散(类似于形成深的集电极)，那么将掺杂剂扩散至适当的深度所需的长掺杂剂驱动循环可能会对工件的诸如阱区611或掩埋掺杂区601的先前掺杂部分的掺杂剂分布产生不利的影响。而且，扩散可能需要明显较大的横向空间，这是因为扩散将发生在半导体层603内的几乎所有的方向(横向和垂直向)上。
因而，根据本发明实施方案的侧壁掺杂区613、侧壁隔离物628和导电结构635允许形成相对较小的功率晶体管，且还允许在大于50V的源极到漏极的电压差下工作，且在具体的实施方案中大于100V。
图20至图22阐释了当掺杂区620的注入量、倾斜角度和靠近槽619的底部的侧壁隔离物628的厚度中的每一项变化时，击穿电压是如何变化的。在关于图20至图22描述的实施方案中，半导体层603具有约8.5微米的厚度。在图中，Tw指的是槽619的宽度，而氧化物厚度指的是靠近槽619底部的侧壁隔离物628厚度的厚度。通常，当槽619的宽度是4微米宽而不是3微米宽且其他参数保持不变时，获得了更高的BVDSS。关于注入剂量，当槽619的宽度变得更宽时可以采用更高的剂量；然而太多的剂量会明显降低BVDSS。类似地，关于注入角度(也称为倾斜角度)，当槽619的宽度变得更宽时可以采用更高的角度；然而太大的角度可能会明显降低BVDSS。当侧壁隔离物628的厚度变得更厚时，BVDSS增大。厚度通常与形成的绝缘层618的厚度相对应。以导电结构635的降低的宽度或更宽的槽619为代价得到了更厚的绝缘层618以及随之而来的更厚的侧壁隔离物628。导电结构635的降低的宽度可以增加通过功率晶体管的寄生电阻，且较宽的槽使得功率晶体管占用较大的区域。在阅读此说明书后，技术人员将能够决定满足特定电子器件的电路设计者的需求或期望的具体的参数值。
许多不同的方面和实施方案是可能的。下面描述了那些方面和实施方案中的一些。在阅读此说明书后，技术人员将理解，那些方面和实施方案仅仅是示例性的且并未限制本发明的范围。
在第一个方面，一种形成电子器件的方法可以包括：提供包括第一层、阱区和掩埋掺杂区的工件，其中第一层具有主表面，阱区与主表面相邻，而掩埋掺杂区与主表面和阱区隔开。该方法还可以包括：形成朝掩埋掺杂区延伸的槽，其中所述第一层的一部分沿着所述槽的侧壁。该方法可以进一步包括：沿着槽的侧壁掺杂第一层的部分以形成侧壁掺杂区，其中，用于侧壁掺杂区的掺杂剂沿着槽的侧壁引入到第一层中。该方法可以又进一步包括：形成槽内的导电结构，其中导电结构电连接至掩埋掺杂区且与侧壁掺杂区电绝缘。
在第一个方面的实施方案中，掺杂第一层的部分包括执行倾斜角度注入。在另一个实施方案中，掺杂第一层的部分包括以至少约8°的角度离子注入掺杂剂。在又一个实施方案中，使用具有与第一层的导电类型相反的导电类型的掺杂剂来沿着槽的侧壁掺杂第一层的部分。
在第一个方面的又一个实施方案中，该方法进一步包括：在形成导电结构之前，沿着槽的侧壁形成绝缘侧壁隔离物。在具体的实施方案中，形成导电结构包括沉积覆盖所述主表面的含难熔金属的材料，且大体填充槽的剩余部分，以及抛光含难熔金属的材料以去除所述含难熔金属的材料的覆盖所述主表面的那一部分。在另一个具体的实施方案中，在形成槽之前，在主表面之上形成第一绝缘层，并在形成槽之前，在第一绝缘层之上形成第二绝缘层，其中第二绝缘层具有与第一绝缘层不同的组成。在更具体的实施方案中，该方法进一步包括：在形成第二绝缘层之前，平坦化第一绝缘层。
在第一个方面的进一步的实施方案中，该方法进一步包括：在阱区内且与主表面相邻形成源极区，在阱区内且与主表面相邻形成阱接触区，其中阱接触区具有比阱区高的峰值掺杂剂浓度；以及形成覆盖阱区和主表面处的第一层的栅电极。在具体的实施方案中，该方法进一步包括：形成第一互连件、第二互连件和第三互连件，其中第一互连件电连接至源极区，第二互连件电连接至导电结构，而第三互连件电连接至栅电极。在又一个实施方案中，电子器件包括晶体管，晶体管包括第一层、阱区、掩埋掺杂区、侧壁掺杂区和导电结构，且晶体管具有至少约100V的工作电压。
在第二个方面，形成电子器件的方法可以包括：提供包括第一层、阱区、阱接触区、源极区、掩埋掺杂区和栅电极的工件，其中第一层具有主表面，阱区与主表面相邻，阱接触区与主表面相邻且位于阱区内，并具有比阱区高的峰值掺杂浓度，源极区与主表面相邻且位于阱区内，并具有比阱区高的峰值掺杂浓度，掩埋掺杂区与主表面和阱区隔开，栅电极覆盖第一层和阱区，第一层、源极区和掩埋掺杂区具有第一导电类型，而阱区和阱接触区具有与第一导电类型相反的第二导电类型。该方法还可以包括：蚀刻延伸至掩埋掺杂区的槽，其中阱区和第一层的部分沿着槽的侧壁，并将掺杂剂沿着槽的侧壁注入到第一层中。该方法可以进一步包括：将绝缘层沉积到槽中，各向异性地蚀刻绝缘层以形成沿着槽的侧壁的侧壁隔离物，沉积导电层以填充槽的剩余部分，以及抛光导电层以形成导电结构，其中抛光去除了导电层的覆盖源极区和栅电极的那一部分，而侧壁隔离物位于导电结构与槽的侧壁之间。该方法可以又进一步包括：形成第一互连件、第二互连件和第三互连件，其中第一互连件电连接至导电结构，第二互连件电连接至阱接触区和源极区，而第三互连件电连接至栅电极。
在第二个方面的实施方案中，电子器件包括晶体管，晶体管包括第一层、阱区、阱接触区、源极区、掩埋掺杂区、栅电极、沿着槽的侧壁且包括掺杂剂的掺杂区、侧壁隔离物、导电结构以及第一、第二和第三互连件，且晶体管能够在第一互连件和第二互连件之间在至少约100V的电压差下工作。在另一个实施方案中，导电结构包括含难熔金属的组合物。
在第三个方面，一种电子器件可以包括具有主表面的第一层、与所述主表面相邻的阱区以及与所述主表面和所述阱区隔开的掩埋掺杂区。电子器件还可以包括朝掩埋掺杂区延伸的槽，其中所述槽具有侧壁、沿着槽的侧壁的侧壁掺杂区，以及槽内的导电结构，其中侧壁掺杂区延伸的深度比阱区深，且其中导电结构电连接至掩埋掺杂区，且与侧壁掺杂区电绝缘。第一层和掩埋掺杂区具有第一导电类型，而阱区具有与第一导电类型相反的第二导电类型。
在第三个方面的实施方案中，电子器件进一步包括阱接触区、源极区，以及栅电极，其中，阱接触区与主表面相邻且位于阱区内，并具有比阱区高的峰值掺杂浓度，源极区与主表面相邻且位于阱区内，并具有与阱区和阱接触区的导电类型相反的导电类型，而栅电极覆盖阱区和主表面处的第一层。在具体的实施方案中，电子器件进一步包括第一互连件、第二互连件和第三互连件，其中第一互连件电连接至导电结构，第二互连件电连接至源极区，而第三互连件电连接至栅电极。
在第三个方面的另一个实施方案中，电子器件包括晶体管，晶体管包括第一层、阱区、掩埋掺杂区、侧壁掺杂区和导电结构，且晶体管具有至少约100V的工作电压。在又一个实施方案中，其中，对侧壁掺杂区的大部分来说，侧壁掺杂区具有沿着槽的侧壁的大体均匀的掺杂浓度和掺杂分布，其中，侧壁掺杂区的掺杂浓度随着离槽的侧壁的距离而降低。在进一步的实施方案中，阱区和侧壁掺杂区的组合沿着槽的侧壁的大部分延伸。在又进一步的实施方案中，电子器件进一步包括侧壁隔离物，侧壁隔离物包括绝缘材料，其中侧壁隔离物位于导电结构与阱区和侧壁掺杂区中的每一个之间。
注意到，上面的概述或实施例中描述的所有活动并不都是必需的，具体活动的一部分可以不是必需的，并且，除了描述的那些活动之外，可以施行一个或多个另外的活动。更进一步，列出的活动的顺序并不一定是它们被施行的顺序。
此处为了清楚而描述在不同实施方案中的某些特征还可以按组合形式提供在单个实施方案中。相反，为了简洁而描述在单个实施方案中的不同的特征还可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。
上面已经就具体的实施方案描述了益处、其他优势和问题的解决方案。然而，益处、优势、问题的解决方案以及可能造成任何益处、优势或解决方案出现或变得更明确的任何特征并不应被解释为任一个权利要求或所有权利的关键的、需要的或必须的特征。
应该理解，此处为了清楚而描述在不同实施方案中的某些特征还可以按组合形式提供在单个实施方案中。相反，为了简洁而描述在单个实施方案中的不同的特征还可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。
此处描述的实施方案的说明和阐释是期望提供对不同实施方案的结构的一般理解。此说明和阐释并不期望作为使用了此处描述的结构或方法的装置和系统的所有元件和特征的穷尽性和全面的描述。不同的实施方案还可以按组合形式提供在单个实施方案中，而相反，为了简洁而描述在单个实施方案中的不同的特征也可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。只有在阅读了此说明书后，许多其他实施方案对技术人员才是明显的。其他实施方案可以被使用或从公开内容中得到，使得可以做出结构替换、逻辑替换或其他变化而并不背离本公开内容的范围。因此，此公开内容被认为是示例性的，而不是限制性的。

Claims (10)

1.一种形成电子器件的方法，其包括以下步骤：
提供包括第一层、阱区和掩埋掺杂区的工件，其中：
所述第一层具有主表面；
所述阱区与所述主表面相邻；且
所述掩埋掺杂区与所述主表面和所述阱区隔开；
形成朝所述掩埋掺杂区延伸的槽，其中，所述第一层的一部分位于沿着所述槽的侧壁的位置；
沿着所述槽的所述侧壁来掺杂所述第一层的所述一部分，以形成侧壁掺杂区，其中，用于所述侧壁掺杂区的掺杂剂被沿着所述槽的所述侧壁引入到所述第一层中；以及
在所述槽内形成导电结构，其中，所述导电结构电连接至所述掩埋掺杂区，并与所述侧壁掺杂区电绝缘。
2.如权利要求1所述的方法，其中，掺杂所述第一层的所述一部分的所述步骤包括：执行倾斜角度注入。
3.如权利要求1所述的方法，其进一步包括以下步骤：在形成所述导电结构之前，沿着所述槽的所述侧壁形成绝缘侧壁隔离物。
4.如权利要求3所述的方法，其中，形成导电结构的所述步骤包括：
沉积覆盖所述主表面的含难熔金属的材料，并大体填充所述槽的剩余部分；以及
抛光所述含难熔金属的材料，以去除所述含难熔金属的材料的覆盖所述主表面的那一部分。
5.一种形成电子器件的方法，其包括：
提供包括第一层、阱区、阱接触区、源极区、掩埋掺杂区和栅电极的工件，其中：
所述第一层具有主表面；
所述阱区与所述主表面相邻；
所述阱接触区与所述主表面相邻且位于所述阱区内，并具有比所述阱区高的峰值掺杂浓度；
所述源极区与所述主表面相邻且位于所述阱区内，并具有比所述阱区高的峰值掺杂浓度；
所述掩埋掺杂区与所述主表面和所述阱区隔开；
所述栅电极覆盖所述第一层和所述阱区；
所述第一层、所述源极区和所述掩埋掺杂区具有第一导电类型；且
所述阱区和所述阱接触区具有与所述第一导电类型相反的第二导电类型；
蚀刻延伸至所述掩埋掺杂区的槽，其中，所述阱区和所述第一层的部分位于沿着所述槽的侧壁的位置；
沿着所述槽的所述侧壁，将掺杂剂注入到所述第一层中；
将绝缘层沉积到所述槽中；
各向异性地蚀刻所述绝缘层，以形成沿着所述槽的所述侧壁的侧壁隔离物；
沉积导电层，以填充所述槽的剩余部分；
抛光所述导电层，以形成导电结构，其中：
所述抛光的步骤去除所述导电层的覆盖所述源极区和所述栅电极的那一部分；且
所述侧壁隔离物位于所述导电结构与所述槽的所述侧壁之间；以及
形成第一互连件、第二互连件和第三互连件，其中：
所述第一互连件电连接至所述导电结构；
所述第二互连件电连接至所述阱接触区和所述源极区；且
所述第三互连件电连接至所述栅电极。
6.一种电子器件，其包括：
第一层，其具有主表面；
阱区，其与所述主表面相邻；
掩埋掺杂区，其与所述主表面和所述阱区隔开；
槽，其朝所述掩埋掺杂区延伸，其中，所述槽具有侧壁；
侧壁掺杂区，其沿着所述槽的所述侧壁，其中，所述侧壁掺杂区延伸的深度比所述阱区深；以及
导电结构，其处于所述槽内，其中，所述导电结构电连接至所述掩埋掺杂区，并与所述侧壁掺杂区电绝缘，其中：
所述第一层和所述掩埋掺杂区具有第一导电类型；且
所述阱区具有与所述第一导电类型相反的第二导电类型。
7.如权利要求6所述的电子器件，其进一步包括：
阱接触区，其与所述主表面相邻且位于所述阱区内，并具有比所述阱区高的峰值掺杂浓度；
源极区，其与所述主表面相邻且位于所述阱区内，并具有与所述阱区和所述阱接触区相反的导电类型；以及
栅电极，其覆盖所述阱区和所述主表面处的所述第一层。
8.如权利要求6所述的电子器件，其中：
所述电子器件包括晶体管；
所述晶体管包括所述第一层、所述阱区、所述掩埋掺杂区、所述侧壁掺杂区和所述导电结构；且
所述晶体管具有至少约100V的工作电压。
9.如权利要求6所述的电子器件，其中，对所述侧壁掺杂区的大部分来说，所述侧壁掺杂区具有沿着所述槽的所述侧壁的大体均匀的掺杂浓度，并具有其中所述侧壁掺杂区的掺杂浓度随着离所述槽的所述侧壁的距离增大而降低的掺杂分布。
10.如权利要求6所述的电子器件，其中，所述阱区和所述侧壁掺杂区的组合沿着所述槽的所述侧壁的大部分延伸。
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