TWI479666B - 形成溝槽下方ｐｎ鉗夾區域的結構與方法 - Google Patents

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Description

形成溝槽下方PN鉗夾區域的結構與方法 發明領域
本發明一般關於半導體技術及特別關於一種用於在此種如溝槽MOS阻障蕭特基(Schottky)(TMBS)整流器的半導體結構中形成增強表現之PN鉗夾的結構及方法。
 發明背景
半導體為基礎的電力整流器係已熟知且以被用於電力電子系統達數十年。由於其等的低導通狀態電壓降落及快速交換速率，蕭特基整流器通常被用於在中至低電壓運作的設備。蕭特基整流器可藉由改變蕭特基接觸金屬以變化阻障高度而最佳化。然而，於向前電壓降落及反向洩漏電流之間具有一交換。當阻障高度減少，向前電壓降落減少但反向洩漏電流增加。於另一方面，當阻障高度增加，向前電壓降落增加但反向洩漏電流減少。
此種向前電壓降落與反向洩漏電流之間的交換可以利用TMBS整流器結構而改善。TMBS整流器溝槽MOS結構大幅減少蕭特基接觸下方的電場，因此增加反向崩潰電壓並減少反向洩漏電流。這讓台面區域中具有較高的摻雜濃度，因此減少整流器之導通狀態的電壓降落。
TMBS整流器結構的一種變異包括形成於各個溝槽下方的PN接點。類似上述的TMBS結構，於反向偏壓下，耗盡區域融合以減少洩漏電流。藉由於PN接點之較低突崩崩潰鉗夾反向電壓，PN接點也可改善蕭特基接觸的崩潰特性。形成此種結構的傳統方法牽涉到植入摻雜物進入沿著溝槽底部的半導體區域並熱活化半導體區域中的摻雜物。然而，後續製程步驟的熱循環會引起植入摻雜物的過度的橫向擴散，因此限制了小室節距。
因此，在此種如TMBS整流器之半導體結構中形成PN鉗夾的改良結構及方法係所欲的。
 發明概要
依據本發明實施例，一種包括整流器的結構，其包括一第一導電型的半導體區域及延伸進入半導體區域的溝槽。各個溝槽之相對側壁但沿著各個溝槽底部係不連續的一介電層內襯。沿著各個溝槽底部延伸及與半導體區域形成一PN接點的第二導電型的矽區域。內襯介電層及各個溝槽底部及直接接觸半導體區域的一摻雜襯墊。填充各個溝槽的一填充材料。延伸於半導體區域上方及直接接觸摻雜襯墊的一互連層。該互連層也接觸相鄰溝槽之間之半導體區域的台面表面以形成介於其間的蕭特基接觸。
於一實施例中，氧化層使摻雜襯墊與填充材料分離。
於另一實施例中，半導體區域包括延伸於基材之上的磊晶層，且基材較磊晶層具有較高摻雜濃度。於一些實施例中，溝槽延伸進入並終止於磊晶層中。於其他實施例中，溝槽延伸通過磊晶層並終止於基材中。
依據另一本發明實施例，一種包括整流器的結構形成如下。一溝槽形成於第一導電型的半導體區域中。一介電層沿著溝槽的相對側壁形成但沿著溝槽底部係不連續。一摻雜材料形成於溝槽中。摻雜材料包括第二導電型的摻雜物並直接接觸沿著溝槽底部的半導體區域。一部分的摻雜物從摻雜襯墊擴散進入沿著溝槽底部的半導體區域以形成摻雜區域。該摻雜區域與半導體區域形成一PN接點。
於一實施例中，該摻雜物藉由使摻雜材料暴露於熱循環而擴散進入半導體區域中。
於一實施例中，摻雜材料包括聚矽且藉由植入第二導電型摻雜物進入聚矽而摻雜。
於另一實施例中，摻雜材料包括聚矽且以第二導電型摻雜物原位摻雜。
於一些實施例中，摻雜材料填充整個溝槽。於其他實施例中，填充材料填充溝槽的內部部份。
於再一實施例中，一導體層形成於半導體區域上方及直接接觸摻雜材料。導體層也接觸相鄰溝槽的半導體區域的台面表面以形成蕭特基接觸。
依據另一實施例，一種形成包括整流器之結構的方法，包括：形成數個溝槽於半導體區域中，該半導體區域係第一導電型；形成內襯各個溝槽的相對側壁但沿著各個溝槽底部不連續的一介電層；形成一摻雜材料於各個溝槽中，該摻雜材料包括第二導電型的摻雜物，其中該摻雜材料直接接觸沿著各個溝槽底部的半導體區域，第二導電型與第一導電型相反；及使摻雜物從摻雜材料擴散進入沿著各個溝槽底部的半導體區域，擴散的摻雜物於沿著各個溝槽底部半導體區域形成摻雜區域，該摻雜區域與該半導體區域形成一PN接點。
於一實施例中，從摻雜材料擴散部分的摻雜物進入半導體區域中，包括使摻雜材料暴露至熱循環。
於另一實施例中，摻雜材料包括藉由將第二導電型摻雜物植入聚矽而摻雜的聚矽。
於另一實施例中，摻雜材料包括以第二導電型摻雜物摻雜的聚矽。
於另一實施例中，摻雜材料完全填充數個溝槽的每一個。
於另一實施例中，該方法更包括：於從摻雜材料擴散該部分摻雜物進入半導體區域之前，於摻雜材料上方形成填充材料，填充材料填充各個溝槽的內部部份。
於另一實施例中，填充材料包括聚矽。
於另一實施例中，該方法更包括：形成導體層於半導體區域上方，導體層直接接觸摻雜材料，其中導體層接觸相鄰各個溝槽之半導體區域的台面表面以形成蕭特基接觸。
於另一實施例中，整流器形成於一或多個蕭特基區域中，及該結構更包括一或多個FET區域，及該方法更包括：於一或多個FET區域中，形成沿著相對側壁及各個溝槽底部的介電層，該介電層使摻雜材料與半導體區域絕緣。
於另一實施例中，該方法更包括：於一或多個FE區域中：形成第二導電型的本體區域於半導體區域中；及形成第一導電型的源區域於相鄰各個溝槽的本體區域中，其中於一或多個FET區域中，導體層接觸源區域及以介電蓋與閘電極絕緣。
依據本發明另一實施例，一種形成包括整流器之結構的方法，包括：形成數個溝槽於半導體區域中，該半導體區域係第一導電型；形成沿著各個溝槽相對較低側壁的介電層，但該介電層沿著各個溝槽底部係不連續；形成遮蔽電極於各個溝槽底部部分中，該遮蔽電極包括第二導電型的摻雜物，其中遮蔽電極直接接觸沿著各個溝槽底部的半導體區域，及第二導電型與第一導電型相反；形成閘電極於遮蔽電極上方；及從遮蔽電極擴散一部分摻雜物進入沿著各個溝槽底部的半導體區域中，該擴散的摻雜物於沿著各個溝槽底部的半導體區域中形成摻雜區域，該摻雜區域與半導體區域形成一PN接點。
於一實施例中，該方法更包括：形成延伸於遮蔽電極及閘電極之間的電極間介電體。
於另一實施例中，遮蔽電極直接接觸閘電極。
於另一實施例中，沿著各個溝槽較低側壁的介電層厚度大於沿著各個溝槽較高側壁的介電層厚度。
於另一實施例中，該方法更包括：形成互連層於半導體區域上方，該互連層直接接觸閘電極，其中該互連層接觸相鄰各個溝槽之半導體區域的台面表面以形成蕭特基接觸。
於另一實施例中，整流器形成於一或多個蕭特基區域中，且該結構更包括一或多個FET區域，及該方法更包括：於一或多個FET區域中：形成沿著各個溝槽之相對側壁及底部的介電層，該介電層使遮蔽電極與半導體區域絕緣。
於另一實施例中，該方法更包括：於一或多個FET區域中：形成半導體區域中的第二導電型的本體區域；及形成相鄰各個溝槽之本體區域中的第一導電型的源區域，其中於一或多個FET區域中，互連層接觸源區域及以介電蓋與閘電極絕緣。
於另一實施例中，閘電極電氣接觸互連層。
依據本發明的另一實施例，一種形成包括整流器之結構的方法，包括：藉由圖案化硬質遮罩層及蝕刻半導體區域形成溝槽於半導體區域中，該半導體區域係第一導電型；沿著各個溝槽的相對側壁及底部形成介電層；移除沿著各個溝槽底部延伸之部分的介電層以暴露沿著各個溝槽底部的半導體區域；以導電襯墊內襯各個溝槽中的介電層，導電襯墊進一步內襯各個溝槽的底部以直接接觸沿著各個溝槽底部的半導體區域；植入第二導電型摻雜物於導電襯墊中，其中第二導電型與第一導電型相反；沉積填充材料以填充溝槽；及從導電襯墊擴散摻雜物進入沿著溝槽底部的半導體區域中，半導體區域中的摻雜物形成摻雜區域，該摻雜區域與該半導體區域形成一PN接點。
於一實施例中，該方法更包括：移除硬質遮罩層；及形成互連層於半導體區域上方，該互連層直接接觸襯墊及接觸相鄰溝槽間之半導體區域的表面區域以形成介於期間的蕭特基接觸。
於另一實施例中，該襯墊包括聚矽。
於另一實施例中，該填充材料包括聚矽。
以下的詳細描述及附隨圖式對於本發明的性質及優點提供更佳的了解。
圖式簡單說明
第1圖顯示依據本發明實施例之具有PN接點鉗夾之TMBS整流器結構的簡化橫截面圖；第2A-2F圖顯示依據本發明實施例之用於形成具有PN接點鉗夾之TMBS整流器製程之各個步驟的簡化橫截面圖；第3圖顯示依據本發明另一實施例之單石整合之溝槽閘MOSFET及具有PN接點鉗夾之TMBS整流器結構的簡化橫截面圖；及第4圖顯示依據本發明另一實施例之單石整合的遮蔽閘溝槽MOSFET及具有PN接點鉗夾之遮蔽TMBS整流器結構的簡化橫截面圖。
 本發明之詳細說明
依據本發明描述具有PN接點鉗夾之TMBS整流器結構及其形成方法的實施例。摻雜襯墊被用作摻雜物來源以於各個溝槽的下方形成矽區域。不論襯墊係原位或植入摻雜，摻雜物可以有限橫向擴散的方式由摻雜襯墊擴散進入環繞的半導體區域，因此允許狹窄的小室節距。各個溝槽下方的矽區域係與環繞的半導體區域呈相反的導電型，因此與半導體區域形成PN接點。藉由於PN接點之較低突崩崩潰處鉗夾反向電壓，PN接點可防止發生於蕭特基整流接觸的崩潰。而且PN接點與溝槽中的導電材料(如襯墊)電氣接觸，突崩電流因此通過溝槽而非通過蕭特基接觸流動。
第1圖顯示依據本發明實施例之具有位於各個溝槽下方之PN接點鉗夾的TMBS整流器結構的橫截面圖。N型半導體區域102延伸於N+型基材100上方並包括數個溝槽112。溝槽112從半導體區域102頂表面延伸至預定的深度。各個溝槽112沿著其側壁內襯有介電層108。摻雜襯墊110內襯介電層及各個溝槽112的底部。填充材料116填充各個溝槽112的內部部份。P型矽區域114沿著各個溝槽112底部延伸。各個P型矽區域114與環繞的N型半導體區域102形成PN接點。
導體104(如含鋁層)延伸於半導體區域102頂表面的上方並形成陽極電極。導體104與沿著台面表面的半導體區域102形成蕭特基接觸。導體104與摻雜襯墊110直接接觸。導體104可包括適於與台面表面形成蕭特基阻障接觸的阻障金屬層。另一導體(未顯示)沿著基材100底部表面延伸並形成陰極電極。
第2A-2F圖顯示依據本發明實施例之用以形成具PN接點鉗夾之TMBS整流器之製程的各種步驟的橫截面圖。以下流程步驟的描述僅是例示。應該了解的是本發明的範圍並不受這些特定實例的限制。
於第2A圖中，溝槽112形成於半導體區域102中。可依據已知的技術使用硬質遮罩層220以形成溝槽112。於一實施例中，硬質遮罩層220包括氧化物，半導體區域102包括形成於高度摻雜之N型基材100上方的一輕度摻雜之N型磊晶層，及終結於磊晶層中的溝槽112。於另一實施例中，溝槽112延伸進入並終結於基材100中。
於第2B圖中，介電層108利用傳統方法沿著各溝槽112的側壁及底部形成。於一實施例中，介電層108包括厚度範圍為300-700的熱氧化物。於第2C圖中，介電層108沿著各個溝槽112的底部移除。於一實施例中，介電層108依據已知技術利用各向異性蝕刻製程移除。各向異性蝕刻製程從沿著各個溝槽112底部移除介電層108，而未移除沿著側壁的介電層108部分。然而，沿著側壁的介電層108厚度可藉由各向異性蝕刻製程而減少，此可藉由形成較厚的介電層108而彌補。
於另一實施例中，間隔層(未顯示)於各向異性蝕刻製程前可沉積在介電層108上方。於此實施例中，各向異性蝕刻製程沿著各個溝槽112底部移除間隔層以沿著各個溝槽底部暴露介電層108。部分間隔層沿著各個溝槽112側壁餘留於介電層108上方。沿著各個溝槽112底部的介電層108暴露部分可被移除，然而沿著側壁的介電層108部分被間隔層的餘留部分保護。沿著溝槽側壁餘留的間隔層部分在描述於第2D圖之下一製程步驟之前被移除，或可完整留下來而用於製程的其他部分。於一實施例中，間隔層包括氮化物及介電層108包括氧化物。
於第2D圖中，摻雜襯墊110利用傳統方法形成於介電層108上方且沿著各個溝槽112底部。摻雜襯墊110也可延伸於硬質遮罩層220的上方。於形成摻雜襯墊110之前可以使用氧化蝕刻製程以沿著各個溝槽112底部移除任何的介電層108餘留部分及/或沿著各個溝槽112底部移除自然生成的氧化物。於一實施例中，摻雜襯墊110包括聚矽且厚度範圍為700-1300。
摻雜襯墊110可原位或植入摻雜。摻雜物的導電型與半導體區域102相反。當以植入摻雜時，摻雜物主要植入於沿著各個溝槽112底部水平延伸於硬質遮罩層220上方的摻雜襯墊110部分。因此，沿著各個溝槽112底部延伸於硬質遮罩層220上方的摻雜襯墊110部分比沿著各個溝槽112側壁延伸於介電層108上方的摻雜襯墊110為更重度地植入。於一實施例中，摻雜襯墊110可利用傳統方法使用含有BF2 的植入物以劑量約2x1015 原子/cm2 與能量約15-25keV而被摻雜。硬質遮罩層220防止摻雜物植入半導體區域102的台面區域內。當摻雜襯墊110原位地摻雜時，硬質遮罩層220於形成摻雜襯墊110前可移除或可不移除。
於第2E圖中，使用傳統方法形成填充材料116以填充各個溝槽112的內部部份。於一實施例中，填充材料116包括聚矽且具有足以填充各個溝槽112內部部份的厚度。如同摻雜襯墊110，填充材料116可原位或植入摻雜。填充材料116可被摻雜以減少或防止摻雜物從摻雜襯墊110擴散進入填充材料116中，如此摻雜襯墊110保留足夠數量的摻雜物用以於各個溝槽112下方形成矽區域114。填充材料116也可被摻雜以減少反向崩潰下對於突崩電流的串聯電阻。於一實施例中，填充材料116可使用傳統方法利用包括硼的植入物以劑量約5x1015 原子/cm2 摻雜。硬質遮罩層220防止摻雜物被植入半導體區域102的台面區域。
於一實施例中，跟著填充材料116沉積的一或多個熱循環使來自摻雜襯墊110的摻雜物沿著各個溝槽112底部擴散進入半導體區域102中。介電層108防止摻雜物沿著各個溝槽112側壁擴散進入半導體區域中。沿著各個溝槽112底部擴散進入半導體區域102中的摻雜物形成矽區域114。於一實施例中，一或多個熱循環包括在溫度800-1050℃執行80-100分鐘的聚矽退火製程。於摻雜襯墊110及/或填充材料116包括聚矽的實施例中，聚矽退火製程可退火沉積的聚矽並使來自摻雜襯墊110的摻雜物擴散進入半導體區域102中。
於其他實施例中，摻雜物可藉發生於形成填充材料116之前、之時及/或之後的熱循環擴散進入半導體區域。通常，摻雜物以各個熱循環更擴散進入半導體區域。如習於此藝者知曉明白者，半導體區域102中之摻雜物的橫向擴散將依賴摻雜襯墊110形成後之加工步驟中的熱預算(thermal budget)。然而，本發明的技術有利地使得摻雜物的橫向擴散能夠減到最少，因此允許小室節距得以減少。
於另外的實施例中，於介電層108上方及沿著各個溝槽112底部形成摻雜材料以填充整個溝槽。於此實施例中，摻雜襯墊110及填充材料116被單一摻雜材料層取代。摻雜材料可包括原位摻雜的聚矽。此處，摻雜材料為用以形成矽區域114的摻雜物來源。
於第2F圖中，使用傳統方法將硬質遮罩層220以及部分的填充材料116與延伸於半導體區域102頂表面上方的摻雜襯墊110從台面表面移除。於一實施例中，依據已知技術利用一或多種傳統化學機械拋光(CMP)製程移除這些層。摻雜襯墊110部分及餘留在各溝槽的填充材料116可比半導體區域102頂表面稍微凹下。
於形成矽區域114及半導體區域102間之PN接點的情形下，第1圖所示之TMBS整流器結構的餘留部分可以使用數個已知技術的任一個而形成。例如，半導體區域102的台面區域依據已知技術摻雜以獲得所要的蕭特基阻障高度。導體104可利用傳統方法形成於該結構上方以形成陽極電極。於一實施例中，導體104包括鋁。蕭特基整流接觸沿著導體104接觸半導體區域102的台面表面形成。導體104經由摻雜襯墊110及/或填充材料116與各個PN接點電氣接觸。於一些實施例中，導體104可包括適於形成具有台面表面之蕭特基阻障接觸的阻障金屬層。另外的導體(未顯示)沿著基材100的底部表面延伸並形成陰極電極。
於其他優點及特徵之間，依據本發明實施例形成的蕭特基整流器享有小的小室節距(藉由使矽區域114的橫向擴散最小化)，增加的能量操作電容(藉著經由溝槽而非蕭特基阻障於整個結構活性地帶更一致地分配突崩電流)，改良的介電崩潰特性(藉著去除沿著溝槽底部角落出現的高電場，於該角落中介電層沿著溝槽底部延伸)，與低反向洩漏。進一步地，於此處描述的本發明實施例係簡單的以有利於實行，因此使得其等容易與用以形成包括TMBS整流器之裝置的傳統製程整合。
兩個此種裝置為溝槽閘SynchFETs及遮蔽閘SynchFETs。這些為FETs係單片地與蕭特基整流器整合的裝置。於此種裝置中，於閘溝槽為FET結構形成的同時，形成溝槽112，及閘介電層為FET結構形成的同時，形成介電層108。而且，其中填充材料116包括聚矽的地方，在閘電極形成於FET結構中的同時，實行溝槽112內部的填充。例示溝槽閘SynchFET及例示遮蔽閘SynchFET的橫截面圖分別顯示於第3及4圖。
於第3圖中，顯示融合的溝槽閘FET(圖形左側)及蕭特基(圖形右側)。除了FET區域中的襯墊310與沿著溝槽底部的半導體區域302絕緣之外，FET及蕭特基區域中的溝槽結構係類似的。而且因為FET溝槽中的襯墊310不會接觸到半導體區域302，所以沒有鉗夾區域314形成於FET溝槽下方。更且，FET溝槽中的襯墊310及填充材料316形成閘電極並藉由介電蓋322與源/陽極互連304絕緣。FET區域中的襯墊310及填充材料316因此連接至閘互連(未顯示)。此外，本體區域318及源區域320僅形成於鄰近FET溝槽處而未形成於鄰近蕭特基溝槽處。
第2A-2F圖所示的製程順序可以如下方式修改以形成顯示於第3圖的SynchFET。於FET及蕭特基區域中形成介電層308之後，在移除沿著蕭特基溝槽底部延伸的介電層308部分期間，可以遮罩蓋住FET區域。這些步驟可使用例如傳統遮罩及各向異性蝕刻技術完成。再者，本體區域318、源區域320及介電蓋322可利用傳統技術而形成於FET區域中。可以使用傳統遮罩技術以防止這些區域形成於蕭特基區域中。於另一實施例中，利用傳統聚矽沉積及凹入技術形成FET區域中的閘電極，這些技術與用以形成蕭特基區域中之襯墊310及填充材料316的步驟分離地實行。於在另一實施例中，使用已知的遮罩技術以填充材料316填充FET溝槽而未首先沿著FET溝槽側壁形成襯墊310。沿著FET區域中之溝槽底部的介電層也可以做得比內襯溝槽側壁的閘介電體厚以使閘至汲電容最小。再者，若必要的話，形成FET溝槽中閘電極的一或多個導電材料可被凹入FET溝槽中。
於第4圖中顯示融合的遮蔽閘FET(圖形左側)及蕭特基(圖形右側)。除了FET區域中的遮蔽電極410與沿著溝槽底部的半導體區域402絕緣之外，FET中的溝槽結構及蕭特基區域類似。而且因為FET溝槽中之摻雜的遮蔽電極410(其功能也類似先前實施例的摻雜襯墊)不會接觸到半導體區域402，所以不會有鉗夾區域414形成於FET溝槽下方。注意，雖然蕭特基溝槽中的閘電極416直接接觸到源/陽極互連404，但是FET溝槽中的閘電極416藉著介電蓋422與源/陽極互連404絕緣。FET區域中的閘電極416因而連接至閘互連(未顯示)。此外，本體區域418及源區域420僅形成於鄰近FET溝槽處，而未形成於鄰近蕭特基溝槽處。
雖然藉著於FET及蕭特基溝槽兩者中的電極間介電體(1ED)426，遮蔽電極及閘電極顯示為彼此絕緣，但是蕭特基區域中的遮蔽電極及閘電極需要被電氣連接在一起以確保於鉗夾區域414及源/陽極互連404之間提供有電流路徑。這可以進一步描述於下的數種不同方式達成。因此，如可見到的，就提供來源摻雜物以形成鉗夾區域而言，蕭特基溝槽中之遮蔽電極410的功能類似於先前實施例中的摻雜襯墊，而且蕭特基溝槽中的閘電極416於鉗夾區域414及源/陽極互連層404之間提供低電阻路徑。
接著第4圖所示的遮蔽閘SynchFET形成之後，如所述的，可以修改用以形成遮蔽閘溝槽FETs的傳統製程技術。於形成半導體區域402中的溝槽412之後，使用已知遮罩技術形成沿著FET溝槽較低側壁及底部延伸及沿著蕭特基溝槽較低側壁延伸但並未沿著蕭特基溝槽底部延伸的遮蔽介電體424。因此，沿著FET溝槽之較低側壁及底部的遮蔽介電體424係連續的，但是沿著蕭特基溝槽底部的遮蔽介電體424係不連續的。摻雜的遮蔽電極(如p-摻雜的聚矽)然後使用傳統方法形成於較低溝槽部分。由於遮蔽介電體424沿著蕭特基溝槽底部係不連續，蕭特基溝槽中的遮蔽電極410可直接接觸到半導體區域402。藉著使用溫度循環使遮蔽電極摻雜物向外擴散進入半導體區域402中，鉗夾區域414可然後形成於蕭特基溝槽下方的半導體區域402中。溫度循環可以與其他整體製程中的必要溫度循環獨立地實施，或者藉由依賴稍後製程步驟中實施的溫度循環可以得到向外擴散。
接著，電極間介電層426形成於各個溝槽中之遮蔽電極410的上方。在蕭特基區域中而不是在FET區域中，遮蔽電極及閘電極必須被電氣連接在一起的實施例中，蕭特基溝槽中的遮蔽電極及閘電極延伸直到表面且沿著一第三位向(如進入紙張的位向)彼此相互接觸。另一個可能性係僅於蕭特基溝槽的lED426中形成開口及然後經由該開口於兩電極間形成接觸。再另一個可能性係於形成lED426時，可以遮罩蕭特基溝槽，使得lED426不會形成於蕭特基溝槽中，因此讓蕭特基溝槽中的閘及遮蔽電極彼此直接接觸。傳統的遮罩技術可被用以確保蕭特基區域中(而非FET區域中)的遮蔽電極及閘電極互相接觸。然而，在想要偏壓FET的遮蔽電極至閘電位(而非至源電位)的實施例中，於形成閘及遮蔽電極間的接觸之時，不需要遮罩。本體區域418、源區域420及介電蓋422可使用傳統技術而僅形成於FET區域中。注意，FET溝槽中的閘電極416，若想要的話，可以被凹入。
雖然此處顯示及描述數個特別的實施例，本發明實施例並不限於此。例如，依據本發明實施例，摻雜襯墊110可包括矽且可由磊晶沉積製程或選擇性的磊晶沉積製程(SEG)形成。磊晶層可以原位或植入摻雜。或者，摻雜襯墊110可包括不是矽的導電材料，其具有得擴散進入半導體區域的摻雜物。於再一實施例中，摻雜襯墊110可包括摻雜物擴散入半導體區域102之後移除的摻雜介電層，如此電氣接觸可被製造於導體104及矽區域114之間。此外，填充材料116可包括導電或非導電材料。例如，填充材料116可包括金屬或介電質。於一些實施例中，包括氧化物之層可使摻雜襯墊110與填充材料116分隔。通常，不論矽區域114如何形成，必須制定規則以確保導體104及矽區域114之間電氣接觸，如此突崩電流於突崩崩潰的狀況下可以流過溝槽。
而且，雖然本發明於內文中描述包括TMBS整流器的結構，但是本發明不限於此。該種使用摻雜襯墊以作為形成直接位於各個溝槽下方之PN接點的摻雜物來源的技術可用於其他整流器或其他類型的半導體結構與裝置中，這些半導體結構與裝置均可由沿著溝槽底部形成此種PN接點而獲得好處。
應該了解的是，顯示及描述之結構的摻雜極性可以反轉及/或各種元素的摻雜濃度可以改變而未脫離本發明。而且，雖然上述的各種實施例係於傳統矽中實施，這些實施例及其等明顯的變異也可實施於碳化矽、砷化鎵、氮化鎵、鑽石或其他半導體材料。再者，一或多個本發明實施例之特徵可與其他本發明實施例之一或多個特徵結合而未脫離本發明的範圍。
所以，本發明的範圍並非藉由參考上面的描述而決定，相反地，而是應該參考申請專利範圍以及其等完全之均等範圍而決定。
100．．．基材
102．．．半導體區域
104．．．導體
108．．．介電層
110．．．摻雜襯墊
112．．．溝槽
114．．．P型矽區域
116．．．填充材料
220．．．硬質遮罩層
300．．．基材
302．．．半導體區域
304．．．源/陽極互連
308．．．介電層
310．．．襯墊
314．．．鉗夾區域
316．．．填充材料
318．．．本體區
320．．．源區域
322．．．介電蓋
400．．．基材
402．．．半導體區域
404．．．源/陽極互連
410．．．遮蔽電極
412．．．溝槽
414．．．鉗夾區域
416．．．閘電極
418．．．本體區域
420．．．源區域
422．．．介電蓋
424．．．遮蔽介電體
426．．．電極間介電層
第1圖顯示依據本發明實施例之具有PN接點鉗夾之TMBS整流器結構的簡化橫截面圖；
第2A-2F圖顯示依據本發明實施例之用於形成具有PN接點鉗夾之TMBS整流器製程之各個步驟的簡化橫截面圖；
第3圖顯示依據本發明另一實施例之單石整合之溝槽閘MOSFET及具有PN接點鉗夾之TMBS整流器結構的簡化橫截面圖；及
第4圖顯示依據本發明另一實施例之單石整合的遮蔽閘溝槽MOSFET及具有PN接點鉗夾之遮蔽TMBS整流器結構的簡化橫截面圖。
100．．．基材
102．．．半導體區域
104．．．導體
108．．．介電層
110．．．摻雜襯墊
112．．．溝槽
114．．．P型矽區域
116．．．填充材料

Claims (39)

  1. 一種包括整流器的結構，該結構包括：一第一導電型的半導體區域；延伸進入該半導體區域的溝槽；內襯各個溝槽之相對側壁但沿著各個溝槽之底部係不連續的一介電層；沿著該各個溝槽之底部延伸並與該半導體區域形成一PN接點的一第二導電型的矽區域，其中該第二導電型與該第一導電型相反；內襯該各個溝槽底部並且內襯該介電層之至少一部份的一摻雜襯墊，該摻雜襯墊在該各個溝槽底部與該矽區域直接接觸；填充各個溝槽的一填充材料；及延伸於該半導體區域上方及與該摻雜襯墊直接接觸的一互連層，其中該互連層接觸相鄰溝槽之間之半導體區域的台面表面以形成介於其間的蕭特基(Schottky)接觸。
  2. 如申請專利範圍第1項的結構，更包括使該摻雜襯墊與該填充材料分隔的一氧化層。
  3. 如申請專利範圍第1項的結構，其中該摻雜襯墊包括磊晶生長的矽。
  4. 如申請專利範圍第1項的結構，其中該摻雜襯墊包括聚矽。
  5. 如申請專利範圍第1項的結構，其中該填充材料包括聚矽。
  6. 如申請專利範圍第1項的結構，其中該半導體區域包括延伸於基材上方的一磊晶層，該基材較該磊晶層具有較高的摻雜濃度。
  7. 如申請專利範圍第6項的結構，其中該溝槽延伸進入並終止於該磊晶層內。
  8. 如申請專利範圍第6項的結構，其中該溝槽延伸通過該磊晶層並終止於該基材內。
  9. 如申請專利範圍第1項的結構，其中該整流器包括一或多個蕭特基區域，及該結構更包括一或多個FET區域，其中於該一或多個FET區域中，該介電層內襯各個溝槽的相對側壁及底部，及該摻雜襯墊內襯該介電層，該摻雜襯墊藉由該介電層與該半導體區域隔離。
  10. 如申請專利範圍第9項的結構，更包括：於該一或多個FET區域中：該半導體區域中之第二導電型的一本體區域；及相鄰各個溝槽之該本體區域中的第一導電型的源區域，其中於該一或多個FET區域中，該互連層接觸該源區域及藉由一介電蓋與該摻雜襯墊隔離。
  11. 一種包括整流器的結構，該結構包括：一第一導電型的半導體區域；延伸進入該半導體區域的溝槽；內襯各個溝槽之較低側壁但沿著各個溝槽之底部係不連續的一介電層；沿著該各個溝槽底部延伸並與該半導體區域形成一PN 接點的一第二導電型的矽區域，其中該第二導電型與該第一導電型相反；於各個溝槽之底部部分中的一遮蔽電極，該遮蔽電極與該矽區域直接接觸；該遮蔽電極上方的一閘電極；及延伸於該半導體區域上方及與該遮蔽電極電氣接觸的一互連層，其中該互連層接觸相鄰溝槽之間之該半導體區域的台面表面以形成介於其間的蕭特基(Schottky)接觸。
  12. 如申請專利範圍第11項的結構，更包括：延伸於該遮蔽電極及該閘電極之間的一電極間介電體。
  13. 如申請專利範圍第11項的結構，其中該遮蔽電極直接接觸該閘電極。
  14. 如申請專利範圍第11項的結構，其中該閘電極電氣接觸該互連層。
  15. 如申請專利範圍第11項的結構，其中沿著各個溝槽較低側壁之該介電層的厚度大於沿著各個溝槽較高側壁之該介電層的厚度。
  16. 如申請專利範圍第11項的結構，其中該整流器包括一或多個蕭特基區域，及該結構更包括一或多個FET區域，其中於該一或多個FET區域中，該介電層內襯該相對側壁及該各個溝槽底部，及該遮蔽電極藉由該介電層與該半導體區域隔離。
  17. 如申請專利範圍第16項的結構，更包括：於該一或多個FET區域中： 該半導體區域中之一該第二導電型的本體區域；及相鄰各個溝槽之該本體區域中之該第一導電型的源區域，其中於該一或多個FET區域中，該互連層接觸該源區域及藉由一介電蓋與該閘電極隔離。
  18. 一種形成包括整流器之結構的方法，該方法包括：於一半導體區域中形成數個溝槽，該半導體區域係第一導電型；形成內襯各個溝槽之相對側壁但沿著各個溝槽之底部係不連續的一介電層；於各個溝槽中形成一摻雜材料，該摻雜材料包括第二導電型的摻雜物，其中該摻雜材料與沿著該各個溝槽之底部的半導體區域直接接觸並且垂直地內襯該介電質之至少一部分，該第二導電型與該第一導電型相反；及從該摻雜材料沿著該各個溝槽的底部擴散摻雜物進入該半導體區域，該擴散的摻雜物於沿著該各個溝槽之底部的半導體區域中形成一摻雜區域，該摻雜區域與該半導體區域形成一PN接點。
  19. 如申請專利範圍第18項的方法，其中從該摻雜材料擴散部分的摻雜物進入該半導體區域包括使該摻雜材料暴露於一熱循環。
  20. 如申請專利範圍第18項的方法，其中該摻雜材料包括聚矽，其係使該第二導電型之摻雜物植入該聚矽中而被摻雜。
  21. 如申請專利範圍第18項的方法，其中該摻雜材料包括 該第二導電型之摻雜物原位摻雜的聚矽。
  22. 如申請專利範圍第18項的方法，其中該摻雜材料完全填充該數個溝槽的每一個。
  23. 如申請專利範圍第18項的方法，更包括：從該摻雜材料擴散該摻雜物進入該半導體區域之前，形成於該摻雜材料上方的一填充材料，該填充材料填充各個溝槽的內部部份。
  24. 如申請專利範圍第23項的方法，其中該填充材料包括聚矽。
  25. 如申請專利範圍第18項的方法，更包括：於該半導體區域上方形成一導體層，該導體層與該摻雜材料直接接觸，其中該導體層接觸相鄰各個溝槽之該半導體區域的台面表面以形成蕭特基接觸。
  26. 如申請專利範圍第25項的方法，其中該整流器形成於一或多個蕭特基區域中，及該結構更包括一或多個FET區域，該方法更包括：於該一或多個FET區域中：沿著各個溝槽的相對側壁及底部形成該介電層，該介電層使該摻雜材料與該半導體區域絕緣。
  27. 如申請專利範圍第26項的方法，更包括：於該一或多個FET區域中：於該半導體區域中形成該第二導電型的本體區域；及於相鄰各個溝槽的該本體區域中形成該第一導電型的源區域，其中於該一或多個FET區域中，該導體層接觸該 源區域及藉由一介電蓋與該閘電極絕緣。
  28. 一種形成包括整流器之結構的方法，該方法包括：於一半導體區域中形成數個溝槽，該半導體區域係第一導電型；沿著各個溝槽的相對較低側壁形成一介電層，但該介電層沿著各個溝槽的底部係不連續；於各個溝槽的底部部分中形成一遮蔽電極，該遮蔽電極包括第二導電型的摻雜物，其中該遮蔽電極與沿著該各個溝槽之底部的該半導體區域直接接觸，及該第二導電型與該第一導電型相反；於該遮蔽電極上方形成一閘電極；及從該遮蔽電極擴散一部分的該摻雜物進入沿著該各個溝槽之底部的半導體區域，該擴散的摻雜物於沿著該各個溝槽之底部的半導體區域中形成一摻雜區域，該摻雜區域與該半導體區域形成一PN接點。
  29. 如申請專利範圍第28項的方法，更包括：形成延伸於該遮蔽電極及該閘電極之間的一電極間介電體。
  30. 如申請專利範圍第28項的方法，其中該遮蔽電極直接接觸該閘電極。
  31. 如申請專利範圍第28項的方法，其中沿著各個溝槽之較低側壁之該介電層的厚度大於沿著各個溝槽之較高側壁之該介電層的厚度。
  32. 如申請專利範圍第28項的方法，更包括： 於該半導體區域上方形成一互連層，該互連層直接接觸該閘電極，其中該互連層接觸相鄰各個溝槽之該半導體區域的台面表面以形成蕭特基接觸。
  33. 如申請專利範圍第32項的方法，其中該整流器形成於一或多個蕭特基區域中，及該結構更包括一或多個FET區域，該方法更包括：於該一或多個FET區域中：沿著該各個溝槽的相對側壁及底部形成該介電層，該介電層使該遮蔽電極與該半導體區域絕緣。
  34. 如申請專利範圍第33項的方法，更包括：於該一或多個FET區域中：於該半導體區域中形成該第二導電型的本體區域；及於相鄰各個溝槽的該本體區域中形成該第一導電型的源區域，其中於該一或多個FET區域中，該互連層接觸該源區域及藉由一介電蓋與該閘電極絕緣。
  35. 如申請專利範圍第28項的方法，其中該閘電極電氣接觸一互連層。
  36. 一種形成包括整流器之結構的方法，該方法包括：藉由圖案化一硬質遮罩層及蝕刻一半導體區域而於該半導體區域中形成溝槽，該半導體區域係第一導電型；沿著各個溝槽之相對側壁及底部形成一介電層；移除沿著該各個溝槽底部延伸之介電層的一部分以暴露沿著該各個溝槽底部的半導體區域；以導電襯墊內襯各個溝槽中的介電層，該導電襯墊更進 一步內襯各個溝槽的底部以直接接觸該沿著各個溝槽之底部的半導體區域；植入第二導電型的摻雜物於該導電襯墊中，其中該第二導電型與該第一導電型相反；沉積一填充材料以填充該溝槽；及從該導電襯墊擴散摻雜物進入沿著該溝槽底部的半導體區域中，該摻雜物於該半導體區域中形成一摻雜區域，該摻雜區域與該半導體區域形成一PN接點。
  37. 如申請專利範圍第36項的方法，更包括：移除該硬質遮罩層；及於該半導體區域上方形成一互連層，該互連層與該襯墊直接接觸並接觸相鄰溝槽之間之半導體區域的表面區域以於其間形成蕭特基接觸。
  38. 如申請專利範圍第36項的方法，其中該襯墊包括聚矽。
  39. 如申請專利範圍第36項的方法，其中該填充材料包括聚矽。
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