CN111384174A - 沟槽型mos场效应晶体管及方法、电子设备 - Google Patents
沟槽型mos场效应晶体管及方法、电子设备 Download PDFInfo
- Publication number
- CN111384174A CN111384174A CN201811640961.3A CN201811640961A CN111384174A CN 111384174 A CN111384174 A CN 111384174A CN 201811640961 A CN201811640961 A CN 201811640961A CN 111384174 A CN111384174 A CN 111384174A
- Authority
- CN
- China
- Prior art keywords
- layer
- epitaxial layer
- region
- metal layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims abstract description 95
- 239000002184 metal Substances 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 230000004888 barrier function Effects 0.000 claims abstract description 39
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000036961 partial effect Effects 0.000 claims description 2
- 230000002441 reversible effect Effects 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 151
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 11
- 229910010271 silicon carbide Inorganic materials 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明公开了沟槽型MOS场效应晶体管及方法、电子设备。该场效应晶体管包括：第一电极金属层、半导体衬底层以及外延层，多个沟槽位于所述外延层远离所述半导体衬底层一侧的表面上，沟槽中设置有栅绝缘层以及栅极；阱区，所述阱区位于相邻的两个所述沟槽之间，所述阱区中具有源/漏极区；绝缘介质层；势垒金属层，所述势垒金属层设置在所述绝缘介质层远离所述半导体衬底的一侧，并在所述沟槽的两侧分别形成欧姆接触和肖特基接触；和第二电极金属层。由此该沟槽型MOSFET在反向承受偏压时，也可具有较好的耐压能力，器件具有较小的反向漏电流。
Description
技术领域
本发明涉及电子领域，具体地，涉及沟槽型MOS场效应晶体管及方法、电子设备。
背景技术
沟槽型金属氧化物薄膜晶体管(MOSFET)，由于具有比平面栅结构更小的导通电阻，因此受到了广泛的关注。基于碳化硅的MOSFET击穿临界电场差不多是基于硅材料的MOSFET的10倍，且碳化硅MOSFET与高压硅IGBT器件相比，具有更高的带宽，更低的损耗以及更高的工作温度。在很多应用中，碳化硅MOSFET需要反并联搭配一个续流二极管使用。
然而，目前的沟槽型MOS场效应晶体管及方法、电子设备仍有待改进。
发明内容
本发明是基于发明人对于以下事实和问题的发现和认识作出的：
目前搭配续流二极管的金属氧化物薄膜晶体管，如采用硅二极管或者是碳化硅二极管，则普遍存在需要增加封装模块的体积的问题，从而增加封装端以及应用系统端的成本；同时，封装打线反并联的连接方式，也会增加寄生电感和寄生电阻，进而影响模块的性能。此外，并联硅二极管的使用，还将降低模块的工作温度范围，不利于基于SiC的MOSFET发挥优势。虽然这一问题可以通过将肖特基二极管与碳化硅MOSFET反并联集成到一个器件中得到一定程度的缓解，但该类型的碳化硅MOSFET，又普遍存在漏电流偏大的问题。
本发明旨在至少一定程度上缓解或解决上述提及问题中至少一个。
为此，在本发明的一个方面，本发明提出了一种沟槽型MOS场效应晶体管。该沟槽型 MOS场效应晶体管包括：依次层叠设置的第一电极金属层、半导体衬底层以及外延层；多个沟槽，多个所述沟槽位于所述外延层远离所述半导体衬底层一侧的表面上，所述沟槽中设置有栅绝缘层以及栅极；阱区，所述阱区位于相邻的两个所述沟槽之间，所述阱区中具有靠近所述沟槽的侧壁设置的源/漏极区；绝缘介质层，所述绝缘介质层位于所述沟槽远离所述外延层的一侧，并覆盖所述栅极以及所述源/漏极区的一部分；势垒金属层，所述势垒金属层设置在所述绝缘介质层远离所述半导体衬底的一侧，并在一个所述沟槽的两侧分别形成欧姆接触和肖特基接触；第二电极金属层，所述第二电极金属层位于所述势垒金属层远离所述外延层的一侧。由此，可以在该沟槽型MOSFET中集成一个反并联的MOSFET 和肖特基二极管(由势垒金属层和与其接触的外延层构成肖特基接触)。在反向承受偏压时，两个沟槽能够将肖特基二极管区域全部耗尽，保障了器件的耐压能力，也使得器件具有较小的反向漏电流。同时，该器件中的肖特基二极管正向导通时，延续了平面肖特基二极管的较低正向导通压降的特性，因而在应用端的续流阶段可以具有较低的损耗。
在本发明的另一方面，本发明提出了一种制备沟槽型MOS场效应晶体管的方法。该方法包括：提供半导体衬底；在所述半导体衬底上形成外延层；对所述外延层远离所述半导体衬底的一侧的部分区域进行掺杂，以形成多个间隔设置的阱区，并在所述阱区中形成源/漏极区；在所述阱区和所述外延层的交界处，刻蚀形成延伸至所述外延层的多个沟槽；在所述沟槽中依次形成栅绝缘层以及栅极；形成绝缘介质层，所述绝缘介质层设置在所述沟槽远离所述外延层的一侧，并覆盖所述栅极以及所述源/漏极区的一部分；形成势垒金属层，所述势垒金属层设置在所述绝缘介质层远离所述半导体衬底的一侧，并在一个所述沟槽的两侧分别形成欧姆接触和肖特基接触；形成第二电极金属层，所述第二电极金属层设置在所述势垒金属层远离所述沟槽的一侧；以及在所述半导体衬底远离所述外延层的一侧形成第一电极金属层。该方法可以较为简便的形成集成有反并联的MOSFET和肖特基二极管(由势垒金属层和与其接触的外延层构成肖特基接触)的器件，在反向承受偏压时，两个沟槽能够将肖特基二极管区域全部耗尽，保障了器件的耐压能力，也使得器件具有较小的反向漏电流。同时，该器件中的肖特基二极管正向导通时，延续了平面肖特基二极管的较低正向导通压降的特性，因而在应用端的续流阶段可以具有较低的损耗。
在本发明的又一方面，本发明提出了一种电子设备。该电子设备包括沟槽型MOS场效应晶体管，所述沟槽型MOS场效应晶体管为前面所述的，或是利用前面所述的方法制备的。由此，该电子设备至少具有耐压能力强、沟槽型MOSFET器件具有较小的反向漏电流、在应用端的续流阶段可以具有较低的损耗等优点。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1显示了根据本发明一个实施例的沟槽型MOS场效应晶体管的结构示意图；
图2显示了改进前方案的一种沟槽型MOS场效应晶体管的结构示意图；
图3显示了改进前方案的另一种沟槽型MOS场效应晶体管的结构示意图；
图4显示了根据本发明一个实施例的制备沟槽型MOS场效应晶体管的部分方法流程示意图；
图5显示了根据本发明一个实施例的制备沟槽型MOS场效应晶体管的部分方法流程示意图；
图6显示了根据本发明一个实施例的制备沟槽型MOS场效应晶体管的部分方法流程示意图；
图7显示了根据本发明一个实施例的制备沟槽型MOS场效应晶体管的部分方法流程示意图；以及
图8显示了根据本发明一个实施例的制备沟槽型MOS场效应晶体管的方法流程示意图。
附图标记说明：
100：半导体衬底；200：外延层；300：阱区；400：源极区；510：栅绝缘层；520：栅极；10：沟槽；11：保护区；610：绝缘介质层；620：第二电极金属层；700：势垒金属层；800：第一电极金属层。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的一个方面，本发明提出了一种沟槽型MOS场效应晶体管。根据本发明的实施例，参考图1，该场效应晶体管包括：半导体衬底层100以及外延层200，半导体衬底层100远离外延层200的一侧，具有第一电极金属层800。外延层200远离半导体衬底100的一侧，具有多个沟槽，沟槽中设置有栅极520和栅绝缘层510。阱区300位于相邻的两个沟槽之间，且阱区300中具有靠近沟槽的侧壁设置的源/漏极区，如图中所示出的源极区400。也即是说，在外延层200顶部，一个沟槽的两侧的区域，分别为阱区300和未经掺杂的外延层200。此外，该沟槽型MOSFET还具有绝缘介质层610，以及势垒金属层700。势垒金属层700设置在绝缘介质层远离所述半导体衬底的一侧，并在沟槽的两侧分别形成欧姆接触(势垒金属层700和有源区接触的区域)和肖特基接触(势垒金属层700和外延层200 接触的区域)。也即是说，在由外延层200和势垒金属层700形成的肖特基接触的两侧，具有两个沟槽。第二电极金属层620，位于势垒金属层700远离所述外延层的一侧。由此，可以在该沟槽型MOSFET中集成一个反并联的MOSFET和肖特基二极管(由势垒金属层和与其接触的外延层构成肖特基接触)。在反向承受偏压时，两个沟槽能够将肖特基二极管区域全部耗尽，保障了器件的耐压能力，也使得器件具有较小的反向漏电流。同时，该器件中的肖特基二极管正向导通时，延续了平面肖特基二极管的较低正向导通压降的特性，因而在应用端的续流阶段可以具有较低的损耗。
需要说明的是，第一电极金属层800和第二电极金属层620，一个为源极金属层，另一个为漏极金属层。源、漏极金属层的位置可以互换，源漏极金属层的位置，是由外延层200以及阱区300、源/漏极区的掺杂类型而确定的。本领域技术人员能够理解的是，在该场效应晶体管中，第一电极金属层800为漏极金属层，第二电极金属层620为源极金属层则源/漏极区为源极区(如图1中示出的源极区400)。类似的，位于阱区300中的源/漏极区也可以为源极区。
为了方便理解，下面首先对该场效应晶体管可具有上述有益效果的原理进行简单说明：
如前所述，在一种现有的集成肖特基二极管的沟槽栅型碳化硅MOSFET(结构如图2所示)，多个构沟槽中的一个沟槽形成MOSFET的栅极，另外一个使用势垒金属层替代栅极氧化层，直接连接到正面金属(即源极金属)上，在沟槽底部形成肖特基接触。该技术方案虽然可以将MOSFET与肖特基二极管反并联集成于一个元胞中，但该沟槽栅型碳化硅 MOSFET结构比较复杂，制造工艺较复杂，同时器件中形成的肖特基二极管是一个平面肖特基二极管，因此在保证肖特基二极管的过流能力的情况下，需要肖特基接触面需要足够的面积，不利于器件的小型化，且该二极管具有漏电流大的问题。另一种集成肖特基二极管的沟槽栅型碳化硅MOSFET的方案如图3所示，该沟槽栅型碳化硅MOSFET在两个阱区(或称为肼区)之间形成肖特基二极管(由漂移区和接触金属构成肖特基接触)，该技术方案虽然结构和制造工艺相对简单，不过该器件两个沟槽之间存在两个P型肼区和一个肖特基区域，其面积比较大，并且两个沟槽不能将沟槽之间完全耗尽，因此形成的肖特基二极管同样存在漏电流大的问题。需要说明的是，图2以及图3中所示出的其他结构(如多晶硅扇极、衬底、源极金属、隔离氧化层等)，可为本领域常用的沟槽型MOSFET中具有的结构，P型或是N型的掺杂类型，或者标注出的轻掺杂或是重掺杂的掺杂方式，均为示意性的，既不能够理解为对改进前方案的特殊说明，也不能够理解为对本发明的MOSFET 中相对应结构的限定。
根据本发明的实施例，参考图1，本发明所提出的沟槽型MOSFET，可以在器件的元胞区域集成一个反并联的MOS型肖特基二极管：在源极金属(第二电极金属层620)下方提供一层势垒金属层700，该势垒金属层700是由经过退火处理的金属层构成的，退火后的势垒金属层可以与外延层200(或称为漂移区)形成肖特基接触，构成肖特基二极管区域。该肖特基接触区域位于两个沟槽之间，沟槽由栅极氧化层和栅极组成；在沟槽的另一侧，为MOSFET的有源区包括阱区300和源极区400，此处器件可以作为MOSFET使用。由此，在反向承受偏压时，两个沟槽能够将肖特基二极管区域全部耗尽，进而可以保障器件的耐压能力：在反向承受偏压时，两个沟槽均为零电位，与衬底之间存在一个电位差，能将沟槽之间区域完全耗尽，使得器件可以具有较小的反向漏电流。此外，该结构正向导通时延续了平面肖特基二极管的较低正向导通压降的特性，因此在应用端的续流阶段可以具有较低的损耗。
根据本发明的实施例，半导体衬底100、外延层200以及源/漏极区(如图1中示出的源极区400)可以具有相同的掺杂类型，阱区300的掺杂类型与半导体衬底100以及外延层200的掺杂类型相反。例如，半导体衬底100以及外延层200、源极区400可以为N型的阱区300可以为P型掺杂的。例如，根据本发明的一个具体实施例，衬底可以为重掺杂的，其上外延形成的外延层200可以为轻掺杂的，源极区400可以为重掺杂的。
还需要说明的是，根据本发明实施例的沟槽型MOS场效应晶体管，还可以具有常规的沟槽型MOS场效应晶体管所具有的结构。例如，半导体衬底层100可以是由碳化硅形成的。外延层的具体厚度、掺杂浓度等参数，可以根据器件具体的应用需求进行设计，例如，外延层200的厚度可以大于6微米。外延层200和阱区300的具体掺杂浓度不受特别限制，本领域技术人员可以根据实际情况进行选择。并且，由于根据本发明实施例的沟槽型MOS 场效应晶体管，并未改变有源区的结构，因此，也可以选择常规的掺杂浓度，从而可以减少制备该沟槽型MOS场效应晶体管时对工艺参数的调整。具体的，外延层的掺杂浓度可以为1014～1017cm-3，阱区的掺杂浓度可以为1016～1019cm-3。
该场效应晶体管的金属电极(第一电极金属层800和第二电极金属层620)的具体材料，可以为本领域常用的源漏极金属，例如，当第一电极金属层800为漏极，第二电极金属层620为源极时，用于形成漏极的第一电极金属层800可以为银，第二电极金属层620 可以为铝。此外，栅极也可以为多晶硅栅。
根据本发明的实施例，为了进一步提高同时沟槽底部的耗尽能力，可以在沟槽底部设置保护层，保护层可为目前设置于沟槽型MOSFET的沟槽栅底部的常规保护层，进而一方面可以起到屏蔽保护栅绝缘层的作用，另一方面，也可以进一步加强对沟槽之间区域的耗尽能力，从而可以进一步降低反向漏电流。根据本发明的具体实施例，保护区可以是通过对靠近沟槽底部的外延层进行离子注入而形成的，保护区的掺杂类型与外延层的掺杂类型相反。保护区的掺杂浓度可以为1016～1021cm-3。具有保护区的沟槽型MOS场效应晶体管的结构可以如图7中的(2)所示出的，在每一个沟槽栅的底部，均设置一个保护区11。
在本发明的另一方面，本发明提出了一种制备沟槽型MOS场效应晶体管的方法。根据本发明的实施例，该方法制备的场效应晶体管，可为前面描述的沟槽型MOS场效应晶体管。具体的，参考图8，该方法包括：
S100：提供半导体衬底，在半导体衬底上形成外延层
根据本发明的实施例，参考图4中的(1)，在该步骤中，提供具有外延层200的半导体衬底100。关于半导体衬底以及外延层的具体结构、材料以及掺杂情况，前面已经进行了详细的描述，在此不再赘述。例如，根据本发明一些具体的实施例，半导体衬底可以为 SiC衬底，外延层的掺杂浓度可以为1014～1017cm-3，厚度可为大于6微米。
S200：对所述外延层远离所述半导体衬底的一侧进行掺杂，以形成阱区
根据本发明的实施例，在该步骤中，参考图4中的(2)，对外延层200远离半导体衬底的一侧进行掺杂，以形成阱区300。具体的，上述掺杂可以是通过对外延层进行离子注入而实现的。根据本发明的一些实施例，外延层可以为N型掺杂的，对外延层的顶部(远离半导体)进行离子注入，形成P型掺杂的阱区300。
S300：在所述阱区中形成源/漏极区
根据本发明的实施例，参考图4中的(3)，在该步骤中，对阱区300远离外延层200的部分区域进行掺杂，以形成源极区400(也可为漏极区)。具体的，可以在阱区300顶部边缘的位置处进行离子注入，形成两个源极区400。例如，可以通过选择区域离子注入，形成重掺杂的(N+)源极区500，源极区的浓度可以在1018cm-3～1022cm-3。本领域技术人员能够理解的是，这一步骤中制备的为MOSFET的有源区，源极区400可通过和后面形成的第二势垒金属层以及源极金属接触，实现MOSFET的功能，且MOSFET可以具有多个阱区，该因此，源极区400可位于每个阱区的顶部的两侧。即：每个阱区中，可形成有两个源极区。
根据本发明的实施例，由于该步骤中形成阱区和形成源极区的过程，均需要对特定区域进行掺杂，因此，离子注入过程中可以采用设置掩膜的方式，保证离子注入的位置。
S400：在所述阱区和所述外延层的交界处，刻蚀形成延伸至所述外延层的多个沟槽
根据本发明的实施例，在该步骤中，通过刻蚀，形成延伸至外延层的多个沟槽。具体的，参考图5中的(1)，沟槽可以是通过以下步骤获得的：首先，在器件沉积阻挡层，阻挡层可以是二氧化硅或者氮化硅形成的，厚度可以为0.1～3微米。随后，通过光刻刻蚀形成沟槽10，沟槽延伸至外延层200中，沟槽10的一个侧壁与阱区300、源极区400相接触，另一边的侧壁与未经掺杂的外延层200相接触。沟槽尺寸可以根据实际情况进行调节，在保证器件性能的前提下，沟槽的尺寸以及相邻两个沟槽的距离，可根据实际情况进行调节：沟槽的两侧，一侧用于实现MOSFET的功能，另一侧用于在后续步骤中实现肖特基接触。因此，相邻两个沟槽之间的距离，只要一侧保证可容纳MOSFET的有源区，另一侧保证形成的肖特基二极管的性能即可。
根据本发明的实施例，为了进一步提高器件的性能，该步骤还可以包括形成沟槽底部的保护区的操作。具体的，参考图5中的(2)，在该步骤中，通过离子注入，在沟槽底部形成保护区11。关于保护区11掺杂类型、掺杂浓度、参数，前面已经进行了详细的描述，在此不再赘述。保护区11可以是通过对沟槽底部的外延层200进行垂直注入而获得的。
S500：在所述沟槽中依次形成栅绝缘层以及栅极
根据本发明的实施例，在该步骤中，在沟槽中形成栅极结构，即：形成栅绝缘层以及栅极。关于栅绝缘层和栅极的具体参数，前面已经进行了详细的描述，在此不再赘述。
根据本发明的一些具体实施例，在该步骤中形成的栅极结构，也可以为多晶硅栅。具体的，如图5中的(3)，可首先在器件的表面生长一层栅极氧化层510，然后淀积掺杂多晶硅层520’，填满沟槽(参考图6中的(1))。最后回刻多晶硅，刻除表面多余的多晶硅和栅极氧化层510即可。形成的结构可以为如图6中的(2)所示出的。
S600：形成绝缘介质层
根据本发明的实施例，在该步骤中，参考图6中的(3)，沉积绝缘介质，并刻蚀绝缘介质的一部分，以形成绝缘介质层610。绝缘介质层610覆盖栅极520，以对栅极进行保护，并覆盖源极区的一部分。
S700：形成势垒金属层
根据本发明的实施例，在该步骤中，参考图7中的(1)，形成势垒金属层700。势垒金属层700和有源区相接处的位置可形成欧姆接触，和外延层200相接触的位置可形成肖特基接触。由此，可以在器件内部形成一个反向并联的肖特基二极管。依靠该肖特基二极管两侧均具有沟槽，两个沟槽能够将肖特基二极管区域全部耗尽，进而可以保障器件的耐压能力：在反向承受偏压时，两个沟槽均为零电位，与衬底之间存在一个电位差，能将沟槽之间区域完全耗尽，使得器件可以具有较小的反向漏电流。
具体的，势垒金属层700，可以是首先沉积金属层，然后进行退火，从而在二极管区域形成肖特基接触的。具体的，沉积的金属可以为Ti、Pt等金属，退火后该势垒金属层700可以与外延层(或漂移区)形成肖特基接触。
S800：形成第一电极金属层和第二电极金属层
根据本发明的实施例，在该步骤中，参考图7中的(2)和(3)，分别形成第一电极金属层800和第二电极金属层700。如前所述，第一电极金属层800和第二电极金属层700 中的一个为源极金属，另一个为漏极金属，源极金属和漏极金属的位置可以互换。根据本发明的实施例，可首先沉积覆盖势垒金属层700的第二电极金属层700，或称为沉积正面金属。随后，在半导体衬底100远离外延层200的一侧，形成第一电极金属层，或称为淀积背面金属。
在本发明的又一方面，本发明提出了一种电子设备。该电子设备包括前面所述的沟槽型MOS场效应晶体管。由此，该电子设备具有前面描述的场效应晶体管所具有的全部特征以及优点，在此不再赘述。总的来说，该电子设备至少具有耐压能力强、沟槽型MOSFET 器件具有较小的反向漏电流、在应用端的续流阶段可以具有较低的损耗等优点
在本发明的描述中，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本说明书的描述中，参考术语“一个实施例”、“另一个实施例”等的描述意指结合该实施例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。另外，需要说明的是，本说明书中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (14)
1.一种沟槽型MOS场效应晶体管，其特征在于，包括：
依次层叠设置的第一电极金属层、半导体衬底层以及外延层；
多个沟槽，多个所述沟槽位于所述外延层远离所述半导体衬底层一侧的表面上，所述沟槽中设置有栅绝缘层以及栅极；
阱区，所述阱区位于相邻的两个所述沟槽之间，所述阱区中具有靠近所述沟槽的侧壁设置的源/漏极区；
绝缘介质层，所述绝缘介质层位于所述沟槽远离所述外延层的一侧，并覆盖所述栅极以及所述源/漏极区的一部分；
势垒金属层，所述势垒金属层设置在所述绝缘介质层远离所述半导体衬底的一侧，并在所述沟槽的两侧分别形成欧姆接触和肖特基接触；
第二电极金属层，所述第二电极金属层位于所述势垒金属层远离所述外延层的一侧。
2.根据权利要求1所述的沟槽型MOS场效应晶体管，其特征在于，所述半导体衬底层是由SiC形成的，所述外延层的厚度大于6微米。
3.根据权利要求1所述的沟槽型MOS场效应晶体管，其特征在于，所述外延层和所述阱区具有相反的掺杂类型，
任选地，所述外延层的掺杂浓度为1014～1017cm-3；
任选地，所述阱区的掺杂浓度为1016～1019cm-3。
4.根据权利要求1所述的沟槽型MOS场效应晶体管，其特征在于，进一步包括：设置于所述沟槽底部的保护区。
5.根据权利要求4所述的沟槽型MOS场效应晶体管，其特征在于，所述保护区是通过对靠近所述沟槽底部的所述外延层进行离子注入而形成的，所述保护区的掺杂类型与外延层的掺杂类型相反。
6.根据权利要求5所述的沟槽型MOS场效应晶体管，其特征在于，所述保护区的掺杂浓度为1016～1021cm-3。
7.一种制备沟槽型MOS场效应晶体管的方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成外延层；
对所述外延层远离所述半导体衬底的一侧的部分区域进行掺杂，以形成阱区，并在所述阱区中形成源/漏极区；
在所述阱区和所述外延层的交界处，刻蚀形成延伸至所述外延层的多个沟槽；
在所述沟槽中依次形成栅绝缘层以及栅极；
形成绝缘介质层，所述绝缘介质层设置在所述沟槽远离所述外延层的一侧，并覆盖所述栅极以及所述源/漏极区的一部分；
形成势垒金属层，所述势垒金属层设置在所述绝缘介质层远离所述半导体衬底的一侧，并在所述沟槽的两侧分别形成欧姆接触和肖特基接触；
形成第二电极金属层，所述第二电极金属层设置在所述势垒金属层远离所述沟槽的一侧；以及
在所述半导体衬底远离所述外延层的一侧形成第一电极金属层。
8.根据权利要求7所述的方法，其特征在于，所述半导体衬底为SiC衬底，所述外延层的厚度为大于6微米。
9.根据权利要求7所述的方法，其特征在于，所述阱区是通过对所述外延层进行离子注入而形成的，所述外延层和所述阱区具有相反的掺杂类型，
任选地，所述外延层的掺杂浓度为1014～1017cm-3；
任选地，所述阱区的掺杂浓度为1016～1019cm-3。
10.根据权利要求7所述的方法，其特征在于，形成所述沟槽之后，形成所述栅极氧化层之前，进一步包括：对所述沟槽底部的所述外延层进行离子注入，以形成保护区。
11.根据权利要求10所述的方法，其特征在于，所述离子注入为垂直离子注入，所述保护区的掺杂类型与外延层的掺杂类型相反。
12.根据权利要求11所述的方法，其特征在于，所述保护区的掺杂浓度为1016～1021cm-3。
13.根据权利要求7所述的方法，其特征在于，形成所述势垒金属层包括沉积金属以及进行退火的步骤。
14.一种电子设备，其特征在于，包括沟槽型MOS场效应晶体管，所述沟槽型MOS场效应晶体管为权利要求1-6任一项所述的，或是利用权利要求7-13任一项所述的方法制备的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811640961.3A CN111384174A (zh) | 2018-12-29 | 2018-12-29 | 沟槽型mos场效应晶体管及方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811640961.3A CN111384174A (zh) | 2018-12-29 | 2018-12-29 | 沟槽型mos场效应晶体管及方法、电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111384174A true CN111384174A (zh) | 2020-07-07 |
Family
ID=71216071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811640961.3A Pending CN111384174A (zh) | 2018-12-29 | 2018-12-29 | 沟槽型mos场效应晶体管及方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111384174A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410307A (zh) * | 2021-04-16 | 2021-09-17 | 深圳真茂佳半导体有限公司 | 场效晶体管结构及其制造方法、芯片装置 |
| CN113437153A (zh) * | 2021-06-23 | 2021-09-24 | 深圳真茂佳半导体有限公司 | 多槽间嵌埋柵极的场效晶体管结构及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080355A1 (en) * | 2001-10-26 | 2003-05-01 | Hitachi, Ltd. | Semiconductor device |
| US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| JP2006210392A (ja) * | 2005-01-25 | 2006-08-10 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| CN101645448A (zh) * | 2008-08-06 | 2010-02-10 | 飞兆半导体公司 | 用于在沟槽下形成pn嵌位区的结构和方法 |
| JP2012089702A (ja) * | 2010-10-20 | 2012-05-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| CN102473725A (zh) * | 2009-08-05 | 2012-05-23 | 罗伯特·博世有限公司 | 带有集成tjbs二极管的场效应晶体管 |
-
2018
- 2018-12-29 CN CN201811640961.3A patent/CN111384174A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030080355A1 (en) * | 2001-10-26 | 2003-05-01 | Hitachi, Ltd. | Semiconductor device |
| US20050199918A1 (en) * | 2004-03-15 | 2005-09-15 | Daniel Calafut | Optimized trench power MOSFET with integrated schottky diode |
| JP2006210392A (ja) * | 2005-01-25 | 2006-08-10 | Toyota Motor Corp | 半導体装置およびその製造方法 |
| CN101645448A (zh) * | 2008-08-06 | 2010-02-10 | 飞兆半导体公司 | 用于在沟槽下形成pn嵌位区的结构和方法 |
| CN102473725A (zh) * | 2009-08-05 | 2012-05-23 | 罗伯特·博世有限公司 | 带有集成tjbs二极管的场效应晶体管 |
| JP2012089702A (ja) * | 2010-10-20 | 2012-05-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410307A (zh) * | 2021-04-16 | 2021-09-17 | 深圳真茂佳半导体有限公司 | 场效晶体管结构及其制造方法、芯片装置 |
| CN113437153A (zh) * | 2021-06-23 | 2021-09-24 | 深圳真茂佳半导体有限公司 | 多槽间嵌埋柵极的场效晶体管结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10217858B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US9059284B2 (en) | Semiconductor device | |
| US20180350968A1 (en) | Semiconductor Device with Trench Gate Structure Including a Gate Electrode and a Contact Structure for a Diode Region | |
| US8168498B2 (en) | Insulated gate type semiconductor device and method for fabricating the same | |
| US6855970B2 (en) | High-breakdown-voltage semiconductor device | |
| US7834376B2 (en) | Power semiconductor switch | |
| US20180308975A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| TW201242034A (en) | New approach to integrate schottky in MOSFET | |
| US10439060B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP2019071313A (ja) | 半導体装置 | |
| JP7176239B2 (ja) | 半導体装置 | |
| US9406743B2 (en) | Semiconductor device with counter doped layer | |
| JP2019003968A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5646044B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN108281351B (zh) | 用于制造竖直半导体器件的方法和竖直半导体器件 | |
| JP2019102554A (ja) | 半導体装置 | |
| CN112201690A (zh) | Mosfet晶体管 | |
| CN112259598A (zh) | 一种沟槽型mosfet器件及其制备方法 | |
| CN115064582A (zh) | 横向双扩散场效应晶体管、制作方法、芯片及电路 | |
| CN111384174A (zh) | 沟槽型mos场效应晶体管及方法、电子设备 | |
| KR102088181B1 (ko) | 반도체 트랜지스터 및 그 제조 방법 | |
| CN210006740U (zh) | 功率器件和电子设备 | |
| WO2015111177A1 (ja) | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 | |
| JP2019102556A (ja) | 半導体装置および半導体装置の製造方法 | |
| CN116230549B (zh) | 集成低势垒二极管的沟槽型绝缘栅场效应管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Applicant after: BYD Semiconductor Co.,Ltd. Address before: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Applicant before: SHENZHEN BYD MICROELECTRONICS Co.,Ltd. Address after: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Applicant after: BYD Semiconductor Co.,Ltd. Address before: 518119 No.1 Yan'an Road, Kuiyong street, Dapeng New District, Shenzhen City, Guangdong Province Applicant before: BYD Semiconductor Co.,Ltd. |
|
| CB02 | Change of applicant information |