KR101675779B1 - 우물 영역을 포함하는 전자 장치 - Google Patents

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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

집적 회로를 포함하는 전자 장치는, 매몰 전도 영역과, 매몰 전도 영역 위에 놓이는 반도체층과, 반도체층을 통과해 뻗어 있고 매몰 전도 영역에 전기적으로 연결되는 수직 전도성 구조물을 포함할 수 있다. 집적 회로는, 매몰 전도 영역과 반대되는 전도성 유형을 가지고, 반도체층의 주표면보다 그 반대쪽 표면에 더 가깝게 놓이며 매몰 전도 영역에 전기적으로 연결되는 도핑 구조물을 추가로 포함할 수 있다. 또한 집적 회로는 반도체층의 부분을 포함하는 우물 영역을 포함할 수 있고, 여기서, 반도체층의 부분은 도핑 구조물 위에 놓이며, 도핑 구조물에 비해 더 낮은 도펀트 농도를 가진다. 또 다른 실시예에서, 도핑 구조물은 매몰 전도 영역과 이격되어 있을 수 있다.

Description

우물 영역을 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING A WELL REGION}
본 발명은 전자 장치 및 상기 전자 장치를 형성하는 공정에 관한 것이며, 더욱 상세하게는, 고립 우물 영역(insolated well region)을 포함하는 전자 장치 및 상기 전자 장치를 형성하는 공정에 관한 것이다.
금속 산화물 전계 효과 트랜지스터(MOSFET)는 일반적인 유형의 전력 스위칭 장치이다. MOSFET은 소스 영역(source region), 드레인 영역(drain region), 소스 영역과 드레인 영역 사이에 뻗어있는 채널 영역, 및 채널 영역에 인접하여 제공되는 게이트 구조(gate structure)를 포함한다. 게이트 구조는 채널 영역에 인접하면서, 얇은 유전층에 의해 채널 영역과 분리되어 위치되는 게이트 전극층(gate electrode layer)을 포함한다.
MOSFET이 온-상태(on state)에 있을 때, 게이트 구조에 전압이 인가되어 소스와 드레인 영역 사이에 전도 채널 영역(conduction channel region)을 형성하며, 이로 인해서 장치에 전류가 흐를 수 있다. 오프-상태(off state)에서, 게이트 구조에 인가되는 임의의 전압이 충분히 낮아 전도 채널이 형성되지 않으며, 따라서 전류 흐름이 발생하지 않는다. 오프-상태인 동안 장치는 소스와 드레인 영역 사이의 높은 전압을 지원해야 한다.
특정 이용에서, 서로 다른 두 전압 사이를 스위칭하는 출력을 발생시키기 위하여 한 쌍의 전력 트랜지스터가 이용될 수 있다. 상기 출력은 하이사이드 전력 트랜지스터(high-side power transistor)의 소스에, 로우사이드 전력 트랜지스터(low-side power transistor)의 드레인에 연결될 수 있다. 하이사이드 전력 트랜지스터가 활성화될 때, 출력은 하이사이드 전력 트랜지스터의 드레인의 전압에 대응하는 전압에 있을 것이며, 로우사이드 전력 트랜지스터가 활성화될 때, 출력은 로우사이드 전력 트랜지스터의 소스에 대응하는 전압에 있을 것이다. 특정 실시예에서, 하이사이드 전력 트랜지스터와 로우사이드 전력 트랜지스터는 통상적으로 본딩된 와이어 또는 그 밖의 다른 유사한 인터커넥트(interconnect)에 의해 상호 연결되는 별개의 다이 상의 개별소자 트랜지스터이다. 더욱이, 두 전력 트랜지스터에 대한 제어 회로소자 또한 별개의 다이 상에 있다. 인터커넥트는 하이사이드 및 로우사이드 전력 트랜지스터를 포함한 전자 장치에 대한 불필요한 기생 특성들을 증가시킨다.
실시예가 예로서 도시되며, 첨부된 도면에 도시된 바에 제한되지 않는다.
도 1은 매몰 전도 영역(buried conductive region), 반도체층, 매몰 도핑 영역(buried doped region)을 포함하는 작업부재의 횡단면도를 도시한다.
도 2는 또 다른 반도체층 및 그 밖의 다른 매몰 도핑 영역을 형성한 이후의 도 1의 작업부재의 횡단면도를 도시한다.
도 3은 복합 반도체층의 형성을 완성하기 위해 또 다른 반도체층을 형성한 이후의 도 2의 작업부재의 횡단면도를 도시한다.
도 4는 주입 차단층(implant screen layer)과 반도체층 내의 수직 도핑 부분을 형성한 이후의 도 3의 작업부재의 횡단면도를 도시한다.
도 5는 패드층, 저지층(stopping layer), 또 다른 마스크층(another masking layer), 및 반도체층 내의 수직 도핑 영역(vertical doped region)을 형성한 이후의 도 4의 작업부재의 횡단면도를 도시한다.
도 6은 희생 측벽 스페이서(sacrificial sidewall spacer), 반도체층을 통과해 뻗어있는 트렌치(trench), 및 절연 측벽 스페이서(insulating sidewall spacer)를 형성한 이후의 도 5의 작업부재의 횡단면도를 도시한다.
도 7은 전도성 구조물(conductive structure)을 형성한 이후의 도 6의 작업부재의 횡단면도를 도시한다.
도 8은 전도성 플러그(conductive plug)를 형성한 이후의 도 7의 작업부재의 횡단면도를 도시한다.
도 9는 절연층 및 패턴화된 전도층(patterned conductive layer)을 형성한 이후의 도 8의 작업부재의 횡단면도를 도시한다.
도 10은 하이사이드 전력 트랜지스터 및 로우사이드 전력 트랜지스터를 형성한 이후의 도 9의 작업부재의 횡단면도를 도시한다.
도 11 내지 15는 도 1 내지 9에 관하여 기술된 바와 같이 일 이상의 섹션 내의 예시적 전자적 구성요소를 형성한 이후의 도 9의 작업부재의 횡단면도를 도시한다.
도 16은 대안적 실시예를 따라 반도체층 및 반도체층 내의 도핑 영역을 형성한 이후의 도 1의 작업부재의 횡단면도를 도시한다.
도 17은 대안적 실시예를 따라 트렌치, 전도성 구조물, 및 전도성 플러그를 형성한 이후의 도 4의 작업부재의 횡단면도를 도시한다.
도 18은 대안적 실시예를 따라 트렌치, 도핑 반도체 스페이서(doped semiconductor spacer), 절연 측벽 스페이서, 및 전도성 구조물을 형성한 이후의 도 4의 작업부재의 횡단면도를 도시한다.
도 19는 대안적 실시예를 따라 트렌치 및 절연 측벽 스페이서를 형성한 이후의 도 4의 작업부재의 횡단면도를 도시한다.
도 20은 대안적 실시예를 따라 트렌치를 뻗게 하고, 전도성 구조물 및 전도성 플러그를 형성한 이후의 도 18의 작업부재의 횡단면도를 도시한다.
해당업계 종사자라면 도면의 요소가 간결성과 명확성을 위해 도시된 것이고 반드시 비율-조정된 것이 아님을 이해할 것이다. 예를 들어, 일부 요소는 본 발명 실시예의 이해도를 향상시키기 위하여 그 밖의 다른 요소와 비교해 과장되었다.
도면과 조합되어 이하의 설명이 본원에 개시된 내용의 이해를 돕기 위해 제공되었다. 이하의 설명은 본 발명 내용의 특정 구현예와 실시예에 초점을 맞출 것이다. 이는 본 발명 내용의 설명을 돕기 위한 것이며, 발명 내용의 범위나 적용 가능성을 제한하기 위한 것으로 이해되어서는 안 된다. 응용을 위하여 그 밖의 다른 내용도 물론 이용될 수 있다.
본원에서 사용될 때, 영역 또는 구조와 관련된 "수평 배향적"및 "수직 배향적"이라는 용어는 이러한 영역 또는 구조를 통해 흐르는 전류의 주요 방향을 언급하는 것이다. 더욱 상세히 말하면, 전류가 영역 또는 구조를 통해 수직 방향, 수평 방향, 또는 수직 및 수평 방향의 조합으로 흐를 수 있다. 전류가 영역 또는 구조를 통해 수직 방향 또는 방향들의 조합으로 흐르고, 여기서 수직적 요소가 수평적 요소보다 큰 경우, 이러한 영역 또는 구조는 수직 배향적이라고 언급될 것이다. 이와 유사하게, 전류가 영역 또는 구조를 통해 수평 방향 또는 방향들의 조합으로 흐르고, 여기서 수평적 요소가 수직적 요소보다 큰 경우, 이러한 영역 또는 구조는 수직 배향적이라고 언급될 것이다.
"정상 동작" 및 "정상 동작 상태"라는 용어는 전자적 구성요소 또는 장치가 동작하도록 설계된 상태를 일컫는다. 이러한 상태는 전압, 전류, 커패시턴스, 저항 또는 그 밖의 다른 전기적 파라미터에 관한 데이터 시트 또는 그 밖의 다른 정보로부터 획득될 수 있다. 따라서, 정상 동작은 설계 제한을 훨씬 능가하는 전기적 요소나 장치의 동작은 포함하지 않는다.
"포함", "포함하는", "구비한" 등의 용어는 비배타적인 포함을 커버하도록 의도된 것이다. 예를 들어, 특징 목록을 포함하는 방법, 제품, 또는 장치가 반드시 그 특징에만 제한되는 것이 아니며, 목록에 나타나지 않은 그 밖의 다른 특징, 또는 방법, 제품 또는 장치 고유의 특징도 포함할 수 있다. 또한, "또는"은 '포함적-또는'을 의미하는 것이지, '배타적-또는'을 의미하는 것이 아니다. 가령, 조건 A 또는 B는 이하의 경우 중 임의의 한 경우를 의미한다. 즉, A는 진실(또는, 존재함) 및 B는 거짓(또는, 존재하지 않음), A는 거짓(또는, 존재하지 않음) 및 B는 진실(또는, 존재함), 그리고, A와 B 모두 진실(또는 존재함) 중 임의의 한 경우를 의미한다.
또한, 본원에서 기재되는 요소 및 구성요소를 기재함에 있어, 단수형 표면이 사용되었다. 이는 단지 편리함을 위한 것이며, 본 발명 범위에 대한 일반적 인식을 제공하기 위한 것이다. 따라서, 달리 언급되어있지 않는 한, 본 명세서는, 하나 또는 하나 이상을 포함하고, '단일'에는 '복수'도 포함하는 것으로 이해되어야 한다(그 역의 경우도 같다). 가령, 단일 아이템이 설명되어 있는 경우, 단일 아이템을 대신하여 둘 이상의 아이템이 이용될 수 있다. 이와 유사하게, 둘 이상의 아이템이 설명되어 있는 경우, 단일의 아이템이 둘 이상의 아이템을 대신할 수 있다.
원소 주기율표 내의 열에 대응하는 족 번호는 CRC Handbook of Chemistry and Physics, 81st Edition (2000-2001)에서 볼 수 있는 바와 같이 "New Notation" 협약을 사용한다.
달리 정의되지 않는 한, 본원에 사용된 기술적 및 과학적 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 것과 동일한 의미를 가진다. 물질, 방법 및 예시는 오직 예시적 목적일 뿐 제한하려는 의도는 아니다. 본원에서 설명되지 않은 범위에서, 특정 물질 및 처리 행위에 관한 많은 세부사항은 종래의 것이며, 반도체 및 전자 과목 내의 교과서와 그 밖의 다른 자료에서 찾을 수 있을 것이다.
도 1 내지 9에서, 동일한 작업부재 상에 서로 다른 유형의 전자적 구성요소를 형성할 때의 공정 운영의 효과에 대한 이해를 높이기 위해 작업부재의 6개의 서로 다른 섹션이 도시된다. 전자적 구성요소는 동일한 집적 회로의 부분일 수 있다. 도면의 상부에 도시된 것은 하이사이드 전력 트랜지스터에 대응하고, 전자적 구성요소가 잠재적으로 하이사이드 전력 트랜지스터에 연결되거나 그 밖에 이와 연관되며, 동일한 도면의 하부에 도시된 것은 로우사이드 전력 트랜지스터에 대응하고, 전자적 구성요소가 잠재적으로 로우사이드 전력 트랜지스터에 연결되거나 그 밖에 이와 연관된다.
도 1은 작업부재(100)의 일부분의 횡단면도를 도시한다. 집적 회로의 여러 다른 섹션들이 도 1에 도시된다. 더욱 상세히 말하면, 섹션(122)은 매몰 전도 영역(buried conductive region)(102)에 전기적으로 연결되는 p-우물 영역(p-well region)이 형성될 집적 회로의 일부분을 포함하고, 섹션(124)은 n-우물 영역이 형성될 집적 회로의 또 다른 부분을 포함하며, 섹션(126)은 하이사이드 전력 트랜지스터가 형성될 집적 회로의 또 다른 부분을 포함한다. 섹션(132)은 p-우물 영역이 형성될 집적 회로의 일부분을 포함하고, 섹션(134)은 또 다른 n-우물 영역이 형성될 집적 회로의 또 다른 부분을 포함하며, 섹션(136)은 로우사이드 전력 트랜지스터가 형성될 집적회로의 또 다른 부분을 포함한다.
특정 실시예에서, 섹션(126)의 하이사이드 트랜지스터를 지원하거나, 하이사이드 트랜지스터와 함께 사용되는 전자적 구성요소가 섹션(122 및 124) 내에 형성될 수 있고, 로우사이드 트랜지스터를 지원하거나, 로우사이드 트랜지스터와 함께 사용되는 전자적 구성요소가 섹션(132 및 134) 내에 형성될 수 있다.
도 1에서, 작업부재(100)가 매몰 전도 영역(buried conductive region)(102)을 포함한다. 매몰 전도 영역(102)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합)을 포함할 수 있고, n-형 또는 p-형으로 고농도 도핑될 수 있다. 본 명세서의 목적을 위하여, 고농도 도핑은 최고 도펀트 농도가 1019 atoms/cm3 이상임을 의미하고, 저농도 도핑은 최고 도펀트 농도가 1019 atoms/cm3 미만임을 의미한다. 매몰 전도 영역(102)은 고농도로 도핑된 기판(가령, n-형 고농도 도핑 웨이퍼)의 부분일 수 있고, 또는, 반대되는 전도성 유형의 기판 위에 놓이거나, 기판과 매몰 전도 영역(102) 사이에 놓인 매몰 절연층(buried insulating layer)(도시되지 않음) 위에 놓이는 매몰 도핑 영역(buried doped region)일 수 있다. 일 실시예에서, 매몰 전도 영역(102)은 인, 비소, 안티몬, 또는 이들의 임의의 조합과 같은 n-형 도펀트로 고농도 도핑된다. 특정 실시예에서, 매몰 전도 영역(102)은, 매몰 전도 영역(102)의 확산이 저농도로 유지되는 경우 비소 또는 안티몬을 포함할 수 있고, 특정 실시예에서, 매몰 전도 영역(102)은, 뒤이어 형성되는 반도체층을 형성하는 동안 자동 도핑의 레벨을 낮추기 위해(비소와 비교하여) 안티몬을 포함할 수 있다. 매몰 전도 영역(102)은 하이사이드 전력 트랜지스터의 소스, 및 로우사이드 전력 트랜지스터의 드레인을 서로 전기적으로 연결하기 위해 이용될 것이며, 전자 장치를 위한 출력 노드의 부분이 된다. 따라서, 매몰 전도 영역(102)은 하이사이드 및 로우사이드 전력 트랜지스터의 제어 전극에 대한 제어 신호에 따라 변화할 수 있으며, 따라서, 매몰 전도 영역(102)의 전압이 실질적으로 일정하지 않고, 시간 또는 또 다른 파라미터에 따라 변할 수 있다.
반도체층(104)이 매몰 전도 영역(102) 위에 형성된다. 반도체층(104)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합), 매몰 전도 영역(102)과 관련하여 기술된 것과 같은 임의의 도펀트, 또는 반대되는 전도성 유형의 도펀트를 포함할 수 있다. 실시예에서, 반도체층(104)은 저농도로 도핑된 n-형 또는 p-형 에피택셜 실리콘층이며, 이러한 실리콘층은 대략 0.2 마이크론에서 대략 1.0 마이크론의 두께와, 대략 1017 atoms/cm3이하(또 다른 실시예에서, 대략 1014 atoms/cm3이상)의 도핑 농도를 가진다. 반도체층(104)은 모든 작업부재(100)의 위에 형성된다.
하이사이드 전력 트랜지스터 내 및 섹션(122, 124 및 134) 내의 반도체층(104)의 부분은, 매몰 전도 영역(102)과 반대되는 전도성 유형의 도펀트로 고농도 도핑되어, 매몰 도핑 영역(buried doped region)(106)을 형성한다. 매몰 도핑 영역(106)은 하이사이드 전력 트랜지스터 내의 고립을 도울 수 있고, 하이사이드 전력 트랜지스터 내의 기생 특징, 및 집적 회로의 그 밖의 다른 부분 내의 전자적 구성요소 중 다수를 줄일 수 있다. 특정 실시예에서, 매몰 도핑 영역(106)은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지는 p-형 도펀트를 갖는다. 섹션(122, 124, 126 및 134) 내의 매몰 도핑 영역(106)은, 형성될 도핑 구조물의 수평 부분일 수 있다.
도 2를 참조하면, 반도체층(204)이, 반도체층(104)(도시되지 않음) 및 매몰 전도 영역(106) 위에 형성된다. 특정 실시예에서, 반도체층(104 및 204)은 동일한 전도성 유형을 가지고, 모두 저농도로 도핑될 수 있다. 따라서, 도 2의 도시 내의 점선은 반도체층(104)이 끝나고 반도체층(204)이 시작하는 대략적인 위치를 도시한다. 반도체층(204)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합), 매몰 전도 영역(102)과 관련하여 기술된 것과 같은 도펀트 중 임의의 것, 또는 반대되는 전도성 유형의 도펀트를 포함할 수 있다. 실시예에서, 반도체층(204)은 저농도로 도핑된 n-형 또는 p-형 에피택셜 실리콘층이며, 이러한 실리콘층은 대략 0.5 마이크론에서 대략 5.0 마이크론의 두께와, 대략 1017 atoms/cm3이하(또 다른 실시예에서, 대략 1014 atoms/cm3이상)의 도핑 농도를 가진다.
섹션(124 및 134) 내의 반도체층(204)의 부분은 n-형 도펀트로 고농도 도핑되어 그 밖의 다른 매몰 도핑 영역(206)을 형성한다. 매몰 도핑 영역(206)은 선택사항이며, 형성될 n-우물 영역을 추가로 고립시키는 것을 도울 수 있다. 특정 실시예에서, 매몰 도핑 영역(206)은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지는 n-형 도펀트를 갖는다. 섹션(132) 내의 반도체층(204)의 부분은 p-형 도펀트로 고농도 도핑되어 또 다른 매몰 도핑 영역(208)을 형성한다. 특정 실시예에서, 매몰 도핑 영역(208)은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지는 p-형 도펀트를 갖는다. 섹션(124, 132, 및 134) 내의 매몰 도핑 영역(206 및 208)은 형성될 도핑 구조물의 수평 부분이다.
도 3을 참조하면, 반도체층(302)이, 반도체층(204) 및 매몰 도핑 영역(206 및 208) 위에 형성된다. 반도체층(104(도 3에 표시되지 않음), 204, 및 302)의 조합이 복합 반도체층(304)을 형성한다. 특정 실시예에서, 반도체층(104, 204, 및 302)은 동일한 전도성 유형을 가지며, 저농도로 도핑될 수 있다. 따라서, 도 3 내의 점선은 반도체층(204)이 끝나고 반도체층(302)이 시작하는 대략적인 위치를 도시한다. 반도체층(302)은 14족 원소(가령, 탄소, 규소, 게르마늄, 또는 이들의 임의의 조합), 매몰 전도 영역(102)과 관련하여 기술된 것과 같은 도펀트 중 임의의 것, 또는 반대되는 전도성 유형의 도펀트를 포함할 수 있다. 실시예에서, 반도체층(302)은 저농도로 도핑된 n-형 또는 p-형 에피택셜 실리콘층이며, 이러한 실리콘층은 대략 0.5 마이크론에서 대략 5.0 마이크론 범위의 두께와 대략 1017 atoms/cm3 이하(또 다른 실시예에서 대략1014 atoms/cm3 이상)의 도핑 농도를 가진다.
복합 반도체층(304)은 주표면(305)을 갖는다. 매몰 도핑 영역(106, 206 및 208) 밖의 복합 반도체층(304) 내의 도펀트 농도와, 복합 반도체층(304) 내의 영역에 대하여 임의로 추가적인 선택적 도핑을 하기 전의 도펀트 농도는 바탕 도펀트 농도(background dopant concentration)로서 언급될 수 있다. 그 이후의 실시예에서 반도체층(104, 204, 및 302)의 조합은 반도체층(304)으로서 언급될 것이며, 복합 반도체층(304)을 구성하는 개개의 층 사이의 점선은 포함되지 않을 것이다. 일 실시예에서, 매몰 도핑 영역(206 및 208)은 반도체층(304)의 주표면과 매몰 전도 영역(102) 중 일 이상의 영역, 또는 매몰 도핑 영역(106) 사이의 중간 지점의 상승부(elevation)에 놓인다. 또 다른 실시예에서, 매몰 도핑 영역(106)은 주표면(305)과 이격되어 있으며, 주표면(305)보다는 상기 주표면(305)과 반대쪽에 있는 반도체층(304)의 표면에 가깝게 놓인다.
도 4에 도시된 바와 같이, 주입 차단층(mplant screen layer)(402)이 주표면(305) 위에 형성될 수 있다. 주입 차단층(402)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 대략 2 nm에서 50 nm 범위의 두께를 가질 수 있다. 주입 차단층(402)은 열적 성장 또는 증착 기법에 의해 형성될 수 있다.
마스크층(masking layer)(도시되지 않음)이 주입 차단층(402) 위에 형성되며, 패턴화되어 도핑 구조물(416)의 수직 부분(406)이 형성될 개구부만을 형성한다. 섹션(124 및 134) 내의 반도체층(304)의 일부분이 n-형 도펀트로 고농도 도핑되어 도핑 구조물(416)의 수직 부분(406)을 형성한다. 특정 실시예에서, 수직 부분(406)은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지는 n-형 도펀트를 갖는다. 마스크층이 제거되며, 또 다른 마스크층(도시되지 않음)이 주입 차단층(402) 위에 형성되고 패턴화되어 도핑 구조물(418)의 수직 부분(408)이 형성될 개구부만을 형성한다. 섹션(132) 내의 반도체층(304)의 일부분이 p-형 도펀트로 고농도 도핑되어 도핑 구조물(418)의 수직 부분(408)을 형성한다. 특정 실시예에서, 수직 부분(408)은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지는 p-형 도펀트를 갖는다. 그 후 나머지 마스크층이 제거된다.
도핑 구조물(416)은 수직 부분(406) 및 수평 부분(가령, 매몰 도핑 영역(206))을 포함하고, 도핑 구조물(418)은 수직 부분(408) 및 수평 부분(가령, 매몰 도핑 영역(208))을 포함한다. 도핑 구조물(416 및 418)은 튜브(tub) 형태(3차원 묘사에서 볼 수 있는 바와 같이(도시되지 않음))이며, 도 4에 도시된 횡단면도에서는 U자 형태이다. 도핑 구조물(416 및 418)은 반도체층(304)의 내부 부분(426 및 428)을 각각 형성한다. 내부 부분(426 및 428)은 도핑 구조물(416 및 418)에 비해 더 낮은 도펀트 농도를 가진다. 내부 부분(426 및 428)은, 서로에 대해 그리고 도핑 구조물(416 및 418) 및 매몰 영역(106)과 이격된 영역의 반도체층(304)과 비교할 때, 동일하거나 다른 전도성 유형, 도펀트 및 농도를 가질 수 있다. 우물 영역(well region)이 도핑 구조물(416)과 내부 부분(426)의 조합, 및 도핑 구조물 (418)과 내부 부분(428)의 조합을 포함할 수 있다. 로우사이드 및 하이사이드 전력 트랜지스터보다 낮은 전압으로 동작하도록 설계된 전자적 구성요소가 우물 영역 내에 형성될 수 있고, 로우사이드 및 하이사이드 전력 트랜지스터로부터의 유의한 간섭 또는 그 밖의 다른 역효과 없이 정상적으로 동작할 수 있다. 이어지는 도면에서, 도핑 구조물(406 및 418)은 자신의 분리된 수평 및 수직 부분 없이 도시될 것이다.
도 5에서, 패드층(502) 및 저지층(504)(가령, 연마-저지층(polish-stop layer) 또는 식각-저지층(etch-stop layer))이 열성장 기법, 증착 기법, 또는 이들의 조합을 이용하여 반도체층(304) 위에 연이어 형성된다. 패드층(502) 및 저지층(504) 각각은 산화물, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있다. 실시예에서, 패드층(306)은 저지층(308)과 상이한 조성을 가진다. 특정 실시예에서, 패드층(306)은 산화물을, 저지층(308)은 질화물을 포함한다.
저지층(504) 위에 패턴화된 마스크층(patterned masking layer)(522)이 형성된다. 패턴화된 마스크층(522) 내의 개구부가, 수직 도핑 영역이 형성될 곳에 형성된다. 수직 도핑 영역은 섹션(122, 124, 126 및 134) 내에 형성된다. 따라서, 패턴화된 마스크층(522)은 섹션(132 및 136)의 저지층(504) 모두를 실질적으로 덮는다. 특정 실시예에서, 패드층(502)과 저지층(504)의 노출 부분이 제거되어 반도체층(304)의 일부분이 노출된다. 또 다른 실시예(도시되지 않음)에서, 패드층(502), 또는 패드층(502)과 저지층(504) 모두의 노출 부분이 식각되지 않는다. 패드층(502), 또는 패드층(502)과 저지층(504) 모두의 존재는 뒤이은 주입공정 동안, 주입 채널링 현상을 줄이는데 도움을 줄 수 있다.
패턴화된 마스크층(522)의 개구부 아래의 반도체층의 부분이 주입처리되어 도핑 구조물(526)의 수직 도핑 영역(524)을 형성한다. 주입은 단일 주입공정 또는 복수의 주입공정으로서 수행될 수 있다. 복수의 주입공정이 수행되는 경우, 서로 다른 에너지, 서로 다른 종, 또는 서로 다른 에너지와 종이 수직 도핑 영역(524)을 위해 이용될 수 있다. 수직 도핑 영역(524)의 전도성 유형은 매몰 도핑 영역(106)과는 동일하고, 매몰 전도 영역(102)의 전도성 유형과는 반대일 수 있다. 특정 실시예에서, 수직 도핑 영역(524)은 p-형이고, 대략 1018 atoms/cm3 이상의 도펀트 농도를 가진다. 수직 도핑 영역(524) 및 매몰 도핑 영역(106)의 조합은 섹션(122, 124, 126, 및 134) 내의 반도체층(304)의 부분을 고립시키는데 도움이 될 수 있다. 도핑 구조물(526)은, 매몰 도핑 영역(106)과 수직 도핑 영역(524)의 조합을 포함한다. 이어지는 도면에서, 도핑 구조물 (526)은 자신의 분리된 매몰 도핑 영역(106)과 수직 도핑 영역(524) 없이 도시될 수 있다. 주입공정 이후, 패턴화된 마스크층(522)은 제거된다. 본 명세서에서 후술되는 또 다른 실시예에서, 그 밖의 다른 기법을 이용하여 수직 도핑 영역이 형성될 수 있고, 또 다른 실시예에서 상기 수직 도핑 영역은 생략될 수 있다.
패드층(502) 및 저지층(504)이 제거되는 위치 위에 또 다른 패턴화된 마스크층(도시되지 않음)이 형성되며, 뒤이어 트렌치가 형성된다. 공정 중 이와 같은 지점에서, 패드층(502) 및 저지층(504)은 섹션(132 및 136) 내에 패턴화될 수 있다. 패드층(502), 또는 패드층(502)과 저지층(504) 모두가 섹션(122, 124, 126, 및 134) 내에서 패턴화되지 않는 경우, 섹션(122, 124, 126, 및 134) 내의 패드층(502), 또는 패드층(502)과 저지층(504)은 섹션(132, 136 중 하나 이상) 내의 대응하는 부분과 패턴화된다. 패드층(502) 및 저지층(504)이 적합한 섹션 내에 패턴화된 이후에, 그 밖의 다른 패턴화된 마스크층이 제거된다.
도 6에 도시된 바와 같이, 측벽 스페이서(622)가 패드층(502) 및 저지층(504) 내의 개구부에 인접하게 형성된다. 측벽 스페이서(622)는 뒤이어 형성되는 트렌치의 폭 및 상기 트렌치의 측벽을 따라 놓인 도핑 구조물(526)의 나머지 부분의 폭을 결정하는데 이용될 수 있다. 측벽 스페이서(622)는 희생층을 증착시키고, 희생층을 이방성으로 식각함으로써 형성될 수 있다. 특정 실시예에서, 희생층은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 특정 실시예에서, 희생층 및 저지층(504)은 서로 다른 조성을 가진다. 희생층의 두께는 대략 900 nm 또는 대략 700 nm 이하이거나, 대략 50 nm 또는 대략 100 nm 이상일 수 있다.
반도체층(304) 및 도핑 구조물(526)의 노출 부분이 식각되어, 주표면(305)에서부터 매몰 전도 영역(102)쪽으로 뻗는 트렌치(624)를 형성한다. 트렌치(624)는 반도체층(304), 또는 도핑 구조물(526) 및 매몰 도핑 영역(106)을 부분적으로 또는 완전히 통과해 뻗어 있다. 트렌치(624)의 폭이 그리 넓지 않기 때문에 뒤이어 형성되는 전도층이 트렌치(624)를 채울 수 없다. 특정 실시예에서, 트렌치(624) 각각의 폭은 대략 0.3 마이크론 또는 대략 0.5 마이크론 이상이며, 또 다른 특정 실시예에서 트렌치(624) 각각의 폭은 대략 4 마이크론 또는 대략 2 마이크론 이하이다. 본 명세서를 읽은 후라면, 기술된 특정 치수 이외에 더 좁거나 더 넓은 폭이 사용될 수 있음이 해당업계 종사자에게 이해될 것이다. 트렌치(624)는 매몰 전도 영역(102)으로 뻗어 있을 수 있으나, 필요하거나 바람직한 경우 더 얕아질 수 있다. 트렌치(624)는 이방성 식각을 이용하여 형성될 수 있다. 실시예에서, 정해진 식각 시간(timed etch)으로 수행될 수 있고, 또 다른 실시예에서 종료점 검출(가령, 매몰 전도 영역(102)으로부터 비소 또는 안티몬과 같은 도펀트 종 검출)과 정해진 과도식각 시간(timed overetch)의 조합이 이용될 수 있다.
절연 측벽 스페이서(Insulating sidewall spacer)(626)가 트렌치(624)의 노출된 측벽을 따라 형성될 수 있다. 절연 스페이서는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 절연 측벽 스페이서(626)가 형성되는 층이 열적으로 성장하거나 또는 증착되며, 이방성으로 식각되어 트렌치(624)의 하부로부터 층이 제거된다. 필요하거나 바람직한 경우, 트렌치(624)가 매몰 전도 영역(102)에 가깝게, 또는 추가로 상기 매몰 전도 영역(102) 내부로 뻗어 있도록 식각공정이 수행될 수 있다. 또 다른 실시예에서, 절연 측벽 스페이서(626)는 모든 트렌치(624) 내에서 필요하지 않거나, 또는 아예 형성되지 않는다. 특정 실시예에서, 절연 측벽 스페이서(626)는 섹션(132, 134, 및 136)의 트랜치(624) 내에서만 이용되며, 섹션(122, 124, 및 126)의 트렌치(624) 내에서는 이용되지 않는다. 그 밖의 다른 실시예에서, 절연 측벽 스페이서(626)를 포함하거나 포함하지 않는 임의의 섹션의 여러 다른 조합이 이용될 수 있다.
저지층(504) 위 및 트렌치(624) 내에 전도층이 형성되며, 특정 실시예에서, 전도층은 트렌치(624)를 실질적으로 채운다. 전도층은 다결정일 수 있고, 금속 함유 물질 또는 반도체 함유 물질을 포함할 수 있다. 실시예에서, 전도층은 비정질 실리콘 또는 폴리실리콘과 같이 고농도로 도핑된 반도체 물질을 포함할 수 있다. 또 다른 실시예에서, 전도층은 접착 필름, 차단 필름, 및 전도성 필름 물질과 같은 복수의 필름을 포함한다. 특정 실시예에서, 접착 필름은 티타늄, 탄탈 등과 같은 내화성 금속을 포함할 수 있다. 차단 필름은 티타늄 질화물, 탄탈 질화물 등과 같은 내화성 금속 질화물, 또는 TaSiN 과 같은 내화성 금속-반도체-질화물을 포함할 수 있다. 그리고 전도성 필름 물질은 텅스텐 또는 텅스텐 규화물을 포함할 수 있다. 특정 실시예에서, 전도층은 Ti/TiN/W을 포함할 수 있다. 필름의 개수와 이들 필름의 구성에 대한 선택은 전기적 성능, 뒤이은 가열 사이클(heat cycle)의 온도, 또 다른 척도, 또는 이들의 임의의 조합에 따라 결정된다. 내화성 금속 및 내화성 금속 함유 복합물은 높은 온도를 견딜 수 있고(가령, 이러한 물질의 녹는점은 1400℃ 이상일 수 있다), 순응적으로 증착될 수 있으며, 고농도로 도핑된 n-형 실리콘보다 낮은 몸체 저항을 가진다. 본 명세서를 읽은 후라면, 특정 이용을 위하여 해당 업계 종사자가 그들의 요구에 맞는 전도층의 조성을 결정할 수 있을 것이다.
도 7에 도시된 바와 같이, 저지층(504) 위에 놓인 전도층의 부분이 제거되어 트렌치(624) 내에 전도성 구조물(conductive structure)(724)을 형성할 수 있다. 제거는 화학-기계적 연마 또는 블랭킷 식각(blanket etching) 기법을 이용하여 수행될 수 있다. 저지층(504)은 연마-저지층(polish-stop layer) 또는 식각-저지층(etch-stop layer)으로서 이용될 수 있다. 연마 또는 식각 공정은, 작업부재에 걸친 전도층 두께의 불균일성과, 연마 또는 식각 작업의 불균일성 중 하나 이상의 불균일성을 고려하기 위해, 저지층(504)에 도달된 후에도 비교적 짧은 시간 동안 계속될 수 있다. 도7에 도시된 바와 같이, 필요하거나 바람직한 경우, 식각 또는 그 밖의 다른 제거 공정이, 전도성 구조물(724)이 트렌치(624)를 향하여 더욱 더 오목하게 되도록 하는데 이용될 수 있다. 오목한 전도성 구조물(724)은, 도핑 구조물(526)의 수직-배향적 도핑 부분과 전도성 구조물(724)이 더욱 더 쉽게 서로 전기적으로 연결될 수 있도록 한다. 전도성 구조물(724)은 수직 전도 영역을 형성한다. 완성된 전자 장치의 형태에서, 전도성 구조물(724)과 매몰 전도 영역(102)의 조합은, 하이사이드 전력 트랜지스터의 소스를 로우사이드 전력 트랜지스터의 드레인에 전기적으로 연결한다.
측벽 스페이서(622), 및 트렌치(624) 내의 절연 측벽 스페이서(626)의 노출된 부분이 제거된다. 습식 또는 건식 식각제를 이용하는 등방성 식각 기법으로 제거가 수행된다. 특정 실시예에서, 측벽 스페이서(622) 및 절연 측벽 스페이서(626)는 산화물을 포함하고, 저지층(504)은 질화물을 포함하며, 따라서, 측벽 스페이서(622) 및 절연 측벽 스페이서(626)는 저지층(504)의 상당한 양을 제거하지 않고 선택적으로 제거될 수 있다. 공정 중 이와 같은 지점에서, 반도체층(340), 도핑 구조물(526), 및 전도성 구조물(724)의 부분이 노출된다.
또 다른 실시예(도시되지 않음)에서, 섹션(136)의 로우사이드 전력 트렌지스터 내에서, 트렌치(624)에 가까운 반도체층(304)의 부분이 도핑되어 로우사이드 전력 트랜지스터의 드레인 영역의 부분을 형성할 수 있다. 이와 유사하게, 섹션(126)의 하이사이드 전력 트랜지스터 내에서, 트렌치(624)로부터 이격되어 있는 반도체층(304)의 부분이 도핑되어 하이사이드 전력 트랜지스터의 드레인 영역의 부분을 형성할 수 있다. 이들 도핑 영역 모두를 형성하기 위해 동일한 주입공정 단계가 이용될 수 있고, 집적 회로의 그 밖의 다른 섹션에 걸쳐 마스크가 형성될 수 있다. 섹션(136)의 반도체층(304)의 부분이 도핑된 후, 마스크는 제거된다.
도 8에서, 전도성 플러그(824)가 형성되어 전도성 구조물(724)를 도핑 구조물(526)(및, 잠재적으로 반도체층(304) 내의 그 밖의 다른 영역)에 전기적으로 연결할 수 있다. 전도성 플러그(824)는, 이번 실시예에서 전도성 플러그(82)가 트렌치(624) 내에서 오목해지는 것을 제외하고, 전도성 구조물(724) 형성을 위한 임의의 물질 및 방법을 이용하여 형성될 수 있다. 전도성 플러그(824) 및 전도성 구조물(724)은 동일한 물질 또는 서로 다른 물질을 포함할 수 있고, 동일한 기법 또는 서로 다른 기법을 이용하여 형성될 수 있다. 패드층(502) 및 저지층(504)은 공정 중 이와 같은 지점에서 제거될 수 있다. 또 다른 실시예에서, 비교적 평평한 표면을 얻고자 하는 경우(가령, 전도성 플러그(824)의 상부가 반도체층(304)의 주표면(305)과 거의 동일한 상승부(elevation)에 있는 경우), 반도체층(304) 위에 놓인 전도성 플러그(824)의 부분이 제거될 수 있다.
공정 중 이와 같은 지점에서, 주표면(305)에 인접한 전자적 구성요소의 형성이 시작될 수 있고, 또는 전자적 구성요소의 제작이 이미 시작된 경우, 제작이 계속될 수 있다. 도 9는 제작 공정의 일부가 수행된 이후 부분적으로 형성된 집적회로를 도시한다. 주입 차단층(도시되지 않음)이 주표면(305) 위에 형성될 수 있다. 도핑 영역이 반도체층(304) 내 및 내부 영역(426 및 428) 내에 선택적으로 각각 형성될 수 있다. 도핑 영역은 하이사이드 및 로우사이드 전력 트랜지스터를 위한 드레인 영역(902 및 904)을 각각 포함할 수 있다. 드레인 영역(902 및 904) 각각은, 비교적 높은 도펀트 농도와 비교적 깊은 부분, 및 비교적 저농도인 도펀트 농도와 비교적 얕은 부분을 포함한다. 비교적 깊은 부분은 높은 전도성을 띄고 높은 전압에 있도록 설계되며, 비교적 얕은 부분은 다소 좀 더 저항적이고, 뒤이어 형성되는 게이트 유전층 및 게이트 전극 가까이의 전압을 감소시킨다. 고전압이 하이사이드 또는 로우사이드 전력 트랜지스터의 드레인에 인가되는 정상 동작 상태 하에서, 드레인 영역(902 또는 904)의 비교적 얕은 부분의 전체 또는 대부분이 캐리어 공핍상태가 될 것이며, 드레인 영역(902 또는 904)의 비교적 깊은 부분의 전체 또는 대부분은 캐리어-비공핍상태(undepleted of carrier)가 될 것이다. 제한이 없는 특정 실시예에서, 드레인 영역(902 및 904)의 비교적 더 얕은 부분은, 매몰 전도 영역(102)으로부터 이격되어 있는 수평-배향적 도핑 영역이다. 정상 동작 상태에서, 드레인 영역(902 및 904)의 비교적 더 얕은 부분을 통과하는 주요한 전하 캐리어(전자) 또는 전류 흐름은 수평 방향일 것이다.
드레인 영역(902 및 904)의 비교적 깊은 부분은 동일한 마스크층 및 도핑 파라미터를 이용하여 형성될 수 있다. 이러한 비교적 깊은 부분은 도핑 구조물(526)의 도펀트 유형과 반대되는 도펀트 유형을 포함할 수 있고, 대략 1019 atoms/cm3 이상의 도펀트 농도를 가질 수 있으며, 비교적 얕은 부분은 도핑 구조물(526)의 도펀트 유형과 반대되는 도펀트 유형을 포함할 수 있고, 대략 1019 atoms/cm3 미만 및 대략 1016 atoms/cm3 이상의 도펀트 농도를 가질 수 있다. 특정 실시예에서, 이러한 비교적 깊은 부분은 서로 동일한 마스크층, 동일한 주입 종, 및 그 밖의 다른 주입 파라미터를 이용하여 형성될 수 있고, 비교적 얕은 부분은 서로 동일한 마스크층, 주입 종, 및 그 밖의 다른 주입 파라미터를 이용하여 형성될 수 있다. 그러나, 마스크층, 주입 종, 및 파라미터는 비교적 얕은 부분과 비교할 때 비교적 깊은 부분에 대해 다를 수 있다.
이러한 비교적 얕은 부분은 대략 0.1 마이크론에서 대략 0.5 마이크론 범위의 두께를 가지며, 비교적 깊은 부분에서부터 대략 0.2 마이크론에서 대략 2.0 마이크론 범위만큼 측면으로 뻗어있다. 수직 배향적인 전도성 구조물, 또는 드레인 영역(902 및 904)의 비교적 깊은 부분으로부터의) 측면 치수는 형성될 전력 트랜지스터의 소스 및 드레인 사이의 전압차에 따라 결정될 수 있다. 트랜지스터의 소스 및 드레인 사이의 전압차가 증가함에 따라, 측면 치수 또한 증가할 수 있다. 실시예에서, 전압차는 대략 30V 이하이며, 또 다른 실시예에서, 전압 차는 20V 이하이다. 비교적 얕은 부분 내의 최고 도핑 농도는 대략 2 x 1017 atoms/cm3 에서 대략 2 x 1018 atoms/cm3 범위일 수 있고, 특정 실시예에서는 대략 4 x 1017 atoms/cm3 에서 대략 7 x 1017 atoms/cm3범위일 수 있다.
대안적 실시예에서, 드레인 영역(902 및 904)의 비교적 얕은 부분은 하이사이드 및 로우사이드 전력 트렌지스터의 단위 셀의 길이를 가로질러 연속적으로 뻗을 수 있다(즉, 채널 및 소스 영역이 뒤이어 형성될 영역까지 뻗어 있다). 후술될 채널 영역의 도핑이, 채널 영역 내의 드레인 영역의 부분을 역도핑(counter-dope)하는 것에 상응하게 증가된다. 드레인 영역(902 및 904)의 비교적 얕은 부분을 채널 영역 내부로 뻗어 있게 하는 것의 이점은 드레인 마스크층의 정렬불량(misalignment)의 영향을 줄이거나 제거할 수 있는 것이다. 추가적 실시예에서, 이러한 마스크층이 제거됨으로써 전체 작업부재에 걸쳐 계속적으로 드레인 영역(902 및 904)의 비교적 얕은 부분을 형성하는 주입공정이 가능해진다.
절연층(922)이 전도성 플러그(824) 위에 형성된다. 절연층(922)은 서로 다른 두께를 가지는 둘 이상의 서로 다른 유형의 영역을 포함한다. 사실상, 절연층(922)은 계단 구조(terraced configuration)를 가진다. 도 9에 도시된 바와 같이, 하이사이드 및 로우사이드 전력 트랜지스터 내에서, 절연층(922)은 각각 서로 다른 두께를 가지는 세 영역을 포함한다. 절연층(922)은 주입 차단층을 포함하거나, 포함하지 않을 수 있다. 절연층(922)의 비교적 얇은 영역이 드레인 영역(902 및 904)의 비교적 얕은 부분 위에 놓이며, 주표면(305)에 가까운 반도체층(304) 부분의 위 및 드레인 영역(902 및 904)의 밖에 놓인다. 절연층(922)의 비교적 두꺼운 영역은 드레인(902 및 904)의 비교적 깊은 부분 위에 놓인다. 절연층(922)의 중간 영역은 비교적 얇은 영역과 비교적 두꺼운 영역 사이에 놓일 수 있으며, 선택적 특징부다.
실시예에서, 비교적 얇은 영역은 대략 0.02 마이크론 이상 또는 대략 0.05 마이크론 이상의 두께를 가지며, 또 다른 실시예에서, 비교적 얇은 영역은 대략 0.2 마이크론 이하 또는 대략 0.1 마이크론 이하의 두께를 가진다. 실시예에서, 비교적 두꺼운 영역은 대략 0.15 마이크론 이상 또는 대략 0.25 마이크론 이상의 두께를 가지며, 또 다른 실시예에서, 비교적 두꺼운 영역은 대략 0.8 마이크론 이하 또는 대략 0.5 마이크론 이하의 두께를 가진다. 중간 영역(비교적 얇은 영역과 비교적 두꺼운 영역 사이)은 비교적 얇은 영역, 또는 비교적 두꺼운 영역, 또는 비교적 얇은 영역과 비교적 두꺼운 영역 사이의 두께와 실질적으로 동일한 두께를 가질 수 있다. 실시예에서, 중간 영역은 대략 0.05 마이크론 이상 또는 대략 0.15 마이크론 이상의 두께를 가지며, 또 다른 실시예에서, 중간 영역은 대략 0.5 마이크론 이하 또는 대략 0.25 마이크론 이하의 두께를 가진다. 특정 실시예에서, 비교적 얇은 영역은 대략 0.03 마이크론에서 대략 0.08 마이크론 범위의 두께를 가지고, 비교적 두꺼운 영역은 대략 0.3 마이크론에서 대략 0.5 마이크론 범위의 두께를 가지며, 중간 영역은 대략 0.13 마이크론에서 대략 0.2 마이크론 범위의 두께를 가진다.
절연층(922)은 여러 다른 기법에 의해 형성될 수 있고, 횡단면도에서 보이는 바와 같이 여러 다른 형태로 형성될 수 있다. 절연층(922)은 작업부재 위에 증착되는 단일의 절연성 필름 또는 복수의 절연성 필름으로부터 형성될 수 있다. 달인의 절연성 필름 또는 복수의 절연성 필름은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 특정 실시예에서, 절연층(922)의 특징은 주입 차단층(1100)으로부터 먼 지점과 대응하는 주입 차단층(1100)에 가까운 지점에 대하여 다를 수 있다. 실시예에서, 절연층(922)의 조성은 증착하는 동안 또는 증착 사이에서 변화할 수 있다. 예를 들어, 산화물 필름은 반도체층(304)에 더 가까울 수 있고, 질화물 필름은 산화물 필름 위에 증착될 수 있다. 또 다른 실시예에서, 인(phosphorus)과 같은 도펀트는 증착의 나중 단계(later part) 동안 증가하는 농도로 포함될 수 있다. 또 다른 실시예에서, 절연층(922)의 두께에 걸쳐 조성이 실질적으로 동일함에도 불구하고, 증착 파라미터(가령, 무선 주파수 전력, 압력 등)를 변경함으로써 필름 내의 응력(stress)이 변경될 수 있다. 추가적 실시에에서, 전술된 조합이 이용될 수 있다. 마스크가 비교적 두꺼운 영역과 중간 영역 위에 형성되며, 필요한 형태를 얻기 위해 패턴화 기법이 이용된다. 이러한 기법은, 절연층(922)의 부분을 등방성으로 식각하는 것, 절연 물질을 대신 식각하고 그 위에 놓이는 마스크의 측벽 식각을 식각하는 것, 절연 물질을 식각하고 그 위에 놓이는 마스크의 측벽을 식각하는 것, 서로 다른 조성의 이점을 이용하는 것(도핑된 산화물은 도핑되지 않은 산화물보다 빨리 식각됨), 패턴을 형성하고 그 후 측벽 스페이서를 형성하는 것, 또 다른 적합한 기법, 또는 이들의 임의의 조합을 포함한다.
전도층(944)이 절연층(922) 위에 증착되고, 패턴화되어, 드레인 접촉 구조(drain contact structure)가 드레인 영역(902)에 뒤이어 제작될 곳인 개구부(946)를 형성한다. 전도층(944)은 전도성 물질을 포함하거나, 가령 도핑에 의해 전도성이 될 수 있다. 더욱 상세히 말하면, 전도층(944)은 도핑된 반도체 물질(가령, 고농도로 도핑된 비정질 실리콘, 폴리실리콘 등), 금속 함유 물질(내화성 금속, 내화성 금속 질화물, 내화성 금속 규화물 등), 또는 이들의 임의의 조합을 포함할 수 있다. 전도층(944)은 대략 0.05 마이크론에서 대략 0.5 마이크론 범위의 두께를 가진다. 특정 실시예에서, 전도층(944)은 전도성 전극을 형성하는데 이용될 전도성 전극층이다. 전도층(944)은, 뒤이어 형성되는 드레인 접촉 구조가 전도층(944)에 전기적으로 쇼트(단락)되지 않도록 패턴화된다. 섹션(122, 124, 132, 및 134) 내의 전도성 플러그(824) 위에 놓이는 전도층(944)의 부분은, 매몰 전도 영역(102)에 전기적으로 연결되는 전도성 플러그(824)로부터의 전기장 또는 그 밖의 다른 전기적 효과로부터, 전도층(944)에 뒤이어 형성되는 인터커넥트(전도층(944) 위에 놓임)를 차폐하는데 도움을 줄 수 있다.
도 10은 실질적으로 완성된 하이사이드 및 로우사이드 전력 트랜지스터의 횡단면도를 도시한다. 트랜지스터의 많은 특징들이 전술되었으며, 추가적인 특징들도 기술되었다. 도 10에서, 전도층(944) 위에 절연층(1402)이 형성된다. 절연층(1402)은 단일 필름 또는 복수의 필름을 포함할 수 있다. 절연층(1402) 내의 각각의 필름은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 또 다른 특정 실시예에서, 질화물 필름은 전도층(944)에 가장 가깝게 놓이며, 대략 0.5 마이크론에서 대략 0.2 마이크론 범위의 두께를 가진다. 산화물 필름은 질화물 필름 위에 놓이며, 대략 0.2 마이크론에서 대략 0.9 마이크론 범위의 두께를 가진다. 반사방지 필름이 산화물 필름 위에 놓일 수 있고, 또는 절연층(1402) 내의 어딘가에 포함될 수도 있다. 예를 들어, 질화물 필름은 적절한 두께로 선택되어 식각-저지층(etch-stop layer) 및 반사방지 필름의 역할을 할 수 있다. 또 다른 실시예에서, 더 많거나 더 적은 필름이 사용될 수 있으며, 본원에 기술된 두께는 단지 예시적일 뿐 본 발명의 범위를 제한하려는 의도는 아니다.
절연층(1402), 전도층(944), 및 절연층(922)이 패턴화되어 개구부를 형성한다. 개구부는 드레인 영역(902 및 904)의 부분 위에 형성된다. 이러한 부분은 드레인 영역(902 및 904)의 일부분이, 뒤이어 형성되는 게이트 전극의 일부분 밑에 놓이도록 한다. 절연층(1404)이 개구부의 측면을 따라 형성된다. 절연 스페이서(1404)는 뒤이어 형성되는 게이트 전극으로부터 전도층(944)을 전기적으로 절연시킨다. 절연 스페이서(1404)는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있으며, 절연 스페이서(1404)의 기저면에서 대략 50 nm에서 대략 200 nm 범위의 폭을 가질 수 있다.
게이트 유전층(gate dielectric layer)(1422), 우물 영역(1426 및 1427), 및 게이트 전극(1424 및 1425)이 형성된다. 절연층(922)의 일부분이 식각공정에 의해 제거되며, 게이트 유전층(1422)은 작업부재의 노출 표면 위에 형성된다. 특정 실시예에서, 게이트 유전층(1422)은 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함하고, 대략 5 nm에서 대략 100 nm 범위의 두께를 가지며, 전도층이 게이트 유전층(1422) 위에 형성된다. 전도층은 게이트 전극(1424 및 1425)의 일부분일 수 있으나, 개별적으로 도시되지는 않았다. 전도층은 증착된 때 전도성이 되거나, 높은 저항성의 층(가령, 도핑되지 않은 폴리 실리콘)으로 증착되고 뒤이어 전도성을 띄게 할 수 도 있다. 전도층은 금속 함유 물질 또는 반도체 함유 물질을 포함할 수 있다. 전도층의 두께는, 위에서 바라볼 때, 전도층의 수직 가장자리가 드레인 영역(902 및 904)의 가장자리에 실질적으로 인접하도록 선택된다. 실시예에서, 전도층은 대략 0.1 마이크론에서 대략 0.15 마이크론의 두께까지로 증착된다.
전도층이 형성된 이후, 반도체층(304)이 도핑되어 우물 영역(well region)(1426 및 1427)을 형성할 수 있다. 우물 영역(1426 및 1427)의 전도성 유형이 드레인 영역(902 및 904)의 전도성 유형과 반대된다. 실시예에서, 붕소 도펀트가 전도층 및 게이트 유전층(1422)을 통과해 반도체층(304)까지 주입되어, 우물 영역(1426 및 1427)을 위한 p-형 도펀트를 제공한다. 일 실시예에서, 우물 영역(1426 및 1427)은 뒤이어 형성되는 소스 영역의 깊이 이상의 깊이를 가지며, 또 다른 실시예에서, 우물 영역(1426 및 1427)은 대략 0.5 마이크론 이상의 깊이를 가진다. 추가적 실시예에서, 우물 영역(1426 및 1427)은 대략 2.0 마이크론 이하의 깊이를 가지며, 또 다른 실시예에서, 대략 1.5 마이크론 이하의 깊이를 가진다. 한 예로서, 우물 영역(1426 및 1427)은 둘 이상의 이온주입을 이용하여 형성될 수 있다. 특정 예시예서, 각각의 이온주입은 대략 1.0 x 1013 atoms/cm2의 도스(dose)를 이용하여 수행되며, 두 개의 이온 주입은 25 KeV와 대략 50 KeV의 에너지를 가진다. 또 다른 실시예에서, 더 많거나 더 적은 이온주입이 우물 영역 형성 단계에서 수행될 수 있다. 서로 다른 도스가 서로 다른 에너지에서 이용될 수 있고, 더 높거나 저농도인 도스, 더 높거나 낮은 에너지, 또는 이들의 임의의 조합이 특정 이용에 대한 필요를 충족시키기 위해 이용될 수 있다.
대안적 실시예(도시되지 않음)에서, 비교적 얕은 부분의 일부분이 트랜지스터의 단위 셀을 가로질러 뻗어있을 때, 드레인 영역(902 및 904)의 비교적 얕은 부분을 보상하기 위해 우물 영역(1426 및 1427)을 형성하는 이온주입의 도스가 증가된다. 또 다른 실시예에서, 게이트 전극(1424 및 1425)을 위한 전도층을 형성하기 전에, 우물 영역(1426 및 1427)을 형성하는 주입공정이 수행되며, 게이트 전극(1424 및 1425) 내의 전도층의 부분 대신에 하드마스크(hardmask) 가장자리로서 측벽 스페이서(1404)를 이용한다. 추가적인 특정 실시예에서, 이들 두 실시예가 조합될 수 있다.
추가적인 전도성 물질이 전도층 위에 층착되며, 식각되어 게이트 전극(1424 및 1425)을 형성한다. 추가적인 전도성 물질은, 우물 영역(1426 및 1427)을 형성하기 전에 게이트 유전층(1422) 위에 증착되는 전도층과 관련하여 전술된 물질 중 임의의 것을 포함할 수 있다. 앞서 기술된 전도층과 유사하게, 추가적인 전도성 물질은 증착된 때 전도성을 띄거나, 높은 저항성의 층(가령, 도핑되지 않은 폴리실리콘)으로서 증착되고 뒤이어 전도성을 띄게 할 수도 있다. 전도층과 추가적인 전도성 물질은 동일한 조성 또는 서로 다른 조성을 가질 수 있다. 전도층 및 추가적인 전도성 물질을 포함하는 복합 전도층의 두께는 대략 0.2 마이크론에서 대략 0.5 마이크론 범위를 가진다. 특정 실시예에서, 추가적인 전도성 물질은 폴리실리콘을 포함하며, 증착 동안 n-형 도펀트로 도핑될 수 있고, 또는 이온주입 또는 또 다른 도핑 기법을 이용하여 뒤이어 도핑될 수 있다. 복합 전도층은 이방성으로 식각되어 게이트 전극(1424 및 1425)을 형성할 수 있다. 도시된 실시예에서, 게이트 전극(1424 및 1425)은 마스크를 이용하지 않고 형성되며, 측벽 스페이서의 형태를 가진다. 절연층(도시되지 않음)이 게이트 전극(1424 및 1424)으로부터 열적으로 성장할 수 있고, 또는 작업부재 위에 증착될 수 있다. 절연층의 두께는 대략 10 nm에서 대략 30 nm 범위일 수 있다.
이온주입을 이용하여 소스 영역(1432 및 1433)이 형성될 수 있다. 소스 영역(1432 및 1433)은 고농도로 도핑되며, 우물 영역(1426 및 1427)과 반대되는 전도성 유형을, 그리고 드레인 영역(902 및 904)과 동일한 전도성 유형을 가진다. 소스 영역(1432) 및 드레인 영역(902) 사이와 게이트 전극(1424) 아래에 놓인 우물 영역(1426)의 부분은 하이사이드 전력 트랜지스터에 대한 채널 영역이며, 소스 영역(1433) 및 드레인 영역(904) 사이와 게이트 전극(1425) 아래에 놓인 우물 영역(1427)의 부분은 로우사이드 전력 트랜지스터에 대한 채널 영역이다.
절연층(1428)이 게이트 전극(1424 및 1425)을 따라 형성되고, 게이트 전극(1424 및 1425)에 인접한 소스 영역(1432 및 1433)의 일부분을 덮으며, 여기서, 소스 영역(1432 및 1433)의 노출되는 부분이 전도성 플러그(824)에 가깝게 놓인다. 절연 스페이서(1428)는 산화물, 질화물, 산질화물, 또는 이들의 임의의 조합을 포함할 수 있고, 자신의 기저면에서 대략 50 nm에서 대략 500 nm 범위의 폭을 가진다.
소스 영역(1432 및 1433)의 노출 부분이 식각되어 우물 영역(1426 및 1427)의 밑에 놓인 부분이 각각 노출된다. 소스 영역(1432 및 1433)이 식각될 때, 전도성 플러그(824)의 조성에 따라 전도성 플러그(824)의 부분이 식각되거나 식각되지 않을 수 있다. 전도성 플러그(824)와 반도체층(304)(상기 반도체층(304)에서 우물 영역(1426 및 1427)과 소스 영역(1432 및 1433)이 형성됨)이 대부분 규소인 경우, 소스 영역(1432 및 1433)을 통해 식각될 때 노출된 전도성 플러그(824)의 일부 또는 전부가 식각될 수 있다. 전도성 플러그(824)와 소스 영역(1432 및 1433)이 유사하지 않은 물질을 포함하는 경우, 소스 영역(1432 및 1433)을 통해 식각될 때 전도성 플러그(824)는 실직적으로 전혀 또는 거의 식각되지 않을 수 있다.
우물 접촉 영역(1434 및 1435)이 우물 영역(1426 및 1427)의 노출된 부분에서 각각 형성된다. 우물 접촉 영역(1434 및 1435)은 우물 영역(1426 및 1427)과 동일한 전도성 유형을, 그리고 소스 영역(1432 및 1433)과 반대되는 전도성 유형을 가진다. 특정 실시예에서, 우물 접촉 영역(1434 및 1435)은 대략 1019 atoms/cm3 이상의 도펀트 농도를 가져서 옴 접촉(ohmic contact)이 뒤이어 형성되도록 한다.
또 다른 실시예(도시되지 않음)에서, 우물 영역(1426 및 1427)과 동일한 전도성 유형을 가지고 소스 영역(1432 및 1433)과 반대되는 전도성 유형을 갖는 추가적 주입공정이, 소스 영역(1432 및 1433) 아래에 우물 접촉 영역을 형성하기 위해 이용될 수 있다. 추가적 주입 공정은 소스 영역(1432 및 1433) 형성 이전 또는 이후에, 그리고 절연 스페이서(1428)를 형성하기 이전에 수행될 수 있다. 이러한 실시예에서, 우물 접촉 영역은 실질적으로 모든 소스 영역(1432 및 1433)의 아래에 놓인다. 소스 영역(1432 및 1433)과 우물 접촉 영역이 형성된 이후, 절연 스페이서(1428)가 형성되어 소스 영역(1432 및 1433)의 일부분만 덮도록 한다. 전술된 식각 공정은 소스 영역(1704 및 1724)의 일부분을 제거하고 밑에 놓인 우물 접촉 영역의 일부분을 노출시키기 위해 수행된다.
도 10에서 도시된 실시예로 다시 돌아가면, 절연 스페이서(1428)의 일부분이 식각되어 소스 영역(1432 및 1433)의 일부분을 노출시킨다. 그 후 전도성 스트랩(conductive strap)(1462)이 형성되어 소스 영역(1432), 우물 접촉 영역(1434), 및 대응하는 전도성 플러그(824)를 다 함께 전기적으로 연결하며, 그 밖의 다른 전도성 스트랩(1462)이 형성되어 소스 영역(1433) 및 우물 접촉 영역(1435)을 서로 전기적으로 연결한다. 특정 실시예에서, Ti, Ta, W, Co, Pt와 같은 내화성 금속이 작업부재 위에 증착될 수 있고, 노출된 규소(가령, 사실상 단결정 또는 다결정 규소)와 선택적으로 반응하여 금속 규화물을 형성한다. 내화성 금속의 미반응 부분은 절연층(1402) 위에 놓이고 절연 스페이서(1428)가 제거됨으로써, 전도성 스트랩(1462)이 남겨진다. 도시되어 있지는 않지만, 게이트 전극(1424 및 1425)의 최상부 부분이 노출될 수 있고, 내화성 금속과 반응할 수 있다. 그러나, 그러한 장소에서의 금속 규화물은 소스 영역(1432 및 1433) 및 우물 접촉 영역(1434 및 1435)에 접해있는 금속 규화물과 이격되어 있고, 따라서, 게이트 전극(1424 및 1425), 소스 영역(1432 및 1433) 중 임의의 영역, 및 우물 영역(1426 및 1427) 사이에 전기적 쇼트(short)가 형성되지 않는다. 도 10에 도시된 바와 같이, 공정 중 이와 같은 지점에서, 하이사이드 및 로우사이드 전력 트랜지스터가 형성된다. 집적 회로의 서로 다른 부분을 집적회로의 단자 또는 그 밖의 다른 부분과 적합하게 연결하기 위해, 뒤이은 공정이 수행되어 인터커넥트 또는 그 밖의 다른 배선(wiring)을 형성할 수 있다.
도시되어 있지는 않지만, 필요하거나 요구되는 바대로 추가적이거나 더 적은 층 또는 특징부가 사용되어 전자 장치를 형성할 수 있다. 전계 고립 영역(field isolation region)이 비록 도시되어 있지 않으나, 하이사이드 전력 트랜지스터의 부분을 로우사이드 전력 트랜지스터로부터 전기적으로 고립시키는 것을 돕기 위해 이용될 수 있다. 또 다른 실시예에서, 더 많은 절연 레벨 및 인터커넥트 레벨이 이용될 수 있다. 예를 들어, 특정 인터커넥트 레벨이 전도층(944)을 위해 이용될 수 있고, 서로 다른 인터커넥트 레벨이 게이트 전극(1424 및 1425)을 위해 이용될 수 있다. 작업부재 위에 부동화층(passivation layer)이 형성될 수 있다. 본 명세서를 읽은 후라면, 해당업계 종사자가 그들의 특정 이용을 위한 층 및 특징부를 결정할 수 있을 것이다.
도 10에 도시된 바와 같이, 전자 장치는 전력 트랜지스터와 실질적으로 동일한 그 밖의 다른 많은 전력 트랜지스터를 포함할 수 있다. 하이사이드 전력 트랜지스터가 서로 병렬 연결될 수 있으며, 로우사이드 전력 트랜지스터도 서로 병렬 연결될 수 있다. 이러한 하나 이상의 병렬연결구성은 충분히 효과적인 전자장치의 채널폭을 제공하여, 전자 장치의 정상 동작 동안 이용되는 비교적 높은 전류 흐름을 지원할 수 있다. 특정 실시예에서, 각각의 전력 트랜지스터는 대략 30V의 최대 소스-드레인 전압차, 및 대략 20V의 최대 소스-게이트 전압차를 가지도록 설계될 수 있다. 정상 동작 동안, 소스-드레인 전압차는 대략 20V 이하이며, 소스-게이트 전압차는 대략 9V 이하이다. 전도층(944)은, 정상 동작 동안 하이사이드 또는 로우사이드 트랜지스터 중 하나의 소스단자에 대해 실질적으로 일정한 전압으로 유지되어 드레인-게이트 커패시턴스를 줄일 수 있다. 특정 실시예에서, 전도층(944)은 실질적으로 0V로 있을 수 있고, 이러한 경우, 전도층(944)은 접지 평면으로서 행동할 수 있다. 또 다른 실시예에서, 하이사이드 전력 트랜지스터에 인접한 전도층(944)의 부분은 소스 영역(1432)에 연결될 수 있고, 로우사이드 전력 트랜지스터에 인접한 전도층(944)의 또 다른 부분은 소스 영역(1433)에 연결될 수 있다.
추가적 처리가 수행되어, 반도체층(304)의 내부 부분(426 또는 428) 또는 그 밖의 다른 부분 내에 부분적으로 또는 완전히 놓일 수 있는 전자적 구성요소를 형성할 수 있다. 전자적 구성요소는 트랜지스터, 저항, 커패시터, 다이오드 등을 포함할 수 있다. 트랜지스터는 전계 효과 트랜지스터 또는 바이폴라 트랜지스터를 포함할 수 있다. 각각의 트랜지스터는 대략 10V 미만의 소스-드레인 또는 이미터-콜렉터 전압차, 대략 10V와 대략 50V 사이의 소스-드레인 또는 이미터-콜렉터 전압차, 또는, 대략 50V를 초과하는 소스-드레인 또는 이미터-콜렉터 전압차로 정상 동작하도록 설계될 수 있다. 도 11 내지 15는, 도 9에 도시된 바와 같이, 섹션(122, 124, 132, 및 134) 내에 형성될 수 있는 전자적 구성요소를 도시한다.
도 11은 MOSFET 구조의 횡단면도를 도시한다. 반도체 영역(1002)이 반도체층(304) 내 또는 내부 부분(426 또는 428) 내에 위치될 수 있다. 게이트 유전층(1022) 및 게이트 전극(1024)이 반도체 영역(1002) 위에 형성될 수 있다. 소스/드레인 영역(1004)이 반도체 영역(1002)의 부분에서 형성될 수 있다. 측벽 스페이서(1026)가, 저농도로 도핑된 드레인 또는 소스/드레인 영역(1004)의 뻗어있는 부분을 형성한 이후, 및 소스/드레인 영역(1004)의 고농도로 도핑된 비교적 깊은 부분을 형성하기 전에 형성될 수 있다. 도 11에 도시된 트랜지스터 구조는 p-채널 트랜지스터 또는 n-채널 트랜지스터일 수 있다. 트랜지스터는 강화 모드 트랜지스터 또는 공핍 모드 트랜지스터일 수 있다. 특정 실시예에서, 소스/드레인 영역(1004)은 반도체 영역(1002)의 전도성 유형과 반대되는 전도성 유형을 가진다. 또 다른 실시예에서, 소스/드레인 영역(1004)은 서로 전기적으로 연결될 수 있고, 최종 구조가 커패시터로서 행동한다.
추가적인 트랜지스터가 형성되어, 인버터, 래치(latch) 등을 형성할 수 있다. 특정 실시예에서, 도 11에 도시된 것과 유사한 트랜지스터 구조를 가지는 트랜지스터는, n-채널 트랜지스터가 섹션(122) 내의 반도체층(304) 내에 부분적으로 또는 전체적으로 놓이도록 하고, p-채널 트랜지스터가 섹션(124)의 내부 부분(426) 내에 부분적으로 또는 전체적으로 놓이도록 하며, 또 다른 n-채널 트랜지스터가 섹션(132) 내의 내부 부분(428) 내에 부분적으로 또는 전체적으로 놓이도록 하고, 또 다른 p-채널 트랜지스터가 섹션(134)의 내부 부분(426) 내에 부분적으로 또는 전체적으로 놓이도록 한다. 섹션(122 및 124) 내의 전자적 구성요소는 하이사이드 전력 트랜지스터의 제어 전극(가령, 게이트 전극 또는 베이스 영역)을 제어하는데 사용되는 제어 회로의 적어도 일부분일 수 있고, 섹션(132 및 134) 내의 전자적 구성요소는 로우사이드 전력 트랜지스터의 제어 전극(가령, 게이트 전극 또는 베이스 영역)을 제어하는데 사용되는 제어 회로의 적어도 일부분일 수 있다.
도 12는 저항의 횡단면도를 도시한다. 반도체 영역(1102)이 반도체층(304) 내 또는 내부 부분(426 또는 428) 내에 위치될 수 있다. 단자 영역(terminal region)(1104)이 반도체 영역(1102)의 부분에서 형성될 수 있다. 저항 몸체 영역(resistor body region)(1126)이 단자 사이에 형성될 수 있다. 저항 몸체 영역(1126)은 단자 영역(1104)에 비하여 좀 더 저농도로 도핑되며, 단자 영역(1104)에 비해 저항의 저항성에 대해 실질적으로 더 큰 효과를 가진다. 특정 실시예에서, 단자 영역(1104) 및 저항 몸체 영역(1126)은 반도체 영역(1102)의 전도성 유형과 반대되는 전도성 유형을 가지며, 반도체 영역(1102) 내에 완전히 놓여 있다.
도 13은 바이폴라 트랜지스터의 횡단면도를 도시한다. 반도체 영역(1202)은 반도체층(304) 내 또는 내부 부분(426 또는 428) 내에 위치될 수 있다. 콜렉터(1222)가 도핑 구조물(416 또는 418)의 부분일 수 있고, 또는 도핑 구조물(416 또는 418)과 분리되어 이격되어 있을 수도 있다. 도핑 영역(1224)이 콜렉터(1222)에 인접하게 놓여있다. 특정 실시예에서, 도핑 영역(1224)은 콜렉터(1222)와 동일한 전도성 유형을 가지며, 콜렉터에 비해 더 저농도인 최고 도펀트 농도를 가진다. 도핑 영역(1224)은 선택사항이며, 또 다른 실시예에서 생략될 수 있다. 도 13에 도시된 실시예에서, 콜렉터(1222)는 베이스 영역(1242)의 하부와 측면을 둘러싼다. 베이스 영역(1242)은 콜렉터(1222)와 반대되는 전도성 유형을 가지며, 콜렉터(1222)에 비해 더 고농도인 최대 도펀트 농도를 가진다. 접촉 영역(1244)은 베이스 영역(1242)과 동일한 전도성 유형을 가지며, 베이스 영역(1242)에 비해 더 고농도인 최고 도펀트 농도를 가진다. 접촉 영역은 옴 접촉(옴 콘택트)(ohmic contact)이 베이스 영역(1242)에 형성되도록 할 수 있다. 이미터 영역(1262)이 베이스 영역(1242)에 인접하게 놓인다. 이미터 영역(1262)은 베이스 영역(1242)과 반대되는 전도성 유형을 가지며, 베이스 영역(1242)에 비해 더 고농도인 최고 도펀트 농도를 가진다. 도시된 바와 같은 바이폴라 트랜지스터는 npn 또는 pnp 바이폴라 트랜지스터일 수 있다. 도 13에 도시된 바와 같이, 바이폴라 트랜지스터는 수직형(vertical) 트랜지스터(주 전류 흐름에 의해 결정됨), 또는 수평형(lateral) 트랜지스터(도시되지 않음)일 수 있다.
도 14는 또 다른 MOSFET 구조의 횡단면도를 도시한다. 도 14의 특정 트랜지스터는 측면 확산 MOSFET(LDMOS) 트랜지스터이다. 반도체 영역(1302)이 반도체층(304) 내 또는 내부 부분(426 또는 428) 내에 위치될 수 있다. 도핑 영역(1304 및 1306)이, 서로 다른 전도성 유형을 가지는 우물 영역을 포함할 수 있다. 도핑 영역(1304 및 1306)에 대한 도펀트 농도가 서로 동일하거나 다를 수 있다.
게이트 유전층(1322) 및 게이트 전극(1324)이 도핑 영역(1304) 위에 형성될 수 있다. 소스 영역(1362) 및 몸체 접촉 영역(1364)이 도핑 영역(1304)의 부분에서 형성될 수 있고, 드레인 영역(1366)이 도핑 영역(1306)의 부분에서 형성될 수 있다. 소스 영역(1362)은 도핑 영역(1304)과 반대되는 전도성 유형을 가지며, 도핑 영역(1304)에 비해 더 고농도인 최고 도펀트 농도를 가진다. 몸체 접촉 영역(1364)은 도핑 영역(1304)과 동일한 전도성 유형을 가지며, 도핑 영역(1304)에 비해 더 고농도인 최고 도펀트 농도를 가진다. 특정 실시예에서, 소스 영역(1362) 및 몸체 접촉 영역(1364)은 서로 전기적으로 연결된다. 드레인 영역(1366)은 도핑 영역(1306)과 동일한 전도성 유형을 가지며, 도핑 영역(1366)에 비해 더 고농도인 최고 도펀트 농도를 가진다. 소스 영역(1362)과 도핑 영역(1306) 사이, 및 게이트 유전층(1322)에 인접한 도핑 영역(1304)의 부분이 LDMOS 트랜지스터에 대한 채널 영역이다. LDMOS 트랜지스터는 n-채널 트랜지스터, 또는 p-채널 트랜지스터일 수 있다.
도 15는, 도 10과 관련해 도시되고 설명된 바와 같은 고전력 및 저전력 트랜지스터로부터의 특징부를 갖는 특정 트랜지스터의 횡단면도를 도시한다. 하이사이드 및 로우사이드 전력 트랜지스터와 달리, 이러한 특정 트랜지스터는 매몰 전도 영역(102)에 전기적으로 연결되는 전극을 갖지 않는다. 따라서, 트랜지스터 구조가 전도성 구조물(724) 및 전도성 플러그(824)와 이격되어 있다. 특정 트랜지스터는 n-채널 트랜지스터 또는 p-채널 트랜지스터일 수 있다. 도 14의 LDMOS 트랜지스터에 대한 이러한 구조의 이점은, 하이사이드 전력 트랜지스터를 형성하는데 있어서 추가적 처리가 필요하지 않고, 임계값 및 항복 전압과 같은 고유의 전기적 특징들이 하이사이드 전력 트랜지스터와 유사할 수 있다는 것이다.
바이폴라 트랜지스터, LDMOS 트랜지스터, 및 특정 트랜지스터(도 13, 14 및 15에 모두 도시되어 있음)가, 도 11에 도시된 트랜지스터와 같은 디지털 로직 트랜지스터보다 높은 소스-드레인 전압으로, 그리고, 하이사이드 및 로우사이드 전력 트랜지스터보다 낮은 소스-드레인 전압으로 정상 동작하는 전력 트랜지스터일 수 있다. 제한이 없는 예시에서, 이러한 트랜지스터들은 대략 10V에서 대략 50V의 소스-드레인 전압으로 정상동작할 수 있고, 하이사이드 및 로우사이드 전력 트랜지스터는 대략 50V이상의 소스-드레인 전압에서 정상 동작한다. 또 다른 실시예에서, 소스-드레인 전압의 서로 다른 범위가 전력 트랜지스터에 대해 이용될 수 있다. 필요하거나 요구되는 경우, 도 13, 14, 또는 15에 도시된 바와 같은 임의의 트랜지스터가, 도 13, 14, 또는 15에 도시된 또 다른 트랜지스터를 대신하여, 또는 도시된 또 다른 트랜지스터와 함께 이용될 수 있다.
도 10 내지 15는 본원에서 설명된 바와 같이 형성될 수 있는 일부 전자적 구성요소를 포함한다. 본 명세서를 읽은 후라면, 해당업계 종사자는 전술된 전자적 구성요소에 더하여, 또는 이를 대신하여 그 밖의 다른 전자적 구성요소가 형성될 수 있음을 이해할 것이다. 또 다른 실시예에서, 섹션(122, 124, 126, 132, 134, 및 136) 이 모두 형성될 필요는 없다. 예를 들어, n-채널 트랜지스터만이 형성되고 p-채널 트랜지스터는 형성되지 않는 경우, 섹션(124 및 134)이 필요하지 않고 생략될 수 있으며, p-채널 트랜지스터만이 형성되고 n-채널 트랜지스터는 형성되지 않는 경우, 섹션(122 및 132)이 필요하지 않고 생략될 수 있다. 본 명세서를 읽은 후라면, 해당업계 종사자는 집적 회로의 설계를 특정 이용에 따라 맞출 수 있다.
본원에 기술된 개념에 따라, 동일한 다이의 서로 다른 부분 내의 제어 로직 및 잠재적으로 그 밖의 다른 회로소자를 이용하여 하이사이드 및 로우사이드 전력 트랜지스터가 집적되도록, 집적회로가 형성될 수 있다. 전력 트랜지스터를 위한 제어 회로소자, 하이사이드 전력 트랜지스터, 및 로우사이드 전력 트랜지스터를 위한 분리된 다이 사이의 와이어 본딩(wire bond)이 더 이상 필요하지 않기 때문에, 기생 저항성(parasitic resistance) 및 인덕턴스가 낮아질 수 있다. 이러한 낮아진 기생 저항성 및 인덕턴스는, 전자 장치의 성능을 향상시키고, 더 작은 전자 장치가 형성될 수 있도록 한다.
서로 다른 영역의 트랜지스터 사이의 기생 인덕턴스 감소의 한 가지 특유 이점은, 하이사이드 및 로우사이드 전력 트랜지스터 사이를 스위칭할 때, 하이사이드 및 로우사이드 트랜지스터의 제어 전극에서 제어 신호를 수신하는 지연 시간(delay time)을 적게 하고, 스위칭 또는 출력 노드의 신호(ringing)를 줄일 수 있다는 것이다. 이러한 과도기간 동안, 하이사이드 및 로우사이드 전력 트랜지스터 사이의 기생 인덕턴스는 로우사이드 트랜지스터의 출력 커패시턴스와 반응하여 공진 회로를 형성한다. 이러한 공진 회로는 회로의 출력 노드상에 바람직하지 않은 고주파수 전압 스윙을 발생시킬 수 있다. 이러한 전압 스윙은 장치에 바람직하지 않은 전압 스트레스를 발생시키고, 회로 소자 제어를 복잡하게 하며, 전압 조정기의 전체적인 전력 변환 효율성을 감소시킬 수 있다. 본원에 기술된 실시예는 하이사이드와 로우사이드 전력 트랜지스터 사이의 기생 인덕턴스의 감소를 가능하게 하여, 출력 노드 신호(ringing)를 최소화할 수 있다. 더욱이, 하이사이드와 로우사이드 전력 트랜지스터 사이의 나머지 기생성은 매몰 전도층의 저항에 의해 지배되어, 출력 노드에서의 신호(ringing)를 좀 더 효과적으로 제어할 수 있도록 한다.
두 트랜지스터 유형 사이의 기생 저항성은 작은 하이사이드 전력 트랜지스터와 작은 로우사이드 전력 트랜지스터가 쌍으로 결합함으로써 좀 더 감소될 수 있고, 그 후 이러한 다수 쌍의 트랜지스터들이 서로 병렬연결되어 더욱 효과적인 장치가 형성될 수 있다. 이들 하이사이드 및 로우사이드 전력 트랜지스터 사이의 평균 측면 거리가 매몰 전도층의 두께보다 작은 경우, 하이사이드 트랜지스터로부터의 전류가 매몰 전도층의 전체 두께를 통과해 로우사이드 트랜지스터에 도달할 필요가 없어지며, 따라서 총 기생 저항성이 감소한다.
필요하거나 바람직한 경우 그 밖의 다른 실시예가 이용될 수 있다. 반도체층(304) 및 수직 전도성 구조물 내의 우물 영역 및 그 밖의 다른 도핑 영역에 관한 변형을 위한 대안을 살펴보기로 한다.
도 4에서 전술된 바와 같이, 섹션(124)은, 도핑 구조물(416)이, 반도체층(304)의 내부 부분(426)을 둘러싸는 매몰 도핑 영역(206) 및 수직 부분(406)을 포함하는 집적 회로의 일부분에 대한 도시를 포함한다. 전술된 바와 같이, 도핑 구조물은 필요하지 않을 수 있다. 도 16에서, 다른 경우라면 내부 부분(426)이 놓였을 반도체층의 부분을 도핑함으로써 도핑 영역(1526)이 형성될 수 있다. 특정 실시예에서, 주입 차단층(도 4의 주입 차단층(402)과 유사함) 및 마스크층이 반도체층(304) 위에 형성된다. 이러한 실시예에서, 도펀트가 반도체층(304)으로 주입되는 위치에, 마스크층의 개구부가 대응한다. 도펀트는 반도체층(304)으로 주입되어 도핑 영역(1526)을 형성한다. 도핑 영역(1526)의 전도성 유형은 반도체층(304)의 전도성 유형과 동일하거나, 다를 수 있다. 도핑 영역(1526)은, 그 자체로 우물 영역이거나, 또는 반도체층(304)의 일부분을 포함하는 더 큰 우물 영역의 일부분일 수 있다. 특정 실시예에서, 도핑 영역(1526)의 도펀트 농도는 매몰 도핑 영역(106)보다는 반도체층(304)의 도펀트 농도에 더 가깝다. 전술된 바와 같이 처리가 계속될 수 있다. 도핑 영역(1526)에 유사한 도핑 영역이 섹션(134 및 132)의 도핑 구조물(416 및 418) 및 내부 부분(426 및 428)을 대신하여 각각 형성될 수 있고, 또는, 섹션(122)의 반도체층의 부분에 형성될 수도 있다. 본 명세서를 읽은 후라면, 해당업계 종사자는, 집적 회로의 특정 섹션에 도핑 영역(1526)에 유사한 도핑 영역, 또는 도핑 구조물(416 및 418) 및 내부 부분(426 및 428)의 조합이 형성되는지 여부 및 형성되는 위치, 또는 아무것도 형성되지 않는지(가령, 도핑 영역 또는 상기 조합이 형성되지 않음) 등을 판단할 수 있을 것이다.
전술된 바와 같이, 도 5에서 도핑 구조물(526)의 수직 도핑 영역(524), 및 도 6에서 트렌치(624)를 형성한 이후, 트렌치(624)의 벽을 따라 절연 측벽 스페이서(626)가 형성된다. 또 다른 실시예에서, 수직 도핑 영역(524)과 절연 측벽 스페이서(626) 중 하나 이상이 생략된다. 수직 도핑 영역(524)은, 특정 섹션에서 매몰 도핑 영역에 의해 점유되는 상기 영역(위에서 바라봄)이 동일한 섹션 내의 수직 도핑 영역(524) 및 반도체층(304) 사이의 잠재적 경계 영역(interfacial area)보다 사실상 클 때 생략될 수 있다. 또한, 해당업계 종사자는, 수직 도핑 영역(524)이 상당한 역효과 없이 생략될 수 있는 경우인지 판단하기 위해 섹션 내의 전기장을 고려할 수 있다. 통상적으로, 임의의 수직 도핑 영역(524)이 이용되는 경우, 추가적 처리 단계 또는 복잡도를 야기하지 않고, 부가하는 추가적 수직 도핑 영역(524)이 이용될 수 있다.
도 17을 참조하면, 특정 일 실시예에서, 수직 도핑 영역(524)을 형성하는데 이용되는 공정 시퀀스가 수행되지 않는다. 반도체층(304)을 부분적으로, 또는 완전히 통과해 뻗어 있는 트렌치(624)와 유사한 트렌치가 형성된다. 이러한 특정 실시예에서, 절연 측벽 스페이서(626)를 형성하는데 이용되는 공정 시퀀스가 생략된다. 뒤이어, 전술된 기법 중 임의의 것을 이용하여, 트렌치 내에 전도성 구조물(724)이 형성되며, 그 후 전도성 플러그(824)가 형성된다. 전도성 구조물(724)에 의해 매몰 전도 영역(106) 및 매몰 전도성 구조물(102)이 서로 전기적으로 연결된다.
또 다른 실시예에서, 수직 도핑 영역(524)과 같은 수직 도핑 영역이 서로 다른 기법을 이용하여 형성될 수 있고, 전도성 플러그(824)가 모든 섹션 내에 형성되지 않거나 또는 아예 형성되지 않을 수 있다. 도 18에서, 수직 도핑 영역(524)을 형성하는데 이용되는 도핑 시퀀스가 생략될 수 있다. 반도체층(304)을 통과해 뻗어 있는 트렌치를 형성한 이후, 패드층(502) 및 저지층(504)(도 18에 도시되지 않음)을 포함하는 작업부재 위에, 및 트렌치 내에, 도핑 반도체층이 순응적으로 증착된다. 도핑 반도체층은 이방성으로 식각되어, 저지층(504) 위 및 트렌치의 하부에 놓인 도핑 반도체층의 일부분을 제거하며, 도핑 반도체 스페이서(1722)를 남긴다. 도핑 반도체 스페이서(1722)는 전술된 수직 도핑 영역(524)과 동일한 도펀트 유형 및 도펀트 농도를 가진다. 전술된 바와 같이 절연 측벽 스페이서(626)가 형성될 수 있다. 수직 전도성 구조물(1724)은, 그 상부가 트렌치 내에서 오목해지는 것을 제외하고, 수직 전도성 구조물(1724) 과 관련해 기술된 기법 중 임의의 기법을 이용하여 형성될 수 있다. 절연 측벽 스페이서(626)를 형성한 이후 패드층(502) 및 저지층(504)이 제거되지 않은 경우, 상기 패드층(502) 및 저지층(504)이 제거될 수 있다. 또 다른 실시예에서, 수직 전도성 구조물(1724), 및 수직 전도성 구조물(724)과 전도성 플러그(824)의 조합은 동일한 집적 회로의 서로 다른 섹션에서 형성될 수 있다.
또 다른 실시예에서, 또 다른 유형의 수직 전도성 구조물이 형성될 수 있다. 예를 들어, 도 7 내지 9에는 도시되어 있지 않지만, 수직 전도성 구조물이 섹션(132) 내에 형성될 수 있다. 도 19를 참조하면, 트렌치(1802)가 오직 부분적으로 반도체층(304)을 통과해 매몰 전도 영역(102)을 향해 뻗어 있는 것을 제외하고, 트렌치(624)와 관련해 기술된 기법 중 임의의 기법을 이용하여 트렌치(1802)가 형성될 수 있다. 절연 측벽 스페이서(626)와 관련해 기술된 기법 중 임의의 기법을 이용하여 절연 측벽 스페이서(1804)가 형성될 수 있다. 또 다른 식각공정이 수행되어, 트렌치가 매몰 전도 영역(102)으로 뻗어 있을 수 있다. 도 20에서, 전술된 전도성 구조물(724) 및 전도성 플러그(824)를 형성하는데 이용되는 기법 중 임의의 기법을 이용하여, 전도성 구조물(1924) 및 전도성 플러그(1926)가 형성된다. 또 다른 실시예에서, 수직 전도성 구조물(1924)과 전도성 플러그(1926)의 조합, 및 수직 전도성 구조물(724)과 전도성 플러그(824)의 조합이 동일한 집적 회로의 서로 다른 섹션에 형성될 수 있다. 또 다른 실시예(도시되지 않음)에서, 트렌치가 매몰 전도 영역(102)으로 완전히 뻗어 있지 않을 수 있다. 매몰 전도층에 인접하지만 도달하지는 않은 하부를 갖는 트렌치가 형성될 수 있다. 트렌치 내에 도핑 반도체 물질이 형성될 수 있고, 확산 작업이 수행되어 도펀트를 매몰 전도 영역(102)으로 확산시킬 수 있다.
본 명세서를 읽은 후라면, 해당업계 종사자는, 본원에 기술된 개념으로부터 벗어나지 않고 그 밖의 다른 많은 실시예가 이용될 수 있음을 이해할 것이다. 서로 다른 구조와 도핑 영역의 이용 및 형성에 있어서의 유연성으로 인해, 해당업계 종사자는, 복잡한 처리 시퀀스를 이용한 공정 단계 또는 공정 흐름을 발전시키지 않고, 기존 설비 및 기술을 더 좋게 강화하거나 여러 다른 응용을 위해, 구조와 공정을 맞출 수 있다. 필요하거나 바람직한 경우, 집적 회로의 부분 또는 전체에 대하여 전도성 유형이 반대로 될 수 있다.
본원에 기술된 실시예는 대략 1019 atoms/cm3 미만의 최고 도펀트 농도를 가지는 영역을 포함할 수 있다. 금속 함유 물질을 이용한 옴 콘택트가 필요하거나 바람직한 경우, 이러한 도핑 영역의 부분은 대략 1019 atoms/cm3 이상의 최고 도펀트 농도를 가지도록 국지적으로 도핑될 수 있다. 제한이 없는 예시에서, 매몰 도핑 영역(106)은 대략 1019 atoms/cm3 미만의 최고 도펀트 농도를 가질 수 있다. 전도성 구조물(724)가 W 또는 WSi를 포함하는 경우, 트렌치(624)의 하부를 따르는 부분과 같은 전도성 구조물(724)에 가까운 매몰 도핑 영역(106) 부분으로, 국지적으로 최고 도펀트 농도가 대략 1019 atoms/cm3 이상이 되게 증가하도록 주입이 이루어져서, 매몰 도핑 영역(106)과 전도성 구조물(724) 사이에 옴 콘택트의 형성을 도울 수 있다.
여러 다양한 형태와 실시예가 가능하다. 이러한 형태와 실시예 중 일부가 후술된다. 본 명세서를 읽은 후에, 해당업계 종사자라면 이러한 형태와 실시예가 단지 예시적일 뿐 본 발명의 범위를 제한하려는 의도가 아님을 이해할 것이다.
본 발명의 제 1형태에서, 전자 장치는 매몰 전도 영역과, 매몰 전도 영역 위에 놓이는 반도체층을 포함한 집적 회로를 포함할 수 있다. 반도체층은 주표면 및 그 반대쪽 표면(opposing surface)을 가지며, 매몰 전도 영역은 상기 주표면보다는 그 반대쪽 표면에 더 가깝게 놓인다. 또한 전자 장치는, 반도체층을 통과해 뻗이 있으면서 매몰 전도 영역에 전기적으로 연결되는 제 1 수직 전도성 구조물을 포함할 수 있다. 전자 장치는 제 1 도핑 구조물 및 제 1 우물 영역을 추가로 포함할 수 있다. 상기 주표면보다 그 반대쪽 표면에 더 가깝게 놓인 제 1 도핑 구조물은, 매몰 전도 영역과 반대되는 전도성 유형을 가지며, 상기 매몰 전도 영역에 전기적으로 연결된다. 제 1 우물 영역은 반도체층의 제 1 부분을 포함할 수 있고, 여기서, 상기 제 1 부분은 제 1 도핑 구조물을 가지며 제 1 도핑 구조물에 비해 더 낮은 도펀트 농도를 가진다.
상기 제 1형태의 실시예에서, 제 1 도핑 구조물은 매몰 전도 영역에 인접하게 놓이는 수평 부분, 및 제 1 수직 전도성 구조물에 인접하게 놓이는 수직 부분을 포함하며, 상기 제 1 수직 전도성 구조물에 전기적으로 연결된다. 또 다른 실시예에서, 제 1 우물 영역은 제 2 도핑 구조물을 포함하며, 여기서, 상기 제 2 도핑 구조물은 제 1 도핑구조물(제 2 도핑 구조물을 둘러싸고 있음)과 이격되어 있으며, 제 1 도핑 구조물에 비해 더 높은 도펀트 농도를 가진다. 또 다른 실시예에서, 제 1 우물 영역 및 매몰 전도 영역은 동일한 전도성 유형을 가지거나, 서로 반대되는 전도성 유형을 가진다.
상기 제 1 형태의 추가적 실시예에서, 전자 장치는 반도체층의 제 2 부분을 포함하는 제 2 우물 영역을 추가로 포함하며, 여기서, 상기 제 2 우물 영역은 제 1 우물 영역 및 제 1 도핑 구조물과 이격되어 있다. 특정 실시예에서, 전자 장치는, 반도체층을 통과해 뻗어 있으면서 매몰 전도 영역에 전기적으로 연결되는 제 2 수직 전도성 구조물을 추가로 포함하고, 제 1 도핑 구조물과 이격되어 있으면서 매몰 전도 영역과 반대되는 전도성 유형을 가지는 제 2 도핑 구조물을 추가로 포함한다. 제 2 도핑 구조물은, 매몰 전도 영역에 인접하게 놓이는 수직 부분, 및 제 2 수직 전도성 구조물에 인접하게 놓이는 수직 부분을 포함할 수 있고, 제 2 수직 전도성 구조물에 전기적으로 연결될 수 있으며, 반도체층의 제 2 부분을 둘러쌀 수 있다.
상기 제 1 형태의 또 다른 특정 실시예에서, 전자 장치는, 반도체층을 통과해 뻗어 있는 제 2 수직 전도성 구조물을 추가로 포함하며, 매몰 전도 영역에 전기적으로 연결된다. 또한, 전자 장치는 제 1 도핑 구조물과 이격되어 있는 제 2 도핑 구조물을 추가로 더 포함하며, 상기 제 2 도핑 구조물은, 매몰 전도 영역과 반대되는 전도성 유형을 가지고 주표면보다 그 반대쪽 표면에 더 가깝게 놓이며 매몰 전도 영역에 전기적으로 연결된다. 또 다른 특정 실시예에서, 제 2 우물 영역은 제 2 도핑 구조물을 추가로 포함하며, 여기서, 제 2 도핑 구조물은 제 2 부분과 접하면서 이를 감싸며, 이러한 제 2 부분에 비해 더 높은 도펀트 농도를 가진다.
추가적인 특정 실시예에서, 전자 장치는 반도체층의 제 3 부분을 포함하는 제 3 우물 영역을 추가로 포함하며, 여기서, 상기 제 3 우물 영역은 제 1 및 제 2 우물 영역과 이격되어 있다. 특정 실시예에서, 제 3 우물 영역은 제 2 도핑 구조물을 추가로 포함하고, 여기서, 상기 제 2 도핑 구조물은 제 3 부분과 접하면서 이를 감싸며, 이러한 제 3 부분과 동일한 전도성 유형을 가지고, 제 3 부분에 비해 더 높은 도펀트 농도를 가진다. 또 다른 특정 실시예에서, 전자 장치는 반도체층의 제 4 부분을 포함하는 제 4 우물 영역을 추가로 포함하며, 여기서, 상기 제 4 우물 영역은 제 1, 제 2, 및 제 3 우물 영역과 이격되어 있다.
상기 제 1 형태의 또 다른 실시예에서, 전자 장치는 제 2 수직 전도성 구조물 및 제 2 도핑 구조물을 추가로 포함한다. 수직 전도성 구조물은 반도체층을 통과해 뻗어 있고, 매몰 전도 영역에 전기적으로 연결된다. 제 2 도핑 구조물은 매몰 전도 영역과 반대되는 전도성 유형을 가지며, 매몰 전도 영역에 인접하게 놓이는 수직 부분 및 제 3 수직 전도성 구조물에 인접하게 놓이는 수직 부분을 포함한다. 제 2 도핑 구조물은 제 2 수직 전도성 구조물에 전기적으로 연결된다. 제 1 우물 영역 및 제 4 우물 영역은 서로 반대되는 전도성 유형을 가진다. 특정 실시예에서, 제 1 우물은 p-우물 영역이고, 제 2 우물 영역은 n-우물 영역이며, 제 3 우물 영역은 또 다른 p-우물 영역이고, 제 4 우물 영역은 또 다른 n-우물 영역이다.
상기 제 1 형태의 특정 실시예에서, 집적 회로는 제 1 전력 트랜지스터 및 제 2 전력 트랜지스터를 추가로 포함한다. 제 1 전력 트랜지스터는 제 1 전류 운반 전극(current-carrying electrode), 제 2 전류 운반 전극, 및 제 1 제어 전극을 포함하며, 여기서, 상기 제 1 전류 운반 전극은 제 1 단자(terminal)에 연결된다. 제 2 전력 트랜지스터는 제 3 전류 운반 전극, 제 4 전류 운반 전극, 및 제 2 제어 전극을 포함한다. 집적 회로에서, 제 2 전류 운반 전극, 제 3 전류 운반 전극, 및 매몰 전도 영역은 서로 전기적으로 연결된다. 제 4 전류 운반 전극은, 제 1 단자와는 다른 전압으로 동작하도록 설계된 제 2 단자에 연결된다. 집적 회로는, 제 1 우물 영역 내의 제 1 전자적 구성요소 및 제 2 우물 영역 내의 제 2 전자적 구성요소를 추가로 포함하며, 여기서, 제 1 전자적 구성요소는 제 1 제어 전극에 연결되는 제 1 제어 회로의 부분이고, 제 2 전자적 구성요소는 제 1 제어 전극에 연결되는 제 1 제어 회로의 부분이다. 또한, 집적 회로는 제 3 우물 영역 내의 제 3 전자적 구성요소 및 제 4 우물 영역 내의 제 4 전자적 구성요소를 추가로 포함하고, 여기서, 제 3 전자적 구성요소는 제 2 제어 전극에 연결되는 제 2 제어 회로의 부분이며, 제 4 전자적 구성요소는 제 2 제어 전극에 연결되는 제 2 제어 회로의 부분이다.
제 2 형태에서, 전자 장치는 매몰 전도 영역, 및 매몰 전도 영역 위에 놓이는 반도체층을 포함하는 집적 회로를 포함할 수 있다. 반도체층은 주표면, 및 그 반대쪽 표면을 포함할 수 있고, 매몰 전도 영역은 상기 주표면보다 그 반대쪽 표면에 더 가깝게 놓일 수 있다. 또한, 전자 장치는 반도체층을 통과해 뻗어 있으면서 매몰 전도 영역에 전기적으로 연결되는 제 1 수직 전도성 구조물을 포함할 수 있다. 또한 전자 장치는 제 1 도핑 구조물을 포함하는 제 1 우물 영역을 추가로 포함할 수 있으며, 여기서, 제 1 도핑 구조물은 매몰 전도 영역 및 제 1 수직 전도성 구조물 각각으로부터 이격되어 있다. 또한 전자 장치는 제 1 우물 영역 내에 부분적으로 또는 전체적으로 놓이는 전계 효과 트랜지스터(field-effect transistor)를 추가로 포함할 수 있다.
상기 제 2 형태의 또 다른 실시예에서, 전자 장치는 반도체층을 통과해 뻗어 있으면서 매몰 전도 영역에 전기적으로 연결되는 제 2 수직 전도성 구조물을 추가로 포함한다. 또한 전자 장치는 반도체층 내의 제 2 도핑 구조물을 포함할 수 있으며, 여기서, 상기 제 2 도핑 구조물은 매몰 전도 영역 및 제 1 수직 전도성 구조물에 인접하게 놓인다. 전자 장치는 반도체층의 내부 부분을 포함하는 제 2 우물 영역을 추가로 포함할 수 있다. 제 2 도핑 구조물은 반도체층의 내부 부분을 둘러싸며, 제 1 우물 영역 및 제 2 우물 영역은 서로 반대되는 전도성 구조물을 가진다.
제 3형태에서, 집적 회로를 포함하는 전자 장치를 형성하는 공정은 매몰 전도 영역 위에 놓이는 반도체층을 포함하는 기판을 제공하는 단계를 포함할 수 있고, 여기서, 상기 반도체층은 주표면 및 그 반대쪽 표면을 가지며, 매몰 전도 영역은 주표면보다 그 반대쪽 표면에 더 가깝게 놓인다. 또한 상기 공정은 반도체층 내의 제 1 도핑 구조물을 형성하는 단계를 포함할 수 있고, 여기서, 상기 제 1 도핑 구조물은 주표면보다 그 반대쪽 표면에 더 가깝게 놓이며, 매몰 전도 영역과 반대되는 전도성 유형을 가진다. 상기 공정은 반도체층을 통과해 뻗어 있는 제 1 수직 전도성 구조물을 형성하는 단계를 추가로 포함할 수 있다. 완성된 장치에서, 제 1 우물 영역이 제 1 도핑 구조물 및 매몰 전도 영역 위에 놓이는 반도체층의 제 1 부분을 포함할 수 있고, 제 1 도핑 구조물 및 제 1 수직 전도성 구조물은 서로 전기적으로 연결된다.
상기 제 3 형태의 실시예에서, 기판을 제공하고 제 1 도핑 구조물을 형성하는 단계는, 매몰 전도 영역 위에 반도체층의 제 1 부분을 포함하는 기판을 제공하는 단계, 제 1 도핑 구조물의 제 1 수평 부분을 형성하기 위해 반도체층의 제 1 부분을 선택적으로 도핑하는 단계, 및 제 1 도핑 구조물의 제 1 수직 부분을 형성하기 위하여 반도체층의 제 2 부분을 선택적으로 도핑하는 단계를 포함한다. 또 다른 실시예에서, 상기 공정은 반도체층의 제 2 부분을 포함하는 제 2 우물 영역을 형성하는 단계를 포함하고, 여기서, 상기 제 2 우물 영역은 제 1 우물 영역과 반대되는 전도성 유형을 가진다. 특정 실시예에서, 상기 공정은 반도체층 내의 제 2 도핑 구조물의 제 2 수평 부분을 형성하는 단계를 추가로 포함하며, 여기서, 상기 제 2 수평 부분은 매몰 전도 영역과 이격되어 있다. 또한 상기 공정은 제 2 도핑 구조물의 제 2 수직 부분을 형성하는 단계롤 포함할 수 있고, 여기서, 상기 제 2 수직 부분은 반도체층의 제 2 수평 부분과 주표면 사이에 놓인다. 완성된 장치에서, 제 2 우물 영역은 제 2 도핑 구조물을 추가로 포함하고, 상기 제 2 도핑 구조물은 반도체층의 제 2 부분을 감싸며, 상기 제 2 부분보다 더 높은 도펀트 농도를 가진다.
상기 제 3 형태의 또 다른 특정 실시예에서, 상기 공정은 반도체층의 제 3 부분을 포함하는 제 3 우물 영역을 형성하는 단계를 추가로 포함하며, 여기서, 상기 제 3 우물 영역은 제 1 및 제 2 우물 영역과 이격되어 있다. 특정 실시예에서, 상기 공정은, 반도체층 내의 제 2 도핑 구조물의 제 2 수평 부분을 형성하는 단계, 제 2 도핑 구조물의 제 2 수직 부분을 형성하는 단계를 추가로 포함하며, 여기서, 상기 제 2 수직 부분은 반도체층의 제 2 수평 부분과 주표면 사이에 놓인다. 완성된 장치에서, 제 3 우물 영역은 제 2 도핑 구조물을 포함하고, 상기 제 2 도핑 구조물은 반도체층의 제 3 부분을 둘러싸며, 반도체층의 제 3 부분과 동일한 전도성 유형을 가지고, 상기 제 3 부분에 비해 더 높은 도펀트 농도를 가진다.
상기 제 3 형태의 또 다른 실시예에서, 상기 공정은 반도체층의 제 4 부분을 포함하는 제 4 우물 영역을 형성하는 단계를 추가로 포함하며, 여기서, 상기 제 4 우물 영역은 제 1, 제 2, 및 제 3 우물 영역과 이격되어 있다. 특정 실시예에서, 상기 공정은 반도체층의 제 2 도핑 구조물의 제 2 수평 부분을 형성하는 단계를 추가로 포함하며, 여기서, 상기 제 2 수평 부분은 매몰 전도 영역에 접한다. 또한 상기 공정은, 제 2 도핑 구조물의 제 2 수직 부분을 형성하는 단계를 포함하며, 여기서, 상기 제 2 도핑구조의 제 2 수직 부분은 제 2 도핑 구조물의 제 2 수평 부분 사이에 놓이며, 반도체층 두께의 대부분을 따라 뻗어 있다. 상기 공정은 반도체층을 통과해 뻗어 있는 제 2 수직 전도성 구조물을 형성하는 단계를 추가로 포함한다. 완성된 장치에서, 제 2 도핑 구조물은 반도체층의 제 4 부분을 둘러싸고, 제 1 우물 영역 및 제 4 우물 영역은 서로 반대되는 전도성 구조물을 가지며, 매몰 전도 영역, 제 2 수직 전도성 구조물, 및 도핑 영역은 서로 전기적으로 연결된다. 또 다른 특정 실시예에서, 제 1 우물 영역은 p-우물 영역이고, 제 2 우물 영역은 n-우물 영역이며, 제 3 우물 영역은 또 다른 p-우물 영역이고, 제 4 우물 영역은 또 다른 n-우물 영역이다.
제 3 형태의 특정 실시예에서, 상기 공정은 제 1 우물 영역 내의 제 1 전자적 구성요소를 형성하는 단계, 제 2 우물 영역 내의 제 2 전자적 구성요소를 형성하는 단계, 제 3 우물 영역 내의 제 3 전자적 구성요소를 형성하는 단계, 및 제 4 우물 영역 내의 제 4 전자적 구성요소를 형성하는 단계를 추가로 포함하며, 여기서, 상기 제 1 전자적 구성요소는 제 1 제어 회로의 부분이고, 상기 제 2 전자적 구성요소는 제 1 제어 회로의 부분이며, 제 3 전자적 구성요소는 제 2 제어 회로의 부분이고, 상기 제 4 전자적 구성요소는 제 2 제어 회로의 부분이다. 또한 상기 공정은, 제 1 전력 트랜지스터의 제 1 전류 운반 전극, 제 2 전류 운반 전극, 및 제 1 제어 전극을 형성하는 단계와, 제 2 전력 트랜지스터의 제 3 전류 운반 전극, 제 4 전류 운반 전극, 및 제 2 제어 전극을 형성하는 단계와, 제 3 전류 운반 전극 및 제 3 전류 운반 전극을 매몰 전도 영역에 연결하는 단계를 포함할 수 있다. 상기 공정은, 제 1 제어 회로를 제 1 제어 전극에 연결하는 단계와, 제 2 제어 회로를 제 2 제어 전극에 연결하는 단계와, 제 1 단자에 제 1 전류 운반 전극을 연결하는 단계와, 제 4 전류 운반 전극을 제 1 단자와는 다른 전압으로 동작하도록 설계된 제 2 단자에 연결하는 단계를 추가로 포함할 수 있다.
일반적 설명에서 상술된 모든 활동 또는 예시가 필요한 것은 아니며, 특정 활동 부분도 필요하지 않을 수 있고, 위의 설명에 더하여 하나 이상의 추가적 활동이 수행될 수도 있다. 이에 더하여, 기재된 활동 순서가 그 활동이 수행되는데 반드시 필요한 순서인 것은 아니다.
또한, 개별적인 실시예의 맥락에서 설명된 특정 특징부는, 명확성을 위해, 단일의 실시예에서 조합되어 제공될 수 있다. 반대로, 단일의 실시예의 맥락에서 설명된 다양한 특징부들은, 간결성을 위해, 개별적으로 또는 임의의 서브조합되어 제공될 수 있다. 더욱이, 범위 내에서 정해진 값에 대한 언급은 그 범위 내에서 각각 또는 모든 값을 포함한다.
이익, 그 밖의 이점, 및 문제에 대한 해결책이 특정 실시예와 관련하여 전술되었다. 그러나, 현저히 발생하는 어떠한 이익, 이점, 또는 해결책을 발생기키는 이익, 이점, 문제에 대한 해결책, 및 임의의 특징들이, 임의의 또는 모든 청구항에 대하여 결정적이고, 필요하고, 또는 필수적인 특징으로 해석되지는 않는다.
전술된 실시예들의 설명과 예시는 다양한 실시예의 구조에 대하여 일반적인 이해를 제공하도록 의도된다. 설명과 예시는 본원에 설명된 구조나 방법을 사용하는 장치 및 시스템의 모든 요소와 특징들을 총 망라한다거나 포괄적인 설명으로서 의도된 것은 아니다. 또한, 단일 실시예에서 개별적인 실시예가 조합되어 제공될 수 있으며, 역으로, 단일 실시예의 맥락으로 설명된 다양한 특징들이, 간결성을 위하여, 개벽적으로 또는 임의의 서브 조합으로 제공될 수 있다. 더욱이, 범위 내에서 정해진 값에 대한 언급은 그 범위 내에서 각각 또는 모든 값을 포함한다. 위의 설명을 읽고 난 후라면, 그 밖의 다른 다양한 실시예가 해당업계 종사자에게 명백할 것이다. 본원에 개시된 내용으로부터 그 밖의 다른 실시예가 이용되고 유래되며, 본 발명의 범위를 벗어남이 없이 구조적 대체, 논리적 대체, 또는 또 다른 변경이 가해질 것이다. 따라서, 개시 내용은 제한이 아니라 예시적인 것으로 고려되어야 한다.
100: 작업부재 102: 매몰 전도 영역
104, 204, 302: 반도체층 106, 206, 208: 매몰 도핑 영역
122, 124, 126, 132, 134, 136: 섹션 304: 복합 반도체층
306, 502: 패드층 308, 504: 저지층
402: 주입 차단층 416, 418, 526: 도핑 구조물
522: 패턴화된 마스크층 524: 수직 도핑 영역
622, 1804: 측벽 스페이서 624, 1802: 트랜치
626: 절연 측벽 스페이서 724, 1924: 전도성 구조물
824, 1926: 전도성 플러그 902, 904: 드레인 영역
922, 1402, 1404: 절연층 944: 전도층
1002, 1102, 1302: 반도체 영역 1004: 소스/드레인 영역
1022, 1422: 게이트 유전층 1024, 1424, 1425: 게이트 전극
1126: 저항 몸체 영역 1222: 콜렉터
1242: 베이스 영역 1262: 이미터 영역
1304, 1306, 1526: 도핑 영역
1362, 1432, 1433, 1704, 1724: 소스 영역 1426, 1427: 우물 영역
1428: 절연 스페이서 1722: 도핑 반도체 스페이서
1724: 수직 전도성 구조물

Claims (5)

  1. 집적 회로를 포함하는 전자 장치에 있어서,
    매몰 전도 영역(buried conductive region),
    상기 매몰 전도 영역 위에 놓이는 반도체층으로서, 주 표면 및 반대쪽 표면을 갖고, 상기 매몰 전도 영역은 상기 주 표면보다 상기 반대쪽 표면에 더 가깝게 놓이는, 상기 반도체층;
    상기 반도체층을 통과해 뻗어 있고, 상기 매몰 전도 영역에 전기적으로 연결되는 수직 전도성 구조물;
    상기 매몰 전도 영역과 반대되는 전도성 유형을 갖고, 상기 주 표면보다 상기 반대쪽 표면에 더 가깝게 놓이고, 상기 매몰 전도 영역에 전기적으로 연결되는 제 1 도핑 구조물로서, 상기 제 1 도핑 구조물은 상기 매몰 전도 영역에 인접하게 놓이는 수평적 부분 및 상기 수직 전도성 구조물에 인접하게 놓여 상기 수평적 부분을 넘어 연장하는 수직적 부분을 포함하는, 상기 제 1 도핑 구조물; 및
    상기 반도체층의 제 1 부분을 포함하는 우물 영역(well region)을 포함하고;
    상기 제 1 부분은 상기 제 1 도핑 구조물 위에 놓이고;
    상기 제 1 부분은 제 1 도핑 구조물에 비해 더 낮은 도펀트 농도를 갖는, 집적 회로를 포함하는 전자 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도핑 구조물은:
    상기 수직 전도성 구조물에 전기적으로 연결되는, 집적 회로를 포함하는 전자 장치.
  3. 제 1 항에 있어서,
    상기 우물 영역은 제 2 도핑 구조물을 추가로 포함하고:
    상기 제 2 도핑 구조물은 상기 제 1 도핑 구조물과 이격되어 있고;
    상기 제 1 도핑 구조물은 상기 제 2 도핑 구조물을 둘러싸고;
    상기 제 2 도핑 구조물은 상기 우물 영역의 제 1 부분에 비해 더 높은 도펀트 농도를 갖는, 집적 회로를 포함하는 전자 장치.
  4. 삭제
  5. 집적 회로를 포함하는 전자 장치를 형성하는 방법에 있어서,
    매몰 전도 영역 위에 놓이는 반도체층을 포함하는 기판을 제공하는 단계로서, 상기 반도체층은 주 표면 및 반대쪽 표면을 갖고, 상기 매몰 전도 영역은 상기 주 표면보다 상기 반대쪽 표면에 더 가깝게 놓이는, 상기 매몰 전도 영역 위에 놓이는 반도체층을 포함하는 기판을 제공하는 단계;
    상기 반도체층 내의 제 1 도핑 구조물을 형성하는 단계로서, 횡단면도에서 U-자 형태인 상기 제 1 도핑 구조물은 상기 주 표면보다 상기 반대쪽 표면에 더 가깝게 놓이는 수평 부분을 갖고 상기 매몰 전도 영역과 비교해서 반대의 전도성 유형을 갖는, 상기 반도체층 내의 제 1 도핑 구조물을 형성하는 단계; 및
    상기 반도체층을 통해 연장하는 제 1 수직 전도성 구조물을 형성하는 단계를 포함하고,
    완성된 장치에서:
    제 1 우물 영역은 상기 제 1 도핑 구조물 위에 놓여 정의되는 상기 반도체층의 제 1 부분을 포함하고, 상기 매몰 전도 영역, 상기 제 1 도핑 구조물, 및 상기 제 1 수직 전도성 구조물은 서로 전기적으로 연결되는, 집적 회로를 포함하는 전자 장치를 형성하는 방법.
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