JPH09331072A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09331072A JPH09331072A JP8151044A JP15104496A JPH09331072A JP H09331072 A JPH09331072 A JP H09331072A JP 8151044 A JP8151044 A JP 8151044A JP 15104496 A JP15104496 A JP 15104496A JP H09331072 A JPH09331072 A JP H09331072A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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-
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
(57)【要約】
【課題】 ＳＯＩウェハを利用して集積回路を形成した
半導体装置において、チップ面積を増大させることなく
内部素子のサージ破壊を防止できる半導体装置を提供す
る。 【解決手段】 第１の半導体層と、前記第１の半導体層
上に形成された絶縁体層と、前記第１の半導体層上に前
記絶縁体層を介して形成された第２の半導体層とからな
る半導体基板の前記第２の半導体層側に、内部回路を構
成する内部素子と、該内部回路の入／出力端子に直結さ
れ前記内部回路をサージより保護するサージ保護回路素
子とを素子間分離を行って形成した半導体装置におい
て、前記絶縁体層の膜厚を部分的に薄く形成し、この絶
縁体層の薄く形成された部分である薄膜絶縁体層上に前
記サージ保護回路素子を形成する。
半導体装置において、チップ面積を増大させることなく
内部素子のサージ破壊を防止できる半導体装置を提供す
る。 【解決手段】 第１の半導体層と、前記第１の半導体層
上に形成された絶縁体層と、前記第１の半導体層上に前
記絶縁体層を介して形成された第２の半導体層とからな
る半導体基板の前記第２の半導体層側に、内部回路を構
成する内部素子と、該内部回路の入／出力端子に直結さ
れ前記内部回路をサージより保護するサージ保護回路素
子とを素子間分離を行って形成した半導体装置におい
て、前記絶縁体層の膜厚を部分的に薄く形成し、この絶
縁体層の薄く形成された部分である薄膜絶縁体層上に前
記サージ保護回路素子を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を持ち、サー
ジ保護回路を搭載した半導体装置及びその製造方法に関
する。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を持ち、サー
ジ保護回路を搭載した半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】従来、サージ保護回路としては、例えば
図９に示すようなものがあった。
図９に示すようなものがあった。
【０００３】図９（ａ），（ｂ）は、集積回路に搭載さ
れた従来のサージ保護回路の一構成例を示す図であり、
同図（ａ）はサージ保護回路素子の断面図、及び同図
（ｂ）はその等価回路図である。
れた従来のサージ保護回路の一構成例を示す図であり、
同図（ａ）はサージ保護回路素子の断面図、及び同図
（ｂ）はその等価回路図である。
【０００４】この集積回路は、同図（ａ）に示すよう
に、素子間分離にＰＮ接合分離方式を用いている。すな
わち、Ｐ型基板１１１上にＮ- 型層１１２を形成した
後、さらに表面から深いＰ型拡散層１１３をＰ型基板１
１１に到達させて島領域を形成している。
に、素子間分離にＰＮ接合分離方式を用いている。すな
わち、Ｐ型基板１１１上にＮ- 型層１１２を形成した
後、さらに表面から深いＰ型拡散層１１３をＰ型基板１
１１に到達させて島領域を形成している。
【０００５】この島領域の表面側には、部分的にＮ+ 型
層１１４及びＰ型層１１５が形成され、Ｎ+ 型層１１４
がメタル配線を介して入力端子１２０と内部回路１２１
に接続され、Ｐ型層１１５がグランドＧＮＤ端子に接続
されている。同図（ｂ）で示すように、保護ダイオード
１２２、Ｎ+ 型層１１４の抵抗分１１４ａ、及びＮ-型
層１１２の抵抗分１１２ａでサージ保護回路が構成され
ている。
層１１４及びＰ型層１１５が形成され、Ｎ+ 型層１１４
がメタル配線を介して入力端子１２０と内部回路１２１
に接続され、Ｐ型層１１５がグランドＧＮＤ端子に接続
されている。同図（ｂ）で示すように、保護ダイオード
１２２、Ｎ+ 型層１１４の抵抗分１１４ａ、及びＮ-型
層１１２の抵抗分１１２ａでサージ保護回路が構成され
ている。
【０００６】そして、Ｐ型基板１１１及び分離Ｐ型層１
１３をグランド電位に保持することにより、島領域との
間に形成されるＰＮ接合を逆バイアスして電気的に素子
を分離している。
１３をグランド電位に保持することにより、島領域との
間に形成されるＰＮ接合を逆バイアスして電気的に素子
を分離している。
【０００７】このようなＰＮ接合分離方式を用いたサー
ジ保護回路に、非常に大きなサージ電流が流れると、保
護ダイオード１２２の電圧降下分だけ高い電位が発生す
る。この場合は、素子を形成している島領域とＰ型基板
１１１の間にある寄生ダイオード１２０が並列に接続さ
れているため、この寄生素子にも電流が流れ、内部回路
１２１が容易に破壊されることはない。
ジ保護回路に、非常に大きなサージ電流が流れると、保
護ダイオード１２２の電圧降下分だけ高い電位が発生す
る。この場合は、素子を形成している島領域とＰ型基板
１１１の間にある寄生ダイオード１２０が並列に接続さ
れているため、この寄生素子にも電流が流れ、内部回路
１２１が容易に破壊されることはない。
【０００８】しかし、素子間分離にＰＮ接合分離方式を
用いた場合には、高耐圧素子を実現するためにチップ面
積を増大させる必要があるばかりか、バイアス条件や温
度の変動により誤動作が生ずるなどの欠点がある。
用いた場合には、高耐圧素子を実現するためにチップ面
積を増大させる必要があるばかりか、バイアス条件や温
度の変動により誤動作が生ずるなどの欠点がある。
【０００９】これに対して、単結晶あるいは多結晶の台
基板上に形成される素子間を分離するためにＳｉＯ2 等
の絶縁膜（誘電体）を用いる誘電体分離方式である場合
は、ＰＮ接合分離方式のように寄生素子を介して素子分
離するのではなく、絶縁膜により完全に分離されるた
め、上記のＰＮ接合分離方式の欠点を解消することがで
きる。
基板上に形成される素子間を分離するためにＳｉＯ2 等
の絶縁膜（誘電体）を用いる誘電体分離方式である場合
は、ＰＮ接合分離方式のように寄生素子を介して素子分
離するのではなく、絶縁膜により完全に分離されるた
め、上記のＰＮ接合分離方式の欠点を解消することがで
きる。
【００１０】このような優れた特徴を有する誘電体分離
方式で素子間分離を行うものとして、ＳＯＩ構造のウェ
ハを用いて上記同様のサージ保護回路を集積回路に搭載
した場合の例を図１０に示す。同図（ａ）はその上面
図、同図（ｂ）はＸ−Ｘ’断面図である。
方式で素子間分離を行うものとして、ＳＯＩ構造のウェ
ハを用いて上記同様のサージ保護回路を集積回路に搭載
した場合の例を図１０に示す。同図（ａ）はその上面
図、同図（ｂ）はＸ−Ｘ’断面図である。
【００１１】ＳＯＩ構造のウェハは、絶縁体層を挟む形
でその上下層に半導体層が形成されたウェハであり、こ
のＳＯＩウェハを使用した本例の集積回路は、トレンチ
溝形成法（トレンチ・アイソレーション）により素子間
が分離されている。
でその上下層に半導体層が形成されたウェハであり、こ
のＳＯＩウェハを使用した本例の集積回路は、トレンチ
溝形成法（トレンチ・アイソレーション）により素子間
が分離されている。
【００１２】すなわち、台基板２０１上に一定の厚さの
ＳＯＩ絶縁体層２０２を介してＮ-型層２０３が形成さ
れた本例のＳＯＩウェハ内には、素子分離された島領域
２１０が形成されている。その島領域２１０の側面境界
部は、トレンチ溝が前記ＳＯＩ絶縁体層２０２に達する
深さで形成され、そのトレンチ溝内にシリコン酸化膜
（ＳｉＯ2 ）２０４を介してポリシリコン２０５が厚く
堆積されている。
ＳＯＩ絶縁体層２０２を介してＮ-型層２０３が形成さ
れた本例のＳＯＩウェハ内には、素子分離された島領域
２１０が形成されている。その島領域２１０の側面境界
部は、トレンチ溝が前記ＳＯＩ絶縁体層２０２に達する
深さで形成され、そのトレンチ溝内にシリコン酸化膜
（ＳｉＯ2 ）２０４を介してポリシリコン２０５が厚く
堆積されている。
【００１３】この島領域２１０には、サージ保護回路素
子を形成すべくＮ- 型層２０３の表面にＮ+ 型拡散層２
１１とＰ型拡散層２１２が形成され、さらに当該ウェハ
全面にはＳｉＯ2 膜２１３が被膜されている。そして、
Ｎ+ 型拡散層２１１に対しては、カソードコンタクト電
極２１４を介して入力端子に接続されるＡｌ（アルミニ
ューム）配線２１５が、またカソードコンタクト電極２
１６を介して内部回路２５０（図１４参照）に接続され
るＡｌ配線２１７がそれぞれ接続されている。さらに、
Ｐ型拡散層２１２に対しては、アノードコンタクト電極
２１８を介してグランドＧＮＤ端子に接続されるＡｌ配
線２１９が接続されている。
子を形成すべくＮ- 型層２０３の表面にＮ+ 型拡散層２
１１とＰ型拡散層２１２が形成され、さらに当該ウェハ
全面にはＳｉＯ2 膜２１３が被膜されている。そして、
Ｎ+ 型拡散層２１１に対しては、カソードコンタクト電
極２１４を介して入力端子に接続されるＡｌ（アルミニ
ューム）配線２１５が、またカソードコンタクト電極２
１６を介して内部回路２５０（図１４参照）に接続され
るＡｌ配線２１７がそれぞれ接続されている。さらに、
Ｐ型拡散層２１２に対しては、アノードコンタクト電極
２１８を介してグランドＧＮＤ端子に接続されるＡｌ配
線２１９が接続されている。
【００１４】このように、ＳＯＩウェハを使用した場合
では、ＳＯＩ絶縁体層２０２が台基板層２０１との間で
寄生コンデンサ２０２Ａ（図１１参照）として存在し、
台基板２０１をグランドＧＮＤ電位に接続することによ
り、図１１の等価回路に示すように、寄生コンデンサ２
０２Ａが保護ダイオード２５１と並列に接続された形に
なる。なお、図１４中の２１１ａは前記Ｎ+ 型層２１１
の抵抗分であり、２０３ａは前記Ｎ- 型層２０３の抵抗
分である。
では、ＳＯＩ絶縁体層２０２が台基板層２０１との間で
寄生コンデンサ２０２Ａ（図１１参照）として存在し、
台基板２０１をグランドＧＮＤ電位に接続することによ
り、図１１の等価回路に示すように、寄生コンデンサ２
０２Ａが保護ダイオード２５１と並列に接続された形に
なる。なお、図１４中の２１１ａは前記Ｎ+ 型層２１１
の抵抗分であり、２０３ａは前記Ｎ- 型層２０３の抵抗
分である。
【００１５】上記のＳＯＩウェハを使用した集積回路に
おいて、入力端子２１５にサージが入った場合に、比較
的サージ電流が小さいときには、保護ダイオード２５１
によって内部回路２５０は保護される。
おいて、入力端子２１５にサージが入った場合に、比較
的サージ電流が小さいときには、保護ダイオード２５１
によって内部回路２５０は保護される。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来のＳＯＩウェハを使用した集積回路では、比較的大き
なサージ電流が流れたときには、保護ダイオード２５１
の電圧降下分だけ高い電位が発生し、ＰＮ接合分離方式
と異なり寄生ダイオードが無いため、容易に内部回路２
５０の破壊電圧に達する。
来のＳＯＩウェハを使用した集積回路では、比較的大き
なサージ電流が流れたときには、保護ダイオード２５１
の電圧降下分だけ高い電位が発生し、ＰＮ接合分離方式
と異なり寄生ダイオードが無いため、容易に内部回路２
５０の破壊電圧に達する。
【００１７】そこで、従来では、この点を解決するため
に、保護ダイオード２５１を形成する面積を広げること
により、保護ダイオード２５１での電圧降下を低く抑え
るようにしていた。しかし、この方法では、チップ面積
が増大するという新たな問題が生ずることになる。
に、保護ダイオード２５１を形成する面積を広げること
により、保護ダイオード２５１での電圧降下を低く抑え
るようにしていた。しかし、この方法では、チップ面積
が増大するという新たな問題が生ずることになる。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ＳＯＩウェハ
を利用して集積回路を形成した半導体装置において、チ
ップ面積を増大させることなく内部素子のサージ破壊を
防止できる半導体装置を提供することである。またその
他の目的は、前記半導体装置を容易に製造することがで
きる半導体装置の製造方法を提供することである。
するためになされたもので、その目的は、ＳＯＩウェハ
を利用して集積回路を形成した半導体装置において、チ
ップ面積を増大させることなく内部素子のサージ破壊を
防止できる半導体装置を提供することである。またその
他の目的は、前記半導体装置を容易に製造することがで
きる半導体装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体装置の特徴は、第１の半導
体層と、前記第１の半導体層上に形成された絶縁体層
と、前記第１の半導体層上に前記絶縁体層を介して形成
された第２の半導体層とからなる半導体基板の前記第２
の半導体層側に、内部回路を構成する内部素子と、該内
部回路の入／出力端子に直結され前記内部回路をサージ
より保護するサージ保護回路素子とを素子分離を行って
形成した半導体装置において、前記絶縁体層の膜厚を部
分的に薄く形成し、この絶縁体層の薄く形成された部分
である薄膜絶縁体層上に前記サージ保護回路素子を形成
したことにある。
に、第１の発明である半導体装置の特徴は、第１の半導
体層と、前記第１の半導体層上に形成された絶縁体層
と、前記第１の半導体層上に前記絶縁体層を介して形成
された第２の半導体層とからなる半導体基板の前記第２
の半導体層側に、内部回路を構成する内部素子と、該内
部回路の入／出力端子に直結され前記内部回路をサージ
より保護するサージ保護回路素子とを素子分離を行って
形成した半導体装置において、前記絶縁体層の膜厚を部
分的に薄く形成し、この絶縁体層の薄く形成された部分
である薄膜絶縁体層上に前記サージ保護回路素子を形成
したことにある。
【００２０】この第１の発明によれば、サージ保護回路
素子が形成される領域においては、第１の半導体層上の
絶縁体層が薄く形成されて寄生コンデンサの容量が増加
するので、サージ入力時の電圧上昇の時定数が長くな
る。これにより、チップ面積を増大することなく且つ回
路全体の高耐圧素子単体の耐圧もＤＣ耐圧を下げること
もなく内部回路のサージ破壊を防止できる。
素子が形成される領域においては、第１の半導体層上の
絶縁体層が薄く形成されて寄生コンデンサの容量が増加
するので、サージ入力時の電圧上昇の時定数が長くな
る。これにより、チップ面積を増大することなく且つ回
路全体の高耐圧素子単体の耐圧もＤＣ耐圧を下げること
もなく内部回路のサージ破壊を防止できる。
【００２１】第２の発明である半導体装置の特徴は、上
記第１の発明において、前記絶縁体層の前記第２の半導
体層側の面が同一平面で形成され、その絶縁体層の前記
第１の半導体層側の面は前記薄膜絶縁体層となる凹形段
状部分が形成されて成ることにある。
記第１の発明において、前記絶縁体層の前記第２の半導
体層側の面が同一平面で形成され、その絶縁体層の前記
第１の半導体層側の面は前記薄膜絶縁体層となる凹形段
状部分が形成されて成ることにある。
【００２２】この第２の発明によれば、第１の発明と同
様の作用を呈する。
様の作用を呈する。
【００２３】第３の発明である半導体装置の製造方法の
特徴は、半導体活性層の主面側にＬＯＣＯＳ法により部
分的に膜厚を薄くした絶縁体層を形成し、その絶縁体層
の表面を平坦化する第１の工程と、平坦化された前記絶
縁体層の表面上に支持用半導体層を形成する第２の工程
と、前記絶縁体層の薄い部分である薄膜絶縁体層上に形
成された半導体活性層に内部回路をサージより保護する
ためのサージ保護回路素子を形成する第３の工程と、前
記内部回路の入／出力端子に前記サージ保護回路素子を
直結すると共に、サージ保護回路を構成すべく所定の配
線処理を施す第４の工程とを有することにある。
特徴は、半導体活性層の主面側にＬＯＣＯＳ法により部
分的に膜厚を薄くした絶縁体層を形成し、その絶縁体層
の表面を平坦化する第１の工程と、平坦化された前記絶
縁体層の表面上に支持用半導体層を形成する第２の工程
と、前記絶縁体層の薄い部分である薄膜絶縁体層上に形
成された半導体活性層に内部回路をサージより保護する
ためのサージ保護回路素子を形成する第３の工程と、前
記内部回路の入／出力端子に前記サージ保護回路素子を
直結すると共に、サージ保護回路を構成すべく所定の配
線処理を施す第４の工程とを有することにある。
【００２４】この第３の発明によれば、一般的なＬＯＣ
ＯＳ法を用いるので、半導体活性層側に凹形段状となっ
た薄膜絶縁体層を非常に簡単に形成できる。
ＯＳ法を用いるので、半導体活性層側に凹形段状となっ
た薄膜絶縁体層を非常に簡単に形成できる。
【００２５】第４の発明である半導体装置の製造方法の
特徴は、半導体活性層の所定領域をマスク材で選択的に
覆い、この半導体活性層の表面をエッチングして凸形段
状部分を有する半導体活性層を形成する第１の工程と、
前記凸形段状部分を有する半導体活性層の表面に該凸形
段状部分の段差以上の厚さの絶縁体層を形成する第２の
工程と、前記絶縁体層の表面を平坦化して該絶縁体層を
部分的に薄くし、その絶縁体層の表面上に支持用半導体
層を形成する第３の工程と、前記絶縁体層の薄い部分で
ある薄膜絶縁体層上に形成された半導体活性層に内部回
路をサージより保護するためのサージ保護回路素子を形
成する第４の工程と、前記内部回路の入／出力端子に前
記サージ保護回路素子を直結すると共にサージ保護回路
を構成すべく所定の配線処理を施す第５の工程とを有す
ることにある。
特徴は、半導体活性層の所定領域をマスク材で選択的に
覆い、この半導体活性層の表面をエッチングして凸形段
状部分を有する半導体活性層を形成する第１の工程と、
前記凸形段状部分を有する半導体活性層の表面に該凸形
段状部分の段差以上の厚さの絶縁体層を形成する第２の
工程と、前記絶縁体層の表面を平坦化して該絶縁体層を
部分的に薄くし、その絶縁体層の表面上に支持用半導体
層を形成する第３の工程と、前記絶縁体層の薄い部分で
ある薄膜絶縁体層上に形成された半導体活性層に内部回
路をサージより保護するためのサージ保護回路素子を形
成する第４の工程と、前記内部回路の入／出力端子に前
記サージ保護回路素子を直結すると共にサージ保護回路
を構成すべく所定の配線処理を施す第５の工程とを有す
ることにある。
【００２６】この第４の発明によれば、半導体活性層側
に凹形段状となった薄膜絶縁体層が、簡単に形成でき
る。
に凹形段状となった薄膜絶縁体層が、簡単に形成でき
る。
【００２７】第５の発明である半導体装置の製造方法の
特徴は、支持用半導体層の所定領域をマスク材で選択的
に覆い、この支持用半導体層の表面をエッチングして凸
形段状部分を有する支持用半導体層を形成する第１の工
程と、前記凸形段状部分を有する支持用半導体層の表面
に該凸形段状部分の段差以上の厚さの絶縁体層を形成す
る第２の工程と、前記絶縁体層の表面を平坦化して該絶
縁体層を部分的に薄くし、その絶縁体層の表面上に半導
体活性層を形成する第３の工程と、前記絶縁体層の薄い
部分である薄膜絶縁体層上に形成された半導体活性層に
内部回路をサージより保護するためのサージ保護回路素
子を形成する第４の工程と、前記内部回路の入／出力端
子に前記サージ保護回路素子を直結すると共にサージ保
護回路を構成すべく所定の配線処理を施す第５の工程と
を有することにある。
特徴は、支持用半導体層の所定領域をマスク材で選択的
に覆い、この支持用半導体層の表面をエッチングして凸
形段状部分を有する支持用半導体層を形成する第１の工
程と、前記凸形段状部分を有する支持用半導体層の表面
に該凸形段状部分の段差以上の厚さの絶縁体層を形成す
る第２の工程と、前記絶縁体層の表面を平坦化して該絶
縁体層を部分的に薄くし、その絶縁体層の表面上に半導
体活性層を形成する第３の工程と、前記絶縁体層の薄い
部分である薄膜絶縁体層上に形成された半導体活性層に
内部回路をサージより保護するためのサージ保護回路素
子を形成する第４の工程と、前記内部回路の入／出力端
子に前記サージ保護回路素子を直結すると共にサージ保
護回路を構成すべく所定の配線処理を施す第５の工程と
を有することにある。
【００２８】この第５の発明によれば、支持用半導体層
側に凹形段状となった薄膜絶縁体層が、簡単に形成でき
る。
側に凹形段状となった薄膜絶縁体層が、簡単に形成でき
る。
【００２９】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１（ａ），（ｂ）は、本発明の第
１実施形態に係る半導体装置に搭載したサージ保護回路
を示す構造図であり、同図（ａ）はその上面図、同図
（ｂ）はＸ−Ｘ’断面図である。
基づいて説明する。図１（ａ），（ｂ）は、本発明の第
１実施形態に係る半導体装置に搭載したサージ保護回路
を示す構造図であり、同図（ａ）はその上面図、同図
（ｂ）はＸ−Ｘ’断面図である。
【００３０】本実施形態の半導体装置は、前述したＳＯ
Ｉウェハを用いた集積回路であり、素子間分離にトレン
チ溝形成法（トレンチ・アイソレーション）を用い、そ
の素子分離された多数の島領域の所定の箇所にサージ保
護回路素子を形成している。構造上において従来装置
（図１３）と異なる点は、サージ保護回路素子を形成す
る島領域のＳＯＩ絶縁体層が選択的に薄くなっている点
である。
Ｉウェハを用いた集積回路であり、素子間分離にトレン
チ溝形成法（トレンチ・アイソレーション）を用い、そ
の素子分離された多数の島領域の所定の箇所にサージ保
護回路素子を形成している。構造上において従来装置
（図１３）と異なる点は、サージ保護回路素子を形成す
る島領域のＳＯＩ絶縁体層が選択的に薄くなっている点
である。
【００３１】以下、本実施形態の構造及び動作を具体的
に説明する。
に説明する。
【００３２】本実施形態のＳＯＩウェハは、台基板１上
に、ＳＯＩ絶縁体層２（例えばＳｉＯ2 膜、厚さは例え
ば１〜５μｍ）を介してＮ- 型層（活性層）３が形成さ
れ、そのＮ- 型層３内には、トレンチ溝形成法で素子分
離された多数の島領域が形成されている。各島領域の側
面境界部は、内壁全面にＳｉＯ2 膜４を被膜したトレン
チ溝が前記ＳＯＩ絶縁体層２に達する深さで形成され、
そのトレンチ溝内にポリシリコン５が厚く堆積されてい
る。ここで、多数の島領域１０のうちサージ保護回路素
子用の島領域を島領域１０とする。
に、ＳＯＩ絶縁体層２（例えばＳｉＯ2 膜、厚さは例え
ば１〜５μｍ）を介してＮ- 型層（活性層）３が形成さ
れ、そのＮ- 型層３内には、トレンチ溝形成法で素子分
離された多数の島領域が形成されている。各島領域の側
面境界部は、内壁全面にＳｉＯ2 膜４を被膜したトレン
チ溝が前記ＳＯＩ絶縁体層２に達する深さで形成され、
そのトレンチ溝内にポリシリコン５が厚く堆積されてい
る。ここで、多数の島領域１０のうちサージ保護回路素
子用の島領域を島領域１０とする。
【００３３】そして、このサージ保護回路素子用の島領
域１０の底面に位置するＳＯＩ絶縁体層２は、その他の
部分のＳＯＩ絶縁体層２よりも薄く形成されている（以
下、本実施形態において、ＳＯＩ絶縁体層２の薄く形成
された部分を薄膜絶縁体層２ａと記し、その厚さは例え
ば５００〜２０００Å程度とする）。すなわち、ＳＯＩ
絶縁体層２の台基板１側の面は同一平面で形成されてい
るが、その反対側のＮ- 型層３側の面においては、サー
ジ保護回路素子用の島領域１０の部分のみが凹形の段状
部分となって前記薄膜絶縁体層２ａを形成している。
域１０の底面に位置するＳＯＩ絶縁体層２は、その他の
部分のＳＯＩ絶縁体層２よりも薄く形成されている（以
下、本実施形態において、ＳＯＩ絶縁体層２の薄く形成
された部分を薄膜絶縁体層２ａと記し、その厚さは例え
ば５００〜２０００Å程度とする）。すなわち、ＳＯＩ
絶縁体層２の台基板１側の面は同一平面で形成されてい
るが、その反対側のＮ- 型層３側の面においては、サー
ジ保護回路素子用の島領域１０の部分のみが凹形の段状
部分となって前記薄膜絶縁体層２ａを形成している。
【００３４】このサージ保護回路素子用の島領域１０に
は、サージ保護回路素子を形成すべく、Ｎ- 型層３の表
面にＮ+ 型拡散層（カソードコンタクト層）１１とＰ型
拡散層（アノードコンタクト層）１２が部分的に形成さ
れている。このウエハ表面はＳｉＯ2 膜１３によって被
膜され、Ｎ+ 型拡散層１１上に、コンタクトホール１
４，１５を介してカソードコンタクト電極１６，１７が
それぞれ接続されると共に、Ｐ型拡散層１２上に、コン
タクトホール１８を介してアノードコンタクト電極１９
が接続されている。
は、サージ保護回路素子を形成すべく、Ｎ- 型層３の表
面にＮ+ 型拡散層（カソードコンタクト層）１１とＰ型
拡散層（アノードコンタクト層）１２が部分的に形成さ
れている。このウエハ表面はＳｉＯ2 膜１３によって被
膜され、Ｎ+ 型拡散層１１上に、コンタクトホール１
４，１５を介してカソードコンタクト電極１６，１７が
それぞれ接続されると共に、Ｐ型拡散層１２上に、コン
タクトホール１８を介してアノードコンタクト電極１９
が接続されている。
【００３５】そして、カソードコンタクト電極１６はＡ
ｌ配線２１を介して入力端子３０（図２参照）に接続さ
れ、カソードコンタクト電極１７はＡｌ配線２２を介し
て内部回路３２（図２参照）に接続され、さらにアノー
ドコンタクト電極１９はＡｌ配線２３を介してグランド
ＧＮＤ端子に接続されている。
ｌ配線２１を介して入力端子３０（図２参照）に接続さ
れ、カソードコンタクト電極１７はＡｌ配線２２を介し
て内部回路３２（図２参照）に接続され、さらにアノー
ドコンタクト電極１９はＡｌ配線２３を介してグランド
ＧＮＤ端子に接続されている。
【００３６】本実施形態の等価回路図を図２に示す。各
素子の接続構成は図１４（従来の等価回路）と同様であ
る。図２中の１１ａはＮ+ 型拡散層１１の抵抗分であ
り、３ａはＮ- 型層３の抵抗分であり、３０は入力端子
であり、３１は保護ダイオードであり、３２は内部回路
である。また、図２中の２Ａが薄膜絶縁体層２ａの寄生
コンデンサであり、この寄生コンデンサ２Ａの容量が従
来装置よりも大きくなっている。
素子の接続構成は図１４（従来の等価回路）と同様であ
る。図２中の１１ａはＮ+ 型拡散層１１の抵抗分であ
り、３ａはＮ- 型層３の抵抗分であり、３０は入力端子
であり、３１は保護ダイオードであり、３２は内部回路
である。また、図２中の２Ａが薄膜絶縁体層２ａの寄生
コンデンサであり、この寄生コンデンサ２Ａの容量が従
来装置よりも大きくなっている。
【００３７】上述したように、構造上において、サージ
保護回路素子を形成する島領域１０のＳＯＩ絶縁体層２
が薄膜絶縁体層２ａとして他の部分より薄くなっている
点が本実施形態の特徴であるが、これによって、この薄
膜絶縁体層２ａの寄生コンデンサ２Ａの容量が増加し、
ＣＲ時定数が大きくなる。
保護回路素子を形成する島領域１０のＳＯＩ絶縁体層２
が薄膜絶縁体層２ａとして他の部分より薄くなっている
点が本実施形態の特徴であるが、これによって、この薄
膜絶縁体層２ａの寄生コンデンサ２Ａの容量が増加し、
ＣＲ時定数が大きくなる。
【００３８】上記構成のサージ保護回路によれば、入力
端子３０にサージが入った場合に、比較的サージ電流が
小さいときには、保護ダイオード３１によって内部回路
３２は保護される。具体的に説明すると、入力端子３０
に正電位のサージが入ったとき、保護ダイオード３１に
は逆バイアスが印加されることになる。サージ入力によ
り入力端子３０の電位が上昇し、保護ダイオード３１の
逆方向耐圧を越えると、保護ダイオード３１はブレーク
ダウンし、サージ電流はＧＮＤラインへと流れるため、
内部回路３２の電位はそれ以上に上昇しないため保護さ
れる。
端子３０にサージが入った場合に、比較的サージ電流が
小さいときには、保護ダイオード３１によって内部回路
３２は保護される。具体的に説明すると、入力端子３０
に正電位のサージが入ったとき、保護ダイオード３１に
は逆バイアスが印加されることになる。サージ入力によ
り入力端子３０の電位が上昇し、保護ダイオード３１の
逆方向耐圧を越えると、保護ダイオード３１はブレーク
ダウンし、サージ電流はＧＮＤラインへと流れるため、
内部回路３２の電位はそれ以上に上昇しないため保護さ
れる。
【００３９】入力端子３０に負電位のサージが入った場
合では、保護ダイオード３１には順バイアスが印加さ
れ、サージ電流はＧＮＤラインから入力端子３０へと流
れ、本体回路は保護ダイオード３１の順方向電位以上に
バイアスされることはなく、サージから保護される。
合では、保護ダイオード３１には順バイアスが印加さ
れ、サージ電流はＧＮＤラインから入力端子３０へと流
れ、本体回路は保護ダイオード３１の順方向電位以上に
バイアスされることはなく、サージから保護される。
【００４０】そして、比較的大きなサージ電流が流れた
ときには、容量の大きい寄生コンデンサ２Ａによりサー
ジ保護回路のＣＲ時定数が大きくなり、図３のＰ１に示
すようにサージ電圧のピーク値が小さくなる。なお、同
図３中のＰ２は寄生コンデンサの容量が小さい場合のサ
ージ電圧のピーク値であり、この図３は、寄生コンデン
サ容量Ｃの大きい方が小さい方よりもサージ電圧Ｖのピ
ーク値が小さくなることを示している。これにより、保
護ダイオード３１での電圧降下を低く抑えることがで
き、保護ダイオード３１によって内部回路３２は保護さ
れる。
ときには、容量の大きい寄生コンデンサ２Ａによりサー
ジ保護回路のＣＲ時定数が大きくなり、図３のＰ１に示
すようにサージ電圧のピーク値が小さくなる。なお、同
図３中のＰ２は寄生コンデンサの容量が小さい場合のサ
ージ電圧のピーク値であり、この図３は、寄生コンデン
サ容量Ｃの大きい方が小さい方よりもサージ電圧Ｖのピ
ーク値が小さくなることを示している。これにより、保
護ダイオード３１での電圧降下を低く抑えることがで
き、保護ダイオード３１によって内部回路３２は保護さ
れる。
【００４１】このように本実施形態では、サージ保護回
路素子を形成する島領域１０のＳＯＩ絶縁体層を選択的
に薄くして、この島領域１０のＣＲ時定数を大きくする
ことで、寄生コンデンサ２Ａを保護素子の１つとして用
い、サージ耐量を上げることができる。
路素子を形成する島領域１０のＳＯＩ絶縁体層を選択的
に薄くして、この島領域１０のＣＲ時定数を大きくする
ことで、寄生コンデンサ２Ａを保護素子の１つとして用
い、サージ耐量を上げることができる。
【００４２】また、サージ保護回路素子用の島領域１０
以外の素子領域では、ＳＯＩ絶縁体層２が厚いまま保た
れることから、定常的にＤＣ耐圧は低下しない。
以外の素子領域では、ＳＯＩ絶縁体層２が厚いまま保た
れることから、定常的にＤＣ耐圧は低下しない。
【００４３】さらに、同一の占有面積で寄生コンデンサ
の容量を大きくできるため、集積回路全体の面積が増大
することもない。
の容量を大きくできるため、集積回路全体の面積が増大
することもない。
【００４４】また、薄膜絶縁体層２ａとなる凹形段状部
分の段差分だけＮ- 型層３の領域が拡大されることにな
り、その抵抗増加分によって内部回路３２のサージ保護
を一層確実にすることができる。
分の段差分だけＮ- 型層３の領域が拡大されることにな
り、その抵抗増加分によって内部回路３２のサージ保護
を一層確実にすることができる。
【００４５】次に、本実施形態の集積回路の製造方法を
図４（ａ）〜（ｄ）及び図５（ｅ）〜（ｇ）の工程図を
用いて説明する。
図４（ａ）〜（ｄ）及び図５（ｅ）〜（ｇ）の工程図を
用いて説明する。
【００４６】まず、活性層として使用するＮ- 型層３と
して使用する半導体基板の表面上に、通常のＩＣプロセ
スで使用するＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉ
ｏｎｏｆ ｓｉｌｉｃｏｎ）法（選択酸化法）で、サー
ジ保護回路素子を形成する領域のみ薄くなるようにＳＯ
Ｉ絶縁体層（例えばＳｉＯ2 膜）２を形成する（図４
（ａ）〜（ｄ））。
して使用する半導体基板の表面上に、通常のＩＣプロセ
スで使用するＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉ
ｏｎｏｆ ｓｉｌｉｃｏｎ）法（選択酸化法）で、サー
ジ保護回路素子を形成する領域のみ薄くなるようにＳＯ
Ｉ絶縁体層（例えばＳｉＯ2 膜）２を形成する（図４
（ａ）〜（ｄ））。
【００４７】具体的には、まず、用意したＮ- 型層３の
表面にＳｉＯ2 膜２を形成した後（図４（ａ）〜
（ｂ））、該ＳｉＯ2 膜２上にＳｉＮ膜４１をパターン
形成する（図４（ｃ））。このとき、サージ保護回路素
子を形成する領域のみにＳｉＮ膜４１が形成される。
表面にＳｉＯ2 膜２を形成した後（図４（ａ）〜
（ｂ））、該ＳｉＯ2 膜２上にＳｉＮ膜４１をパターン
形成する（図４（ｃ））。このとき、サージ保護回路素
子を形成する領域のみにＳｉＮ膜４１が形成される。
【００４８】この状態のウエハを高温酸化雰囲気中で酸
化すると、ＳｉＮ膜４１が存在していないウエハ表面だ
けが酸化されて、その部分のＳｉＯ2 膜２の膜厚は、Ｓ
ｉＮ膜４１が存在する部分よりも厚くなる。その後、Ｓ
ｉＮ膜４１のみを除去することにより、図４（ｄ）に示
す薄膜の絶縁体層２ａを有するウエハを得る。
化すると、ＳｉＮ膜４１が存在していないウエハ表面だ
けが酸化されて、その部分のＳｉＯ2 膜２の膜厚は、Ｓ
ｉＮ膜４１が存在する部分よりも厚くなる。その後、Ｓ
ｉＮ膜４１のみを除去することにより、図４（ｄ）に示
す薄膜の絶縁体層２ａを有するウエハを得る。
【００４９】次に、前記薄膜絶縁体層２ａの厚さが５０
０〜２０００Å程度となるように、ＳＯＩ絶縁体層２の
表面全体を平坦に研磨する（図５（ｅ））。その後、Ｓ
ＤＢ（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎ
ｇ）法などにより、Ｎ- 型層３上に前記ＳＯＩ絶縁体層
２を介して台基板１を接着すれば、Ｎ- 型層３側に薄膜
絶縁体層２ａとなる凹形段状部分が設けられた本実施形
態のＳＯＩ基板が作製される（図５（ｆ））。
０〜２０００Å程度となるように、ＳＯＩ絶縁体層２の
表面全体を平坦に研磨する（図５（ｅ））。その後、Ｓ
ＤＢ（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎ
ｇ）法などにより、Ｎ- 型層３上に前記ＳＯＩ絶縁体層
２を介して台基板１を接着すれば、Ｎ- 型層３側に薄膜
絶縁体層２ａとなる凹形段状部分が設けられた本実施形
態のＳＯＩ基板が作製される（図５（ｆ））。
【００５０】そして、Ｎ- 型層３側を所定厚まで研磨
し、素子形成を行うべく上下反転する。素子間の分離方
法としては、本実施形態では、トレンチ溝形成法を用い
る。すなわち、トレンチ加工でＳＯＩ絶縁体層２まで達
する深い溝を穿設した後、その溝をＳｉＯ2 膜４とポリ
シリコン５で埋め戻し、分離された素子形成領域を形成
する（図５（ｇ））。
し、素子形成を行うべく上下反転する。素子間の分離方
法としては、本実施形態では、トレンチ溝形成法を用い
る。すなわち、トレンチ加工でＳＯＩ絶縁体層２まで達
する深い溝を穿設した後、その溝をＳｉＯ2 膜４とポリ
シリコン５で埋め戻し、分離された素子形成領域を形成
する（図５（ｇ））。
【００５１】そして、既に公知の集積回路製造プロセス
で素子を作り込み、所定の配線処理を施す。これによっ
て、図１（ａ），（ｂ）に示したように、サージ保護回
路素子用の島領域１０においては、Ｎ- 型層３表面側に
Ｎ+ 型拡散層１１とＰ型拡散層１２が部分的に形成さ
れ、内部回路３２の入力端子３０に島領域１０のサージ
保護回路素子が直結される。
で素子を作り込み、所定の配線処理を施す。これによっ
て、図１（ａ），（ｂ）に示したように、サージ保護回
路素子用の島領域１０においては、Ｎ- 型層３表面側に
Ｎ+ 型拡散層１１とＰ型拡散層１２が部分的に形成さ
れ、内部回路３２の入力端子３０に島領域１０のサージ
保護回路素子が直結される。
【００５２】なお、素子間の分離方法としては、トレン
チ溝形成法に限らず、例えばＶ溝異方性エッチング法な
どであってもよい。
チ溝形成法に限らず、例えばＶ溝異方性エッチング法な
どであってもよい。
【００５３】このように本実施形態の製造方法によれ
ば、薄膜絶縁体層２ａの形成方法として一般的なＬＯＣ
ＯＳ法を用いるので、薄膜絶縁体層２ａを非常に簡単に
形成することができる。
ば、薄膜絶縁体層２ａの形成方法として一般的なＬＯＣ
ＯＳ法を用いるので、薄膜絶縁体層２ａを非常に簡単に
形成することができる。
【００５４】次に、本発明の第２実施形態を説明する。
【００５５】図６は、本発明の第２実施形態に係る半導
体装置に搭載したサージ保護回路の断面構造図であり、
図１（ｂ）と共通の要素には同一の符号が付されてい
る。なお、本実施形態のサージ保護回路の上面図は、図
１（ａ）と同様であるので省略する。
体装置に搭載したサージ保護回路の断面構造図であり、
図１（ｂ）と共通の要素には同一の符号が付されてい
る。なお、本実施形態のサージ保護回路の上面図は、図
１（ａ）と同様であるので省略する。
【００５６】本実施形態の半導体装置においては、台基
板１側に凹形段状部分を設けることによりＳＯＩ絶縁体
層２の薄膜絶縁体層２ｃが形成されており、この点が上
記第２実施形態と異なる。これによって、Ｎ- 型層３Ａ
の領域が第１及び第２実施形態のＮ- 型層３よりも縮小
されている。
板１側に凹形段状部分を設けることによりＳＯＩ絶縁体
層２の薄膜絶縁体層２ｃが形成されており、この点が上
記第２実施形態と異なる。これによって、Ｎ- 型層３Ａ
の領域が第１及び第２実施形態のＮ- 型層３よりも縮小
されている。
【００５７】以下、本実施形態の製造方法を図７（ａ）
〜（ｄ）及び図８（ｅ）〜（ｇ）を参照しつつ説明す
る。
〜（ｄ）及び図８（ｅ）〜（ｇ）を参照しつつ説明す
る。
【００５８】まず、台基板１として使用する半導体基板
をレジストなどのマスク材６１で選択的に覆い（図７
（ａ），（ｂ））、台基板１の表面をエッチングして凸
形段状部分１ａを形成する（図７（ｃ））。
をレジストなどのマスク材６１で選択的に覆い（図７
（ａ），（ｂ））、台基板１の表面をエッチングして凸
形段状部分１ａを形成する（図７（ｃ））。
【００５９】さらに、このウェハに凸形段状部分１ａの
段差以上の厚さの絶縁膜２を形成し（図７（ｄ））、サ
ージ保護回路素子を形成する領域の絶縁膜（薄膜絶縁体
層）２ｃが所定の厚さ（例えば５００〜２０００Å）と
なるように絶縁膜２の表面全体を平坦に研磨し、本実施
形態のＳＯＩ絶縁体層２を形成する（図８（ｅ））。
段差以上の厚さの絶縁膜２を形成し（図７（ｄ））、サ
ージ保護回路素子を形成する領域の絶縁膜（薄膜絶縁体
層）２ｃが所定の厚さ（例えば５００〜２０００Å）と
なるように絶縁膜２の表面全体を平坦に研磨し、本実施
形態のＳＯＩ絶縁体層２を形成する（図８（ｅ））。
【００６０】その後、ＳＤＢ法などにより、台基板１上
にＳＯＩ絶縁体層２を介してＮ- 型層３Ａを接着すれ
ば、台基板１側に薄膜絶縁体層２ｃとなる凹形段状部分
が設けられた本実施形態のＳＯＩ基板が作製される（図
８（ｆ））。
にＳＯＩ絶縁体層２を介してＮ- 型層３Ａを接着すれ
ば、台基板１側に薄膜絶縁体層２ｃとなる凹形段状部分
が設けられた本実施形態のＳＯＩ基板が作製される（図
８（ｆ））。
【００６１】そして、上記第１実施形態と同様に、Ｎ-
型層３側を所定厚まで研磨し、素子形成を行うことによ
り（図８（ｇ））、図６に示す本実施形態の半導体装置
が得られる。
型層３側を所定厚まで研磨し、素子形成を行うことによ
り（図８（ｇ））、図６に示す本実施形態の半導体装置
が得られる。
【００６２】本実施形態においても、サージ保護回路素
子用の島領域１０のＳＯＩ絶縁体層２を選択的に薄くし
たので、この島領域１０のＣＲ時定数を大きくすること
ができ、サージ耐量を上げることができる。しかも、サ
ージ保護回路素子用の島領域１０以外の素子領域におけ
るＤＣ耐圧は低下せず、集積回路全体の面積が増大する
こともない。
子用の島領域１０のＳＯＩ絶縁体層２を選択的に薄くし
たので、この島領域１０のＣＲ時定数を大きくすること
ができ、サージ耐量を上げることができる。しかも、サ
ージ保護回路素子用の島領域１０以外の素子領域におけ
るＤＣ耐圧は低下せず、集積回路全体の面積が増大する
こともない。
【００６３】なお、本発明は図示の実施形態に限定され
ず種々の変形が可能である。例えば、上記第１〜第３実
施形態では、ＳＯＩウエハとして、ＳＤＢ法により台基
板とＮ- 型層との間にＳｉＯ2 膜等からなるＳＯＩ絶縁
体層を挟んだ接着基板で構成したが、ＳＩＭＯＸ法等に
より、台基板とＮ- 型層との間に酸素インプラによる埋
込み酸化膜層からなるＳＯＩ絶縁体をもつ基板で構成し
てもよい。この場合は、ＳＯＩ絶縁体の台基板及びＮ-
型層側の両面に凹段状部分を形成することにより前記薄
膜絶縁体層を形成することができ、第１〜第２実施形態
で行ったＳＯＩ絶縁体を平坦化する作業が不要となる。
ず種々の変形が可能である。例えば、上記第１〜第３実
施形態では、ＳＯＩウエハとして、ＳＤＢ法により台基
板とＮ- 型層との間にＳｉＯ2 膜等からなるＳＯＩ絶縁
体層を挟んだ接着基板で構成したが、ＳＩＭＯＸ法等に
より、台基板とＮ- 型層との間に酸素インプラによる埋
込み酸化膜層からなるＳＯＩ絶縁体をもつ基板で構成し
てもよい。この場合は、ＳＯＩ絶縁体の台基板及びＮ-
型層側の両面に凹段状部分を形成することにより前記薄
膜絶縁体層を形成することができ、第１〜第２実施形態
で行ったＳＯＩ絶縁体を平坦化する作業が不要となる。
【００６４】また、本発明のサージ保護回路を出力端子
に直結するように構成することも、勿論可能である。
に直結するように構成することも、勿論可能である。
【００６５】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体装置によれば、絶縁体層の膜厚を部分的に
薄く形成し、この絶縁体層の薄く形成された部分である
薄膜絶縁体層上にサージ保護回路素子を形成したので、
チップ面積を増大させることなく且つチップ全体のＤＣ
耐圧を下げることもなく、内部回路に対するサージ保護
能力を向上させることができる。
である半導体装置によれば、絶縁体層の膜厚を部分的に
薄く形成し、この絶縁体層の薄く形成された部分である
薄膜絶縁体層上にサージ保護回路素子を形成したので、
チップ面積を増大させることなく且つチップ全体のＤＣ
耐圧を下げることもなく、内部回路に対するサージ保護
能力を向上させることができる。
【００６６】第２の発明である半導体装置によれば、上
記第１の発明において、前記絶縁体層の前記第２の半導
体層側の面が同一平面で形成され、その絶縁体層の前記
第１の半導体層側の面は前記薄膜絶縁体層である凹形段
状部分が形成されているので、第１の発明と同様の効果
を奏する。
記第１の発明において、前記絶縁体層の前記第２の半導
体層側の面が同一平面で形成され、その絶縁体層の前記
第１の半導体層側の面は前記薄膜絶縁体層である凹形段
状部分が形成されているので、第１の発明と同様の効果
を奏する。
【００６７】第３の発明である半導体装置の製造方法に
よれば、半導体活性層側に凹形段状となった薄膜絶縁体
層を、非常に簡単に形成することができる。
よれば、半導体活性層側に凹形段状となった薄膜絶縁体
層を、非常に簡単に形成することができる。
【００６８】第４の発明である半導体装置の製造方法に
よれば、半導体活性層側に凹形段状となった薄膜絶縁体
層を簡単に形成することができる。
よれば、半導体活性層側に凹形段状となった薄膜絶縁体
層を簡単に形成することができる。
【００６９】第５の発明である半導体装置の製造方法に
よれば、支持用半導体層側に凹形段状となった薄膜絶縁
体層を簡単に形成することができる。
よれば、支持用半導体層側に凹形段状となった薄膜絶縁
体層を簡単に形成することができる。
【図１】本発明の第１実施形態に係る半導体装置に搭載
したサージ保護回路を示す構造図である。
したサージ保護回路を示す構造図である。
【図２】第１実施形態におけるサージ保護回路の等価回
路図である。
路図である。
【図３】寄生コンデンサ容量によるサージ電圧の立ち上
がり波形の違いを示したグラフである。
がり波形の違いを示したグラフである。
【図４】第１実施形態に係る半導体装置の製造方法を示
す工程図である。
す工程図である。
【図５】第１実施形態に係る半導体装置の製造方法を示
す工程図である。
す工程図である。
【図６】本発明の第２実施形態に係る半導体装置のサー
ジ保護回路の断面構造図である。
ジ保護回路の断面構造図である。
【図７】第３実施形態に係る半導体装置の製造方法を示
す工程図である。
す工程図である。
【図８】第３実施形態に係る半導体装置の製造方法を示
す工程図である。
す工程図である。
【図９】従来のサージ保護回路（ＰＮ接合分離）の構成
例を示す図である。
例を示す図である。
【図１０】従来の他のサージ保護回路（誘電体分離）の
構成例を示す図である。
構成例を示す図である。
【図１１】図１０のサージ保護回路の等価回路図であ
る。
る。
１ 台基板 ２ ＳＯＩ絶縁体層 ２ａ，２ｂ，２ｃ 薄膜絶縁体層 ２Ａ 寄生コンデンサ ３ Ｎ- 型層 ３ａ Ｎ- 型層３の抵抗分 ３Ａ Ｎ- 型層 ４ ＳｉＯ2 膜 ５ ポリシリコン １０ 島領域 １１ Ｎ+ 型拡散層 １１ａ Ｎ+ 型拡散層の抵抗分 １２ Ｐ型拡散層 １３ ＳｉＯ2 膜 １４，１５ コンタクトホール １６，１７ カソードコンタクト電極 １９ アノードコンタクト電極 ２１〜２３ Ａｌ配線 ３０ 入力端子 ３１ 保護ダイオード
Claims (5)
- 【請求項１】 第１の半導体層と、前記第１の半導体層
上に形成された絶縁体層と、前記第１の半導体層上に前
記絶縁体層を介して形成された第２の半導体層とからな
る半導体基板の前記第２の半導体層側に、内部回路を構
成する内部素子と、該内部回路の入／出力端子に直結さ
れ前記内部回路をサージより保護するサージ保護回路素
子とを素子間分離を行って形成した半導体装置におい
て、 前記絶縁体層の膜厚を部分的に薄く形成し、この絶縁体
層の薄く形成された部分である薄膜絶縁体層上に前記サ
ージ保護回路素子を形成したことを特徴とする半導体装
置。 - 【請求項２】 前記絶縁体層の前記第２の半導体層側の
面は同一平面で形成され、その絶縁体層の前記第１の半
導体層側の面は前記薄膜絶縁体層となる凹形段状部分が
形成されて成ることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 半導体活性層の主面側にＬＯＣＯＳ法に
より部分的に膜厚を薄くした絶縁体層を形成し、その絶
縁体層の表面を平坦化する第１の工程と、 平坦化された前記絶縁体層の表面上に支持用半導体層を
形成する第２の工程と、 前記絶縁体層の薄い部分である薄膜絶縁体層上に形成さ
れた半導体活性層に内部回路をサージより保護するため
のサージ保護回路素子を形成する第３の工程と、 前記内部回路の入／出力端子に前記サージ保護回路素子
を直結すると共に、サージ保護回路を構成すべく所定の
配線処理を施す第４の工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項４】 半導体活性層の所定領域をマスク材で選
択的に覆い、この半導体活性層の表面をエッチングして
凸形段状部分を有する半導体活性層を形成する第１の工
程と、 前記凸形段状部分を有する半導体活性層の表面に該凸形
段状部分の段差以上の厚さの絶縁体層を形成する第２の
工程と、 前記絶縁体層の表面を平坦化して該絶縁体層を部分的に
薄くし、その絶縁体層の表面上に支持用半導体層を形成
する第３の工程と、 前記絶縁体層の薄い部分である薄膜絶縁体層上に形成さ
れた半導体活性層に内部回路をサージより保護するため
のサージ保護回路素子を形成する第４の工程と、 前記内部回路の入／出力端子に前記サージ保護回路素子
を直結すると共に、サージ保護回路を構成すべく所定の
配線処理を施す第５の工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 支持用半導体層の所定領域をマスク材で
選択的に覆い、この支持用半導体層の表面をエッチング
して凸形段状部分を有する支持用半導体層を形成する第
１の工程と、 前記凸形段状部分を有する支持用半導体層の表面に該凸
形段状部分の段差以上の厚さの絶縁体層を形成する第２
の工程と、 前記絶縁体層の表面を平坦化して該絶縁体層を部分的に
薄くし、その絶縁体層の表面上に半導体活性層を形成す
る第３の工程と、 前記絶縁体層の薄い部分である薄膜絶縁体層上に形成さ
れた半導体活性層に内部回路をサージより保護するため
のサージ保護回路素子を形成する第４の工程と、 前記内部回路の入／出力端子に前記サージ保護回路素子
を直結すると共にサージ保護回路を構成すべく所定の配
線処理を施す第５の工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151044A JPH09331072A (ja) | 1996-06-12 | 1996-06-12 | 半導体装置及びその製造方法 |
| KR1019970024004A KR100253871B1 (ko) | 1996-06-12 | 1997-06-11 | 반도체 장치 및 그 제조방법 |
| US08/873,081 US5825067A (en) | 1996-06-12 | 1997-06-11 | Dielectrically isolated IC merged with surge protection circuit and method for manufacturing the same |
| EP97109574A EP0813248A3 (en) | 1996-06-12 | 1997-06-12 | Dielectrically isolated IC merged with surge protection circuit and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151044A JPH09331072A (ja) | 1996-06-12 | 1996-06-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331072A true JPH09331072A (ja) | 1997-12-22 |
Family
ID=15510080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8151044A Pending JPH09331072A (ja) | 1996-06-12 | 1996-06-12 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5825067A (ja) |
| EP (1) | EP0813248A3 (ja) |
| JP (1) | JPH09331072A (ja) |
| KR (1) | KR100253871B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| IT1311309B1 (it) * | 1999-12-10 | 2002-03-12 | St Microelectronics Srl | Resistore verticale integrato ad alta tensione e relativo processo difabbricazione. |
| US6384452B1 (en) * | 2000-07-17 | 2002-05-07 | Agere Systems Guardian Corp | Electrostatic discharge protection device with monolithically formed resistor-capacitor portion |
| US6455902B1 (en) | 2000-12-06 | 2002-09-24 | International Business Machines Corporation | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications |
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| JP2002208644A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
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| US8188543B2 (en) * | 2006-11-03 | 2012-05-29 | Freescale Semiconductor, Inc. | Electronic device including a conductive structure extending through a buried insulating layer |
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| US10411006B2 (en) * | 2016-05-09 | 2019-09-10 | Infineon Technologies Ag | Poly silicon based interface protection |
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| JP2788269B2 (ja) * | 1988-02-08 | 1998-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5459346A (en) * | 1988-06-28 | 1995-10-17 | Ricoh Co., Ltd. | Semiconductor substrate with electrical contact in groove |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| JPH05190874A (ja) * | 1992-01-16 | 1993-07-30 | Fuji Electric Co Ltd | 半導体集積回路装置とその製造方法 |
| JP2605597B2 (ja) * | 1993-09-09 | 1997-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3195474B2 (ja) * | 1993-09-20 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| JP3006387B2 (ja) * | 1993-12-15 | 2000-02-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-06-12 JP JP8151044A patent/JPH09331072A/ja active Pending
-
1997
- 1997-06-11 KR KR1019970024004A patent/KR100253871B1/ko not_active IP Right Cessation
- 1997-06-11 US US08/873,081 patent/US5825067A/en not_active Expired - Fee Related
- 1997-06-12 EP EP97109574A patent/EP0813248A3/en not_active Withdrawn
Also Published As
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| KR980006244A (ko) | 1998-03-30 |
| KR100253871B1 (ko) | 2000-04-15 |
| EP0813248A3 (en) | 2000-03-01 |
| US5825067A (en) | 1998-10-20 |
| EP0813248A2 (en) | 1997-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |