KR100253871B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

(과제) SOI 웨이퍼를 이용하여 집적회로를 형성한 반도체장치에 있어서, 칩면적을 증대시키지 않고 내부소자의 서지파괴를 방지할 수 있는 반도체장치를 제공한다.
(해결수단) 제1반도체층과, 이 제1반도체층상에 형성된 절연체층, 상기 제1반도체층상에 상기 절연체층을 매개해서 형성된 제2반도체층으로 이루어진 반도체기판의 상기 제2반도체층측에, 내부회로를 구성하는 내부소자와, 이 내부회로의 입/출력단자에 직결되어 상기 내부회로를 서지로부터 보호하는 서지보호회로소자를 소자간 분리를 행하여 형성한 반도체장치에 있어서, 상기 절연체층의 막두께를 부분적으로 얇게 형성하고, 이 절연체층의 얇게 형성된 부분인 박막절연체층상에 상기 서지보호회로소자를 형성한다.

Description

반도체장치 및 그 제조방법
본 발명은 SOI(Silicon On Insulator)구조를 갖고 서지보호회로를 탑재한 반도체장치 및 그 제조방법에 관한 것이다.
종래, 서지보호회로로서는, 예컨대 도 9에 나타낸 바와 같은 것이 있었다.
도 9a, 도 9b는 집적회로에 탑재된 종래의 서지보호회로의 한 구성예를 나타낸 도면으로, 도 9a는 서지보호회로소자의 단면도, 도 9b는 그 등가회로도이다.
이 집적회로는, 도 9a에 나타낸 바와 같이, 소자간 분리에 PN접합분리방식을 이용하고 있다. 즉, P형 기판(111)상에 N-형 층(112)을 형성한 후, 더욱이 표면으로부터 깊은 P형 확산층(113)을 P형 기판(111)에 도달시켜 섬영역을 형성하고 있다.
이 섬영역의 표면측에는, 부분적으로 N+형 층(114) 및 P형 층(115)이 형성되고, N+형 층(114)이 금속배선을 매개해서 입력단자(120)와 내부회로(121)에 접속되며, P형 층(115)이 접지(GND)단자에 접속되어 있다. 도 9b에서 나타낸 바와 같이, 보호다이오드(122), N+형 층(114)의 저항분(114a), 및 N-형 층(112)의 저항분(112a)으로 서지보호회로가 구성되어 있다.
그리고, P형 기판(111) 및 분리 P형 층(113)을 접지전위로 유지함으로써, 섬영역과의 사이에 형성되는 PN접합을 역바이어스하여 전기적으로 소자를 분리하고 있다.
이러한 PN접합분리방식을 이용한 서지보호회로에 대단히 큰 서지전류가 흐르면, 보호다이오드(122)의 전압강하분만큼 높은 전위가 발생한다. 이 경우는, 소자를 형성하고 있는 섬영역과 P형 기판(111) 사이에 있는 기생다이오드(120)가 병렬로 접속되어 있기 때문에, 이 기생소자에도 전류가 흘러 내부회로(121)가 용이하게 파괴되는 일은 없다.
그러나, 소자간 분리에 PN접합분리방식을 이용한 경우에는, 고내압소자를 실현하기 위해 칩면적을 증대시킬 필요가 있을 뿐만 아니라 바이어스조건이나 온도의 변동에 의해 오동작이 생기는 등의 결점이 있다.
그에 반해, 단결정 혹은 다결정의 대기판(臺基板)상에 형성되는 소자간을 분리하기 위해 SiO2등의 절연막(유전체)을 사용하는 유전체분리방식인 경우는, PN접합분리방식과 같이 기생소자를 매개해서 소자분리하는 것이 아니라 절연막에 의해 완전히 분리되기 때문에, 상기의 PN접합분리방식의 결점을 해소할 수 있다.
이러한 우수한 특징을 갖춘 유전체분리방식으로 소자간 분리를 행하는 것으로서, SOI구조의 웨이퍼를 사용하여 상기와 동일한 서지보호회로를 집적회로에 탑재한 경우의 예를 도 10에 나타낸다. 도 10a는 그 평면도, 도 10b는 X-X′단면도이다.
SOI구조의 웨이퍼는 절연체층을 사이에 끼는 형태로 그 상하층에 반도체층이 형성된 웨이퍼이고, 이 SOI 웨이퍼를 사용한 본 예의 집적회로는 트렌치홈형성법(trench isolation)에 의해 소자간이 분리되어 있다.
즉, 대기판(201)상에 일정의 두께의 SOI 절연체층(202)을 매개해서 N-형 층(203)이 형성된 본 예의 SOI 웨이퍼내에는 소자분리된 섬영역(210)이 형성되어 있다. 그 섬영역(210)의 측면 경계부는, 트렌치홈이 상기 SOI 절연체층(202)에 도달하는 깊이로 형성되고, 그 트렌치홈내에 실리콘산화막(SiO2; 204)을 매개해서 다결정실리콘(205)이 두껍게 퇴적되어 있다.
이 섬영역(210)에는, 서지보호회로소자를 형성하기 위해 N-형 층(203)의 표면에 N+형 확산층(211)과 P형 확산층(212)이 형성되고, 더욱이 당해 웨이퍼 전면에는 SiO2막(213)이 피막되어 있다. 그리고, N+형 확산층(211)에 대해서는, 캐소드 접속전극(214)을 매개해서 입력단자에 접속되는 Al(알루미늄)배선(215)이, 또 캐소드 접속전극(216)을 매개해서 내부회로(250; 도 11 참조)에 접속되는 Al배선(217)이 각각 접속되어 있다. 더욱이, P형 확산층(212)에 대해서는, 애노드 접속전극(218)을 매개해서 접지(GND)단자에 접속되는 Al배선(219)이 접속되어 있다.
이와 같이, SOI 웨이퍼를 사용한 경우에서는, SOI 절연체층(202)이 대기판층(201)과의 사이에서 기생콘덴서(202A; 도 11 참조)로서 존재하고, 대기판(201)을 접지(GND)전위에 접속함으로써, 도 11의 등가회로에 나타낸 바와 같이 기생콘덴서(202A)가 보호다이오드(251)와 병렬로 접속된 형태로 된다. 여기서, 도 11중의 211a는 상기 N+형 층(211)의 저항분이고, 203a는 상기 N-형 층(203)의 저항분이다.
상기의 SOI 웨이퍼를 사용한 집적회로에 있어서, 입력단자(215)에 서지가 들어간 경우에, 비교적 서지전류가 작을 때에는 보호다이오드(251)에 의해 내부회로(250)가 보호된다.
그렇지만, 상기 종래의 SOI 웨이퍼를 사용한 집적회로에서는, 비교적 큰 서지전류가 흐른 때에는, 보호다이오드(251)의 전압강하분만큼 높은 전위가 발생하고, PN접합분리방식과 달리 기생다이오드가 없기 때문에, 용이하게 내부회로(250)의 파괴전압에 도달한다.
그래서, 종래에는, 이 점을 해결하기 위해 보호다이오드(251)를 형성하는 면적을 넓힘으로써, 보호다이오드(251)에서의 전압강하를 낮게 억제하도록 하고 있었다. 그러나, 이 방법에서는, 칩면적이 증대한다고 하는 새로운 문제가 생기게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 SOI 웨이퍼를 이용하여 집적회로를 형성한 반도체장치에 있어서, 칩면적을 증대시키지 않고 내부소자의 서지파괴를 방지할 수 있는 반도체장치를 제공하는 것이다. 또 그 외의 목적은, 상기 반도체장치를 용이하게 제조할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 제1실시형태에 따른 반도체장치에 탑재한 서지보호회로를 나타낸 구조도이고,
도 2는 제1실시형태에서의 서지보호회로의 등가회로도.
도 3은 기생콘덴서용량에 의한 서지전압의 상승파형의 차이를 나타낸 그래프.
도 4는 제1실시형태에 따른 반도체장치의 제조방법을 나타낸 공정도.
도 5는 제1실시형태에 따른 반도체장치의 제조방법을 나타낸 공정도.
도 6은 본 발명의 제2실시형태에 따른 반도체장치의 서지보호회로의 단면구조도.
도 7은 제3실시형태에 따른 반도체장치의 제조방법을 나타낸 공정도.
도 8은 제3실시형태에 따른 반도체장치의 제조방법을 나타낸 공정도.
도 9는 종래의 서지보호회로(PN접합분리)의 구성예를 나타낸 도면.
도 10은 종래의 다른 서지보호회로(유전체분리)의 구성예를 나타낸 도면.
도 11은 도 10의 서지보호회로의 등가회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 대기판(臺基板) 2 : SOI 절연체층
2a 2b 2c : 박막절연체층 2A : 기생콘덴서
3 : N-형 층 3a : N-형 층(3)의 저항분
3A : N-형 층 4 : SiO2막
5 : 다결정실리콘 10 : 섬영역
11 : N+형 확산층 11a : N+형 확산층의 저항분
12 : P형 확산층 13 : SiO2막
14 15 : 접속구멍 16 17 : 캐소드 접속전극
19 : 애노드 접속전극 21∼23 : Al배선
30 : 입력단자 31 : 보호다이오드.
상기 목적을 달성하기 위해 제1발명인 반도체장치의 특징은, 제1반도체층과, 이 제1반도체층상에 형성된 절연체층, 상기 제1반도체층상에 상기 절연체층을 매개해서 형성된 제2반도체층으로 이루어진 반도체기판의 상기 제2반도체층측에, 내부회로를 구성하는 내부소자와, 이 내부회로의 입/출력단자에 직결되어 상기 내부회로를 서지로부터 보호하는 서지보호회로소자를 소자간 분리를 행하여 형성한 반도체장치에 있어서, 상기 절연체층의 막두께를 부분적으로 얇게 형성하고, 이 절연체층의 얇게 형성된 부분인 박막절연체층상에 상기 서지보호회로소자를 형성한 점에 있다.
이 제1발명에 의하면, 서지보호회로소자가 형성되는 영역에 있어서는, 제1반도체층상의 절연체층이 얇게 형성되어 기생콘덴서의 용량이 증가하므로, 서지입력시의 전압상승의 시정수가 길어진다. 이에 따라, 칩면적을 증대시키지 않으면서 회로 전체의 고내압소자 단체의 내압도 DC내압을 낮추는 일도 없이 내부회로의 서지파괴를 방지할 수 있다.
제2발명인 반도체장치의 특징은, 상기 제1발명에 있어서, 상기 절연체층의 상기 제2반도체층측의 면이 동일평면으로 형성되고, 그 절연체층의 상기 제1반도체층측의 면은 상기 박막절연체층으로 되는 凹형 단상부분(段狀部分)이 형성되어 이루어진 점에 있다.
이 제2발명에 의하면, 제1발명과 동일한 작용을 거둔다.
제3발명인 반도체장치의 제조방법의 특징은, 반도체활성층의 주면측에 LOCOS법에 의해 부분적으로 막두께를 얇게 한 절연체층을 형성하고, 그 절연체층의 표면을 평탄화하는 제1공정과, 평탄화된 상기 절연체층의 표면상에 지지용 반도체층을 형성하는 제2공정, 상기 절연체층의 얇은 부분인 박막절연체층상에 형성된 반도체 활성층에 내부회로를 서지로부터 보호하기 위한 서지보호회로소자를 형성하는 제3공정 및, 상기 내부회로의 입/출력단자에 상기 서지보호회로소자를 직결함과 더불어 서지보호회로를 구성하기 위한 소정의 배선처리를 실시하는 제4공정을 갖춘 점에 있다.
이 제3발명에 의하면, 일반적인 LOCOS법을 이용하므로, 반도체활성층측에 凹형 단상으로 된 박막절연체층을 대단히 간단하게 형성할 수 있다.
제4발명인 반도체장치의 제조방법의 특징은, 반도체활성층의 소정영역을 마스크재로 선택적으로 피복하고, 이 반도체활성층의 표면을 에칭하여 凸형 단상부분을 갖는 반도체활성층을 형성하는 제1공정과, 상기 凸형 단상부분을 갖는 반도체활성층의 표면에 이 凸형 단상부분의 단차이상의 두께의 절연체층을 형성하는 제2공정, 상기 절연체층의 표면을 평탄화하여 이 절연체층을 부분적으로 얇게 하고, 그 절연체층의 표면상에 지지용 반도체층을 형성하는 제3공정, 상기 절연체층의 얇은 부분인 박막절연체층상에 형성된 반도체활성층에 내부회로를 서지로부터 보호하기 위한 서지보호회로소자를 형성하는 제4공정 및, 상기 내부회로의 입/출력단자에 상기 서지보호회로소자를 직결함과 더불어 서지보호회로를 구성하기 위한 소정의 배선처리를 실시하는 제5공정을 갖춘 점에 있다.
이 제4발명에 의하면, 반도체활성층측에 凹형 단상으로 된 박막절연체층을 간단하게 형성할 수 있다.
제5발명인 반도체장치의 제조방법의 특징은, 지지용 반도체층의 소정영역을 마스크재로 선택적으로 피복하고, 이 지지용 반도체층의 표면을 에칭하여 凸형 단상부분을 갖는 지지용 반도체층을 형성하는 제1공정과, 상기 凸형 단상부분을 갖는 지지용 반도체층의 표면에 이 凸형 단상부분의 단차이상의 두께의 절연체층을 형성하는 제2공정, 상기 절연체층의 표면을 평탄화하여 이 절연체층을 부분적으로 얇게 하고, 그 절연체층의 표면상에 반도체활성층을 형성하는 제3공정, 상기 절연체층의 얇은 부분인 박막절연체층상에 형성된 반도체활성층에 내부회로를 서지로부터 보호하기 위한 서지보호회로소자를 형성하는 제4공정 및, 상기 내부회로의 입/출력단자에 상기 서지보호회로소자를 직결함과 더불어 서지보호회로를 구성하기 위한 소정의 배선처리를 실시하는 제5공정을 갖춘 점에 있다.
이 제5발명에 의하면, 지지용 반도체층측에 凹형 단상으로 된 박막절연체층을 간단하게 형성할 수 있다.
[발명의 실시형태]
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다. 도 1a, 도 1b는 본 발명의 제1실시형태에 따른 반도체장치에 탑재한 서지보호회로를 나타낸 구조도로, 도 1a는 그 평면도, 도 1b는 X-X′단면도이다.
본 실시형태의 반도체장치는, 전술한 SOI 웨이퍼를 이용한 집적회로이고, 소자간 분리에 트렌치홈형성법(trench isolation)을 이용하여 그 소자분리된 다수의 섬영역의 소정의 부분에 서지보호회로소자를 형성하고 있다. 구조상에 있어서 종래장치(도 10)와 다른 점은, 서지보호회로소자를 형성하는 섬영역의 SOI 절연체층이 선택적으로 얇게 되어 있는 점이다.
이하, 본 실시형태의 구조 및 동작을 구체적으로 설명한다.
본 실시형태의 SOI 웨이퍼는, 대기판(1)상에 SOI 절연체층(2; 예컨대 SiO2막, 두께는 예컨대 1∼5㎛)을 매개해서 N-형 층(활성층; 3)이 형성되고, 그 N-형 층(3)내에는 트렌치홈형성법으로 소자분리된 다수의 섬영역이 형성되어 있다. 각 섬영역의 측면 경계부는, 내벽 전면에 SiO2막(4)을 피복한 트렌치홈이 상기 SOI 절연체층(2)에 도달하는 깊이로 형성되며, 그 트렌치홈내에 다결정실리콘(5)이 두껍게 퇴적되어 있다. 여기서, 다수의 섬영역(10)중 서지보호회로소자용의 섬영역을 섬영역(10)으로 한다.
그리고, 이 서지보호회로소자용의 섬영역(10)의 밑면에 위치하는 SOI 절연체층(2)은, 그 외의 부분의 SOI 절연체층(2)보다도 얇게 형성되어 있다(이하, 본 실시형태에 있어서, SOI 절연체층(2)의 얇게 형성된 부분을 박막절연체층(2a)이라 기재하고, 그 두께는 예컨대 500∼2000Å정도로 한다). 즉, SOI 절연체층(2)의 대기판(1)측의 면은 동일 평면으로 형성되어 있지만, 그 반대측의 N-형 층(3)측의 면에 있어서는, 서지보호회로소자용의 섬영역(10)의 부분만이 凹형의 단상부분으로 되어 상기 박막절연체층(2a)을 형성하고 있다.
이 서지보호회로소자용의 섬영역(10)에는, 서지보호회로소자를 형성하기 위해 N-형 층(3)의 표면에 N+형 확산층(캐소드 접속층; 11)과 P형 확산층(애노드 접속층; 12)이 부분적으로 형성되어 있다. 이 웨이퍼 표면은 SiO2막(13)에 의해 피막되고, N+형 확산층(11)상에 접속구멍(contact hole; 14,15)을 매개해서 캐소드 접속전극(16,17)이 각각 접속됨과 더불어, P형 확산층(12)상에 접속구멍(18)을 매개해서 애노드 접속전극(19)이 접속되어 있다.
그리고, 캐소드 접속전극(16)은 Al배선(21)을 매개해서 입력단자(30; 도 2 참조)에 접속되고, 캐소드 접속전극(17)은 Al배선(22)을 매개해서 내부회로(32; 도 2 참조)에 접속되며, 더욱이 애노드 접속전극(19)은 Al배선(23)을 매개해서 접지(GND)단자에 접속되어 있다.
본 실시형태의 등가회로도를 도 2에 나타낸다. 각 소자의 접속구성은 도 11(종래의 등가회로)과 동일하다. 도 2중의 11a는 N+형 확산층(11)의 저항분이고, 3a는 N-형 층(3)의 저항분이며, 30은 입력단자이고, 31은 보호다이오드이며, 32는 내부회로이다. 또, 도 2중의 2A가 박막절연체층(2a)의 기생콘덴서이고, 이 기생콘덴서(2A)의 용량이 종래장치보다도 크게 되어 있다.
상술한 바와 같이, 구조상에 있어서 서지보호회로소자를 형성하는 섬영역(10)의 SOI 절연체층(2)이 박막절연체층(2a)으로서 다른 부분보다 얇게 되어 있는 점이 본 실시형태의 특징인 바, 이에 따라 이 박막절연체층(2a)의 기생콘덴서(2A)의 용량이 증가하여 CR시정수가 커진다.
상기 구성의 서지보호회로에 의하면, 입력단자(30)에 서지가 들어간 경우에, 비교적 서지전류가 작을 때에는 보호다이오드(31)에 의해 내부회로(32)가 보호된다. 구체적으로 설명하면, 입력단자(30)에 정전위의 서지가 들어갔을 때, 보호다이오드(31)에는 역바이어스가 인가되게 된다. 서지입력에 의해 입력단자(30)의 전위가 상승하여 보호다이오드(31)의 역방향내압을 넘으면, 내부회로(32)의 전위는 그 이상으로 상승하지 않기 때문에 보호된다.
입력단자(30)에 부전위의 서지가 들어간 경우에는, 보호다이오드(31)에는 순바이어스가 인가되고, 서지전류는 GND라인으로부터 입력단자(30)로 흘러 본체회로는 보호다이오드(31)의 순방향전위이상으로 바이어스되지 않고 서지로부터 보호된다.
그리고, 비교적 큰 서지전류가 흐른 때에는, 용량이 큰 기생콘덴서(2A)에 의해 서지보호회로의 CR시정수가 커져서 도 3의 P1으로 나타낸 바와 같이 서지전압의 피크치가 작아진다. 여기서, 동도 3중의 P2는 기생콘덴서의 용량이 작은 경우의 서지전압의 피크치이고, 이 도 3은 기생콘덴서용량(C)이 큰 편이 작은 편보다도 서지전압(V)의 피크치가 작아지는 것을 나타내고 있다. 이에 따라, 보호다이오드(31)에서의 전압강하를 낮게 억제할 수 있어 보호다이오드(31)에 의해 내부회로(32)가 보호된다.
이와 같이 본 실시형태에서는, 서지보호회로소자를 형성하는 섬영역(10)의 SOI 절연체층을 선택적으로 얇게 하여 이 섬영역(10)의 CR시정수를 크게 함으로써, 기생콘덴서(2A)를 보호소자의 하나로서 사용하여 서지내량을 올릴 수 있다.
또, 서지보호회로소자용의 섬영역(10) 이외의 소자영역에서는, SOI 절연체층(2)이 두꺼운 채로 유지되므로, 정상적으로 DC내압은 저하하지 않는다.
더욱이, 동일의 점유면적으로 기생콘덴서의 용량을 크게 할 수 있기 때문에, 집적회로 전체의 면적이 증대되는 일도 없다.
또, 박막절연체층(2a)으로 되는 凹형 단상부분의 단차분만큼 N-형 층(3)의 영역이 확대됨으로써, 그 저항증가분에 의해 내부회로(32)의 서지보호를 한층 확실하게 할 수 있다.
다음으로, 본 실시형태의 집적회로의 제조방법을 도 4a∼도 4d 및 도 5e∼도 5g의 공정도를 참조하여 설명한다.
먼저, 활성층으로서 사용하는 N-형 층(3)으로서 사용하는 반도체기판의 표면상에, 통상의 IC제조공정에서 사용하는 LOCOS(local oxidation of silicon)법(선택산화법)으로 서지보호회로소자를 형성하는 영역만 얇아지도록 SOI 절연체층(예컨대 SiO2막; 2)을 형성한다(도 4a∼도 4d).
구체적으로는, 먼저 준비한 N-형 층(3)의 표면에 SiO2막(2)을 형성한 후(도 4a∼도 4b), 이 SiO2막(2)상에 SiN막(41)을 패턴형성한다(도 4c). 이때, 서지보호회로소자를 형성하는 영역에만 SiN막(41)이 형성된다.
이 상태의 웨이퍼를 고온산화분위기중에서 산화하면, SiN막(41)이 존재하고 있지 않은 웨이퍼 표면만이 산화되어, 그 부분의 SiO2막(2)의 막두께는 SiN막(41)이 존재하는 부분보다도 두꺼워진다. 그 후, SiN막(41)만을 제거함으로써, 도 4d에 나타낸 박막의 절연체층(2a)을 갖춘 웨이퍼를 얻는다.
다음으로, 상기 박막절연체층(2a)의 두께가 500∼2000Å정도로 되도록 SOI 절연체층(2)의 표면 전체를 평탄하게 연마한다(도 5e). 그 후, SDB(Silicon Direct Bonding)법 등에 의해 N-형 층(3)상에 상기 SOI 절연체층(2)을 매개해서 대기판(1)을 접착하면, N-형 층(3)측에 박막절연체층(2a)으로 되는 凹형 단상부분이 설치된 본 실시형태의 SOI기판이 제작된다(도 5f).
그리고, N-형 층(3)측을 소정치까지 연마하고, 소자를 형성하기 위해 상하반전한다. 소자간의 분리방법으로서는, 본 실시형태에서는 트렌치홈형성법을 이용한다. 즉, 트렌치가공으로 SOI 절연체층(2)까지 도달하는 깊은 홈을 천설(穿設)한 후, 그 홈을 SiO2막(4)과 다결정실리콘(5)으로 메워 분리된 소자형성영역을 형성한다(도 5g).
그리고, 이미 공지의 집적회로 제조공정으로 소자를 만들어 넣고 소정의 배선처리를 실시한다. 이에 따라, 도 1a, 도 1b에 나타낸 바와 같이, 서지보호회로소자용의 섬영역(10)에 있어서는, N-형 층(3) 표면측에 N+형 확산층(11)과 P형 확산층(12)이 부분적으로 형성되어 내부회로(32)의 입력단자(30)에 섬영역(10)의 서지보호회로소자가 직결된다.
한편, 소자간의 분리방법으로서는, 트렌치홈형성법에 한정되지 않고, 예컨대 V홈 이방성 에칭법 등이어도 좋다.
이와 같이 본 실시형태의 제조방법에 의하면, 박막절연체층(2a)의 형성방법으로서 일반적인 LOCOS법을 이용하므로, 박막절연체층(2a)을 대단히 간단하게 형성할 수 있다.
다음에 본 발명의 제2실시형태를 설명한다.
도 6은 본 발명의 제2실시형태에 따른 반도체장치에 탑재한 서지보호회로의 단면구조도로, 도 1b와 공통의 요소에는 동일한 부호가 붙여져 있다. 여기서, 본 실시형태의 서지보호회로의 평면도는 도 1a와 동일하므로 생략한다.
본 실시형태의 반도체장치에 있어서는, 대기판(1)측에 凹형 단상부분을 설치함으로써 SOI 절연체층(2)의 박막절연체층(2c)이 형성되고 있는데, 이 점이 상기 제1실시형태와 다르다. 이에 따라, N-형 층(3A)의 영역이 제1 및 제2실시형태의 N-형 층(3)보다도 축소되고 있다.
이하, 본 실시형태의 제조방법을 도 7a∼도 7d 및 도 8e∼도 8g를 참조하면서 설명한다.
먼저, 대기판(1)으로서 사용하는 반도체기판을 레지스트 등의 마스크재(61)로 선택적으로 피복하고(도 7a, 도 7b), 대기판(1)의 표면을 에칭하여 凸형 단상부분(1a)을 형성한다(도 7c).
더욱이, 이 웨이퍼에 凸형 단상부분(1a)의 단차이상의 두께의 절연막(2)을 형성하고(도 7d), 서지보호회로소자를 형성하는 영역의 절연막(박막절연체층; 2c)이 소정의 두께(예컨대 500∼2000Å)로 되도록 절연막(2)의 표면 전체를 평탄하게 연마하여 본 실시형태의 SOI 절연체층(2)을 형성한다(도 8e).
그 후, SDB법 등에 의해 대기판(1)상에 SOI 절연체층(2)을 매개해서 N-형 층(3A)을 접착하면, 대기판(1)측에 박막절연체층(2c)으로 되는 凹형 단상부분이 설치된 본 실시형태의 SOI기판이 제작된다(도 8f).
그리고, 상기 제1실시형태와 마찬가지로, N-형 층(3)측을 소정치까지 연마하고, 소자를 형성함으로써(도 8g), 도 6에 나타낸 본 실시형태의 반도체장치가 얻어진다.
본 실시형태에 있어서도, 서지보호회로소자용의 섬영역(10)의 SOI 절연체층(2)을 선택적으로 얇게 했으므로, 이 섬영역(10)의 CR시정수를 크게 할 수 있고, 서지내량을 올릴 수 있다. 게다가, 서지보호회로소자용의 섬영역(10) 이외의 소자영역에서의 DC내압은 저하시키지 않고, 집적회로 전체의 면적이 증대되는 일도 없다.
한편, 본 발명은 도시의 실시형태에 한정되지 않고 여러 가지의 변형이 가능하다. 예컨대, 상기 제1∼제3실시형태에서는, SOI 웨이퍼로서, SDB법에 의해 대기판과 N-형 층과의 사이에 SiO2막 등으로 이루어진 SOI 절연체층을 사이에 끼운 접착기판으로 구성했지만, SIMOX법 등에 의해 대기판과 N-형 층과의 사이에 산소임플러에 의한 매립산화막층으로 이루어진 SOI 절연체를 갖춘 기판으로 구성해도 좋다. 이 경우는, SOI 절연체의 대기판 및 N-형 층측의 양면에 凹형 단상부분을 형성함으로써 상기 박막절연체층을 형성할 수 있고, 제1∼제2실시형태에서 행한 SOI 절연체를 평탄화하는 작업이 불필요하게 된다.
또, 본 발명의 서지보호회로를 출력단자에 직결하도록 구성하는 것도 물론 가능하다.
이상 상세히 설명한 바와 같이 이 제1발명인 반도체장치에 의하면, 절연체층의 막두께를 부분적으로 얇게 형성하고, 이 절연체층이 얇게 형성된 부분인 박막절연체층상에 서지보호회로소자를 형성했으므로, 칩면적을 증대시키지 않으면서 칩 전체의 DC내압을 납추는 일도 없이 내부회로에 대한 서지보호능력을 향상시킬 수 있다.
제2발명인 반도체장치에 의하면, 제1발명에 있어서, 상기 절연체층의 상기 제2반도체층측의 면이 동일평면으로 형성되고, 그 절연체층의 상기 제1반도체층측의 면은 상기 박막절연체층으로 되는 凹형 단상부분(段狀部分)이 형성되어 있으므로, 제1발명과 동일한 효과를 거둔다.
제3발명인 반도체장치의 제조방법에 의하면, 반도체활성층측에 凹형 단상으로 된 박막절연체층을 대단히 간단하게 형성할 수 있다.
제4발명인 반도체장치의 제조방법에 의하면, 반도체활성층측에 凹형 단상으로 된 박막절연체층을 간단하게 형성할 수 있다.
제5발명인 반도체장치의 제조방법에 의하면, 지지용 반도체층측에 凹형 단상으로 된 박막절연체층을 간단하게 형성할 수 있다.

Claims (5)

  1. 제1반도체층과, 이 제1반도체층상에 형성된 절연체층, 상기 제1반도체층상에 상기 절연체층을 매개해서 형성된 제2반도체층으로 이루어진 반도체기판의 상기 제2반도체층측에, 내부회로를 구성하는 내부소자와, 이 내부회로의 입/출력단자에 직결되어 상기 내부회로를 서지로부터 보호하는 서지보호회로소자를 소자간 분리를 행하여 형성한 반도체장치에 있어서, 상기 절연체층의 막두께를 부분적으로 얇게 형성하고, 이 절연체층의 얇게 형성된 부분인 박막절연체층상에 상기 서지보호회로소자를 형성한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연체층의 상기 제2반도체층측의 면이 동일평면으로 형성되고, 그 절연체층의 상기 제1반도체층측의 면은 상기 박막절연체층으로 되는 凹형 단상부분(段狀部分)이 형성되어 이루어진 것을 특징으로 하는 반도체장치.
  3. 반도체활성층의 주면측에 LOCOS법에 의해 부분적으로 막두께를 얇게 한 절연체층을 형성하고, 그 절연체층의 표면을 평탄화하는 제1공정과, 평탄화된 상기 절연체층의 표면상에 지지용 반도체층을 형성하는 제2공정, 상기 절연체층의 얇은 부분인 박막절연체층상에 형성된 반도체 활성층에 내부회로를 서지로부터 보호하기 위한 서지보호회로소자를 형성하는 제3공정 및, 상기 내부회로의 입/출력단자에 상기 서지보호회로소자를 직결함과 더불어 서지보호회로를 구성하기 위한 소정의 배선처리를 실시하는 제4공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체활성층의 소정영역을 마스크재로 선택적으로 피복하고, 이 반도체활성층의 표면을 에칭하여 凸형 단상부분을 갖는 반도체활성층을 형성하는 제1공정과, 상기 凸형 단상부분을 갖는 반도체활성층의 표면에 이 凸형 단상부분의 단차이상의 두께의 절연체층을 형성하는 제2공정, 상기 절연체층의 표면을 평탄화하여 이 절연체층을 부분적으로 얇게 하고, 그 절연체층의 표면상에 지지용 반도체층을 형성하는 제3공정, 상기 절연체층의 얇은 부분인 박막절연체층상에 형성된 반도체활성층에 내부회로를 서지로부터 보호하기 위한 서지보호회로소자를 형성하는 제4공정 및, 상기 내부회로의 입/출력단자에 상기 서지보호회로소자를 직결함과 더불어 서지보호회로를 구성하기 위한 소정의 배선처리를 실시하는 제5공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  5. 지지용 반도체층의 소정영역을 마스크재로 선택적으로 피복하고, 이 지지용 반도체층의 표면을 에칭하여 凸형 단상부분을 갖는 지지용 반도체층을 형성하는 제1공정과, 상기 凸형 단상부분을 갖는 지지용 반도체층의 표면에 이 凸형 단상부분의 단차이상의 두께의 절연체층을 형성하는 제2공정, 상기 절연체층의 표면을 평탄화하여 이 절연체층을 부분적으로 얇게 하고, 그 절연체층의 표면상에 반도체활성층을 형성하는 제3공정, 상기 절연체층의 얇은 부분인 박막절연체층상에 형성된 반도체활성층에 내부회로를 서지로부터 보호하기 위한 서지보호회로소자를 형성하는 제4공정 및, 상기 내부회로의 입/출력단자에 상기 서지보호회로소자를 직결함과 더불어 서지보호회로를 구성하기 위한 소정의 배선처리를 실시하는 제5공정을 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
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