JP2605597B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にパワー・トランジスタと周辺回路を構成する
トランジスタとを含んでＳＯＩ型の複合基板に形成され
る半導体装置の製造方法に関する。
関し、特にパワー・トランジスタと周辺回路を構成する
トランジスタとを含んでＳＯＩ型の複合基板に形成され
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】パワー・トランジスタとこれを制御する
周辺回路を構成するトランジスタとを１チップ化してシ
リコン基板の同一の主表面に形成することは、絶縁分離
の面から困難である。ＳＯＩ型の複合基板を用いて、パ
ワー・トランジスタと周辺回路を構成するトランジスタ
とを１チップ化する半導体装置の製造方法が、特開平１
−１４４６６５号公報に開示されている。
周辺回路を構成するトランジスタとを１チップ化してシ
リコン基板の同一の主表面に形成することは、絶縁分離
の面から困難である。ＳＯＩ型の複合基板を用いて、パ
ワー・トランジスタと周辺回路を構成するトランジスタ
とを１チップ化する半導体装置の製造方法が、特開平１
−１４４６６５号公報に開示されている。
【０００３】半導体装置の製造工程の断面図である図７
を参照すると、上記公報記載の半導体装置の製造方法
は、まず、Ｎ- 型のシリコン基体４５４ａの主表面上に
平滑な表面を有するＮ+ 型のシリコン・エピタキシャル
層４５４ｂが載置されてなる第１のシリコン基板４０１
の表面に、熱酸化による酸化シリコン膜４０２が形成さ
れる。シリコン基板４０１の主表面のパワー・トランジ
スタが形成される第１の領域４５２と他表面とを覆う上
記酸化シリコン膜４０２が除去される。このとき、シリ
コン基板４０１の主表面における第２の領域４５３の酸
化シリコン膜４０２は、残置される〔図７（ａ）〕。
を参照すると、上記公報記載の半導体装置の製造方法
は、まず、Ｎ- 型のシリコン基体４５４ａの主表面上に
平滑な表面を有するＮ+ 型のシリコン・エピタキシャル
層４５４ｂが載置されてなる第１のシリコン基板４０１
の表面に、熱酸化による酸化シリコン膜４０２が形成さ
れる。シリコン基板４０１の主表面のパワー・トランジ
スタが形成される第１の領域４５２と他表面とを覆う上
記酸化シリコン膜４０２が除去される。このとき、シリ
コン基板４０１の主表面における第２の領域４５３の酸
化シリコン膜４０２は、残置される〔図７（ａ）〕。
【０００４】次に、シリコンのエピタキシャル成長が行
なわれ、上記第１の領域４５２にはＮ+ 型のシリコン・
エピタキシャル層が、上記第２の領域４５３の酸化シリ
コン膜４０２上にはＮ+ 型の多結晶シリコン層が形成さ
れる。この段階では段差があるため、この段差を解消し
て表面を平滑化するためにシリコン層の鏡面研磨が行な
われる。これにより、第１のシリコン基板４０１の主表
面には、Ｎ+ 型のシリコン・エピタキシャル層４３２
ａ，Ｎ+ 型の多結晶シリコン層４３２ｂが形成される
〔図７（ｂ）〕。次に、鏡面研磨された主表面を有する
Ｎ+ 型の第２のシリコン基板４０３のこの主表面と上記
第１のシリコン基板４０１の主表面とが接着され、９０
０℃以上の温度での熱処理が行なわれ、部分的にＳＯＩ
構造をなす複合基板が得られる〔図７（ｃ）〕。次に、
第１のシリコン基板４０１の他表面が鏡面研磨され、シ
リコン基体４５４ａからなる所定の膜厚を有するＮ- 型
のシリコン層４５４ａａが形成される〔図７（ｄ）〕。
なわれ、上記第１の領域４５２にはＮ+ 型のシリコン・
エピタキシャル層が、上記第２の領域４５３の酸化シリ
コン膜４０２上にはＮ+ 型の多結晶シリコン層が形成さ
れる。この段階では段差があるため、この段差を解消し
て表面を平滑化するためにシリコン層の鏡面研磨が行な
われる。これにより、第１のシリコン基板４０１の主表
面には、Ｎ+ 型のシリコン・エピタキシャル層４３２
ａ，Ｎ+ 型の多結晶シリコン層４３２ｂが形成される
〔図７（ｂ）〕。次に、鏡面研磨された主表面を有する
Ｎ+ 型の第２のシリコン基板４０３のこの主表面と上記
第１のシリコン基板４０１の主表面とが接着され、９０
０℃以上の温度での熱処理が行なわれ、部分的にＳＯＩ
構造をなす複合基板が得られる〔図７（ｃ）〕。次に、
第１のシリコン基板４０１の他表面が鏡面研磨され、シ
リコン基体４５４ａからなる所定の膜厚を有するＮ- 型
のシリコン層４５４ａａが形成される〔図７（ｄ）〕。
【０００５】続いて、上記第２の領域４５３の所定の部
分のＮ- 型のシリコン層４５４ａａおよびＮ+ 型のシリ
コン・エピタキシャル層４５４ｂが除去され、酸化シリ
コン膜４０２に達する溝が形成される。この溝の側面に
酸化シリコン膜４３３が形成され、さらにこの溝に多結
晶シリコン膜４３４が充填され、素子分離領域が完成す
る〔図７（ｅ）〕。図示は省略するが、上記第１の領域
４５２には縦型でＮチャネル型のパワーＭＯＳＦＥＴが
形成され、素子分離された第２の領域４５３にはＰチャ
ネルＭＯＳＦＥＴ等からなる周辺回路が形成される。
分のＮ- 型のシリコン層４５４ａａおよびＮ+ 型のシリ
コン・エピタキシャル層４５４ｂが除去され、酸化シリ
コン膜４０２に達する溝が形成される。この溝の側面に
酸化シリコン膜４３３が形成され、さらにこの溝に多結
晶シリコン膜４３４が充填され、素子分離領域が完成す
る〔図７（ｅ）〕。図示は省略するが、上記第１の領域
４５２には縦型でＮチャネル型のパワーＭＯＳＦＥＴが
形成され、素子分離された第２の領域４５３にはＰチャ
ネルＭＯＳＦＥＴ等からなる周辺回路が形成される。
【０００６】
【発明が解決しようとする課題】上記公報記載の半導体
装置の製造方法には、まず、複合基板の形成における問
題点がある。これは、Ｎ+ 型のシリコン・エピタキシャ
ル層とＮ+ 型の多結晶シリコン層とからなる段差のある
表面を研磨してＮ+ 型のシリコン・エピタキシャル層４
３２ａおよびＮ+ 型の多結晶シリコン層４３２ｂ（図７
（ｂ）参照）を形成するとき、Ｎ+ 型のシリコン・エピ
タキシャル層とＮ+ 型の多結晶シリコン層との硬度が異
なるため、Ｎ+ 型のシリコン・エピタキシャル層４３２
ａおよびＮ+ 型の多結晶シリコン層４３２ｂの表面を平
滑な鏡面にすることが困難となる。すなわち、複合基板
の製造歩留が低いことである。
装置の製造方法には、まず、複合基板の形成における問
題点がある。これは、Ｎ+ 型のシリコン・エピタキシャ
ル層とＮ+ 型の多結晶シリコン層とからなる段差のある
表面を研磨してＮ+ 型のシリコン・エピタキシャル層４
３２ａおよびＮ+ 型の多結晶シリコン層４３２ｂ（図７
（ｂ）参照）を形成するとき、Ｎ+ 型のシリコン・エピ
タキシャル層とＮ+ 型の多結晶シリコン層との硬度が異
なるため、Ｎ+ 型のシリコン・エピタキシャル層４３２
ａおよびＮ+ 型の多結晶シリコン層４３２ｂの表面を平
滑な鏡面にすることが困難となる。すなわち、複合基板
の製造歩留が低いことである。
【０００７】さらに上記公報記載の半導体装置の製造方
法には、上記第２の領域４５３の素子分離領域の製造工
程が複雑であり、製造原価が高いという問題点がある。
法には、上記第２の領域４５３の素子分離領域の製造工
程が複雑であり、製造原価が高いという問題点がある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、パワー・トランジスタが形成される第１の領
域を含んだ平滑な主表面を有する第１のシリコン基板の
表面に、熱酸化による酸化シリコン膜を形成する工程
と、第１のシリコン基板の上記主表面と平滑な主表面を
有する第２のシリコン基板の該主表面とを接着する工程
と、第２のシリコン基板を他表面から研磨して周辺回路
を構成する複数のトランジスタが形成される第２の領域
を含むシリコン層を形成する工程と、第１の領域上の所
要部分の上記シリコン層並びに上記酸化シリコン膜を除
去する工程と、第１の領域にはパワー・トランジスタを
形成し、第２の領域には周辺回路を構成する複数のトラ
ンジスタを形成する工程とを有する。
造方法は、パワー・トランジスタが形成される第１の領
域を含んだ平滑な主表面を有する第１のシリコン基板の
表面に、熱酸化による酸化シリコン膜を形成する工程
と、第１のシリコン基板の上記主表面と平滑な主表面を
有する第２のシリコン基板の該主表面とを接着する工程
と、第２のシリコン基板を他表面から研磨して周辺回路
を構成する複数のトランジスタが形成される第２の領域
を含むシリコン層を形成する工程と、第１の領域上の所
要部分の上記シリコン層並びに上記酸化シリコン膜を除
去する工程と、第１の領域にはパワー・トランジスタを
形成し、第２の領域には周辺回路を構成する複数のトラ
ンジスタを形成する工程とを有する。
【０００９】好ましくは、上記酸化シリコン膜の膜厚は
上記第１の領域を除く領域に比べてこの第１の領域の膜
厚が厚く形成される。
上記第１の領域を除く領域に比べてこの第１の領域の膜
厚が厚く形成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】半導体装置の製造工程の断面図である図１
と半導体装置の製造工程の部分拡大断面図である図２と
を併せて参照すると、本発明の第１の実施例は、第１の
領域には縦型でＮチャネル型のパワーＭＯＳＦＥＴが形
成され、第２の領域には周辺回路を構成するＣＭＯＳト
ランジスタが形成されおり、これらは、以下のように製
造される。
と半導体装置の製造工程の部分拡大断面図である図２と
を併せて参照すると、本発明の第１の実施例は、第１の
領域には縦型でＮチャネル型のパワーＭＯＳＦＥＴが形
成され、第２の領域には周辺回路を構成するＣＭＯＳト
ランジスタが形成されおり、これらは、以下のように製
造される。
【００１２】第１のシリコン基板１０１は、（１００）
の面方位を有し，鏡面研磨された主表面を有するＮ型の
シリコン基体１５１ａと、この主表面に形成された１〜
５Ωｃｍ程度の所定膜厚のＮ- 型のシリコン・エピタキ
シャル層１５１ｂとから構成される。まず、熱酸化によ
り、第１のシリコン基板１０１の表面には膜厚５０〜１
００ｎｍ程度の酸化シリコン膜１０２が形成される〔図
１（ａ）〕。次に、親水処理を行なった後、第１のシリ
コン基板１０１の主表面と、鏡面研磨された平滑な主表
面を有するＮ型の第２のシリコン基板１０３のこの主表
面とが、室温で接合接着される。さらに、９００℃以上
の温度で熱処理が施され、この接合面のボイドが除去さ
れ、接合強度が高くなる〔図１（ｂ）〕。次に、上記第
２のシリコン基板１０３の他表面から鏡面研磨が行なわ
れ、第２のシリコン基板１０３からなる膜厚０．５〜
１．０μｍ程度のＮ型のシリコン層１０３ａが形成され
る〔図１（ｃ）〕。
の面方位を有し，鏡面研磨された主表面を有するＮ型の
シリコン基体１５１ａと、この主表面に形成された１〜
５Ωｃｍ程度の所定膜厚のＮ- 型のシリコン・エピタキ
シャル層１５１ｂとから構成される。まず、熱酸化によ
り、第１のシリコン基板１０１の表面には膜厚５０〜１
００ｎｍ程度の酸化シリコン膜１０２が形成される〔図
１（ａ）〕。次に、親水処理を行なった後、第１のシリ
コン基板１０１の主表面と、鏡面研磨された平滑な主表
面を有するＮ型の第２のシリコン基板１０３のこの主表
面とが、室温で接合接着される。さらに、９００℃以上
の温度で熱処理が施され、この接合面のボイドが除去さ
れ、接合強度が高くなる〔図１（ｂ）〕。次に、上記第
２のシリコン基板１０３の他表面から鏡面研磨が行なわ
れ、第２のシリコン基板１０３からなる膜厚０．５〜
１．０μｍ程度のＮ型のシリコン層１０３ａが形成され
る〔図１（ｃ）〕。
【００１３】ウェット・エッチングにより接合面以外の
酸化シリコン膜１０２が除去された後、公知のフォトリ
ソグラフィ工程とＲＩＥとにより、縦型でＮチャネル型
のパワーＭＯＳＦＥＴが形成される第１の領域１５２の
所要の部分のシリコン層１０３ａと酸化シリコン膜１０
２とが順次除去される。これにより、この第１の領域１
５２には、シリコン層１０３ｃと酸化シリコン膜１０２
からなるゲート酸化膜１１２ａとが残置される。このゲ
ート酸化膜１１２ａは、シリコン層１０３ｃの直下にの
み存在する。一方、周辺回路を構成するＣＭＯＳトラン
ジスタが形成される第２の領域１５３には、シリコン層
１０３ｂと酸化シリコン膜１０２ａとが残置される〔図
１（ｄ）〕。
酸化シリコン膜１０２が除去された後、公知のフォトリ
ソグラフィ工程とＲＩＥとにより、縦型でＮチャネル型
のパワーＭＯＳＦＥＴが形成される第１の領域１５２の
所要の部分のシリコン層１０３ａと酸化シリコン膜１０
２とが順次除去される。これにより、この第１の領域１
５２には、シリコン層１０３ｃと酸化シリコン膜１０２
からなるゲート酸化膜１１２ａとが残置される。このゲ
ート酸化膜１１２ａは、シリコン層１０３ｃの直下にの
み存在する。一方、周辺回路を構成するＣＭＯＳトラン
ジスタが形成される第２の領域１５３には、シリコン層
１０３ｂと酸化シリコン膜１０２ａとが残置される〔図
１（ｄ）〕。
【００１４】次に、フォトレジスト膜１４４とシリコン
層１０３ｃとをマスクにしたイオン注入により、第１の
領域１５２のシリコン・エピタキシャル層１５１ｂ表面
にはＰ型ベース領域１１４ｂが形成され、第２の領域１
５３のシリコン層１０３ｂには選択的にＰウェル１１４
ｂが形成される〔図２（ａ）〕。
層１０３ｃとをマスクにしたイオン注入により、第１の
領域１５２のシリコン・エピタキシャル層１５１ｂ表面
にはＰ型ベース領域１１４ｂが形成され、第２の領域１
５３のシリコン層１０３ｂには選択的にＰウェル１１４
ｂが形成される〔図２（ａ）〕。
【００１５】次に、全面に層間絶縁膜を堆積した後これ
をパターニングを行ない、層間絶縁膜１４５ａを形成す
る。さらに、熱酸化が行なわれ、第２の領域１５３のシ
リコン層１０３ｂおよびＰウェル１１４ｂの表面に選択
的にゲート酸化膜１１２ｂが形成される。このとき、Ｐ
型ベース領域１１４ａおよびシリコン層１０３ｃの露出
面にも酸化シリコン膜が形成される。第２の領域１５３
のゲート酸化膜１１２ｂ上等に例えばＮ+ 型の多結晶シ
リコン膜からなるゲート電極１１３ｂが形成された後、
公知の製造方法により、パワーＭＯＳＦＥＴＦのＮ+ 型
ソース領域１１５ａがＰ型ベース領域１１４ａ表面に形
成され、ＮチャネルＭＯＳＦＥＴのＮ+型ソース・ドレ
イン領域１１５ｂがＰウェル１１４ｂ表面に形成され
る。このとき、上記シリコン層１０３ｃはＮ+ 型のゲー
ト電極１１３ａになる。さらに公知の製造方法により、
ＰチャネルＭＯＳＦＥＴのＰ+ 型ソース・ドレイン領域
１１６がシリコン層１０３ｂ表面に形成される〔図２
（ｂ）〕。次に、層間絶縁膜１４５ｂが形成され、層間
絶縁膜１４５ｂ（および総括絶縁膜１４５ａ，ゲート酸
化膜１１２ｂ等）に開口部が形成され、さらにアルミ電
極１４６が形成され、本実施例による半導体装置の製造
が終了する〔図２（ｃ）〕。
をパターニングを行ない、層間絶縁膜１４５ａを形成す
る。さらに、熱酸化が行なわれ、第２の領域１５３のシ
リコン層１０３ｂおよびＰウェル１１４ｂの表面に選択
的にゲート酸化膜１１２ｂが形成される。このとき、Ｐ
型ベース領域１１４ａおよびシリコン層１０３ｃの露出
面にも酸化シリコン膜が形成される。第２の領域１５３
のゲート酸化膜１１２ｂ上等に例えばＮ+ 型の多結晶シ
リコン膜からなるゲート電極１１３ｂが形成された後、
公知の製造方法により、パワーＭＯＳＦＥＴＦのＮ+ 型
ソース領域１１５ａがＰ型ベース領域１１４ａ表面に形
成され、ＮチャネルＭＯＳＦＥＴのＮ+型ソース・ドレ
イン領域１１５ｂがＰウェル１１４ｂ表面に形成され
る。このとき、上記シリコン層１０３ｃはＮ+ 型のゲー
ト電極１１３ａになる。さらに公知の製造方法により、
ＰチャネルＭＯＳＦＥＴのＰ+ 型ソース・ドレイン領域
１１６がシリコン層１０３ｂ表面に形成される〔図２
（ｂ）〕。次に、層間絶縁膜１４５ｂが形成され、層間
絶縁膜１４５ｂ（および総括絶縁膜１４５ａ，ゲート酸
化膜１１２ｂ等）に開口部が形成され、さらにアルミ電
極１４６が形成され、本実施例による半導体装置の製造
が終了する〔図２（ｃ）〕。
【００１６】上記第１の実施例では、酸化シリコン膜１
０２の表面が平滑であるため、複合基板の形成の歩留が
高い。また、周辺回路を構成するＣＭＯＳとパワーＭＯ
ＳＦＥＴとの絶縁分離は酸化シリコン膜１０２ｂにより
実現することから、簡潔な製造工程により絶縁分離が実
現し、製造原価が高いという問題点は解消される。
０２の表面が平滑であるため、複合基板の形成の歩留が
高い。また、周辺回路を構成するＣＭＯＳとパワーＭＯ
ＳＦＥＴとの絶縁分離は酸化シリコン膜１０２ｂにより
実現することから、簡潔な製造工程により絶縁分離が実
現し、製造原価が高いという問題点は解消される。
【００１７】なお、上記第１の実施例では、第２の領域
にＣＭＯＳが形成されていたが、ＢｉＣＭＯＳを形成し
てもよい。また、上記第１の実施例の第２のシリコン基
板はＮ型であるが、第２のシリコン基板としてＰ型の基
板を用いてもよい。この場合、Ｐウェルの代りにＮウェ
ルを形成することになる。
にＣＭＯＳが形成されていたが、ＢｉＣＭＯＳを形成し
てもよい。また、上記第１の実施例の第２のシリコン基
板はＮ型であるが、第２のシリコン基板としてＰ型の基
板を用いてもよい。この場合、Ｐウェルの代りにＮウェ
ルを形成することになる。
【００１８】半導体装置の製造工程の断面図である図３
および図４を参照すると、本発明の第２の実施例は、上
記第１の実施例と同様に第１の領域には縦型でＮチャネ
ル型のパワーＭＯＳＦＥＴが形成され、第２の領域には
周辺回路を構成するＣＭＯＳトランジスタが形成されい
る。本実施例と上記第１の実施例との第１の相違点は、
第１のシリコン基板と第２のシリコン基板とを接合する
酸化シリコン膜のうち、第１の領域（パワーＭＯＳＦＥ
Ｔのゲート酸化膜となる部分）の酸化シリコン膜の膜厚
が他の部分より薄くなっている。第２の相違点は、パワ
ーＭＯＳＦＥＴのＰ型ベース領域の形成に先だってＰウ
ェルを形成することにより、ＣＭＯＳトランジスタが形
成される領域にＬＯＣＯＳ型のフィールド酸化膜を形成
することが可能となることである。本実施例の製造方法
は、以下のとおりである。
および図４を参照すると、本発明の第２の実施例は、上
記第１の実施例と同様に第１の領域には縦型でＮチャネ
ル型のパワーＭＯＳＦＥＴが形成され、第２の領域には
周辺回路を構成するＣＭＯＳトランジスタが形成されい
る。本実施例と上記第１の実施例との第１の相違点は、
第１のシリコン基板と第２のシリコン基板とを接合する
酸化シリコン膜のうち、第１の領域（パワーＭＯＳＦＥ
Ｔのゲート酸化膜となる部分）の酸化シリコン膜の膜厚
が他の部分より薄くなっている。第２の相違点は、パワ
ーＭＯＳＦＥＴのＰ型ベース領域の形成に先だってＰウ
ェルを形成することにより、ＣＭＯＳトランジスタが形
成される領域にＬＯＣＯＳ型のフィールド酸化膜を形成
することが可能となることである。本実施例の製造方法
は、以下のとおりである。
【００１９】まず、（１００）の面方位を有し，鏡面研
磨された主表面を有するＮ型のシリコン基体２５１ａと
この主表面に形成された１〜５Ωｃｍ程度の所定膜厚の
Ｎ-型のシリコン・エピタキシャル層２５１ｂとから構
成される第１のシリコン基板２０１の表面に酸化シリコ
ン膜２４１ａが形成され、シリコン基板２０１の主表面
の第１の領域２５２に選択的に窒化シリコン膜２４２ａ
が形成される。公知の選択酸化法により、第２の領域２
５３等にＬＯＣＯＳ型の酸化シリコン膜２４１ｂが形成
される〔図３（ａ）〕。 次に、ウェット・エッチング
により上記酸化シリコン膜２４１ｂが除去される〔図３
（ｂ）〕。再び公知の選択酸化法により、第２の領域２
５３等にＬＯＣＯＳ型の酸化シリコン膜２０２が形成さ
れる〔図３（ｃ）〕。
磨された主表面を有するＮ型のシリコン基体２５１ａと
この主表面に形成された１〜５Ωｃｍ程度の所定膜厚の
Ｎ-型のシリコン・エピタキシャル層２５１ｂとから構
成される第１のシリコン基板２０１の表面に酸化シリコ
ン膜２４１ａが形成され、シリコン基板２０１の主表面
の第１の領域２５２に選択的に窒化シリコン膜２４２ａ
が形成される。公知の選択酸化法により、第２の領域２
５３等にＬＯＣＯＳ型の酸化シリコン膜２４１ｂが形成
される〔図３（ａ）〕。 次に、ウェット・エッチング
により上記酸化シリコン膜２４１ｂが除去される〔図３
（ｂ）〕。再び公知の選択酸化法により、第２の領域２
５３等にＬＯＣＯＳ型の酸化シリコン膜２０２が形成さ
れる〔図３（ｃ）〕。
【００２０】続いて、ウェット・エッチングにより窒化
シリコン膜２４２ａ，酸化シリコン膜２４１ａが順次除
去され、第１の領域２５２には熱酸化によるゲート酸化
膜２１２ａが形成される。なお、酸化シリコン膜２４１
ａ，２４１ｂ，２０２およびゲート酸化膜２１２ａの膜
厚を適宜選定することにより、酸化シリコン膜２０２の
上面の高さとゲート酸化膜の上面の高さとを一致させる
ことは容易である。次に、酸化シリコン膜２０２とゲー
ト酸化膜２１２ａとの境界に形成されるバーズ・ビーク
による凸部が、研磨による除去される〔図３（ｄ）〕。
この研磨は、上記公報記載の研磨と異なり、酸化シリコ
ン膜２０２とゲート酸化膜２１２ａとの硬度が（ともに
熱酸化による酸化シリコン膜であるため）等しいことか
ら、容易である。
シリコン膜２４２ａ，酸化シリコン膜２４１ａが順次除
去され、第１の領域２５２には熱酸化によるゲート酸化
膜２１２ａが形成される。なお、酸化シリコン膜２４１
ａ，２４１ｂ，２０２およびゲート酸化膜２１２ａの膜
厚を適宜選定することにより、酸化シリコン膜２０２の
上面の高さとゲート酸化膜の上面の高さとを一致させる
ことは容易である。次に、酸化シリコン膜２０２とゲー
ト酸化膜２１２ａとの境界に形成されるバーズ・ビーク
による凸部が、研磨による除去される〔図３（ｄ）〕。
この研磨は、上記公報記載の研磨と異なり、酸化シリコ
ン膜２０２とゲート酸化膜２１２ａとの硬度が（ともに
熱酸化による酸化シリコン膜であるため）等しいことか
ら、容易である。
【００２１】次に、上記第１の実施例と同様の方法によ
り、Ｎ型の第２のシリコン基板２０３の主表面が、上記
酸化シリコン膜２０２およびゲート酸化膜２１２ａを介
して、第１のシリコン基板２０１の主表面に接合接着さ
れる〔図３（ｅ）〕。第２のシリコン基板２０３の他表
面から研磨が行なわれ、所定膜厚を有するＮ型のシリコ
ン層２０３ａが形成される。続いて、フォトレジスト膜
２４４ａをマスクにしたイオン注入により、第２の領域
２５３のシリコン層２０３ａにＰウェル２１４ａが形成
される〔図４（ａ）〕。
り、Ｎ型の第２のシリコン基板２０３の主表面が、上記
酸化シリコン膜２０２およびゲート酸化膜２１２ａを介
して、第１のシリコン基板２０１の主表面に接合接着さ
れる〔図３（ｅ）〕。第２のシリコン基板２０３の他表
面から研磨が行なわれ、所定膜厚を有するＮ型のシリコ
ン層２０３ａが形成される。続いて、フォトレジスト膜
２４４ａをマスクにしたイオン注入により、第２の領域
２５３のシリコン層２０３ａにＰウェル２１４ａが形成
される〔図４（ａ）〕。
【００２２】次に、酸化シリコン膜２４１ｃ，窒化シリ
コン膜２４２ｂをマスクにした選択酸化法により、第２
の領域のシリコン層２０３ａおよびＰウェル２１４ｂ表
面の素子分離領域となる部分および第１の領域２５２の
シリコン層２０３ａ表面等に、ＬＯＣＯＳ型のフィール
ド酸化膜２４３が形成される〔図４（ｂ）〕。次に、フ
ォトレジスト膜２４４ｂをマスクにしたウェット・エッ
チングにより、第２の領域２５３に形成された以外のフ
ィールド酸化膜２４３が除去される〔図４（ｃ）〕。次
に、フォトレジスト膜２４４ｃをマスクにしたＲＩＥに
より、第１の領域２５２の所要部分のシリコン層２０３
ａが除去される。これにより、第１の領域２５２にはシ
リコン層２０３ｃが残置され、第２の領域２５３にはシ
リコン層２０３ｂが残置される〔図４（ｄ）〕。次に、
ウェット・エッチングにより、酸化シリコン膜２４１ｃ
と露出部のゲート酸化膜２１２ａとが除去される。再
び、熱酸化が行なわれ、ゲート酸化膜２１２ｂが第２の
領域２５３のＰウェル２１４ｂおよびシリコン層２０３
ｂ表面等に形成される〔図４（ｅ）〕。
コン膜２４２ｂをマスクにした選択酸化法により、第２
の領域のシリコン層２０３ａおよびＰウェル２１４ｂ表
面の素子分離領域となる部分および第１の領域２５２の
シリコン層２０３ａ表面等に、ＬＯＣＯＳ型のフィール
ド酸化膜２４３が形成される〔図４（ｂ）〕。次に、フ
ォトレジスト膜２４４ｂをマスクにしたウェット・エッ
チングにより、第２の領域２５３に形成された以外のフ
ィールド酸化膜２４３が除去される〔図４（ｃ）〕。次
に、フォトレジスト膜２４４ｃをマスクにしたＲＩＥに
より、第１の領域２５２の所要部分のシリコン層２０３
ａが除去される。これにより、第１の領域２５２にはシ
リコン層２０３ｃが残置され、第２の領域２５３にはシ
リコン層２０３ｂが残置される〔図４（ｄ）〕。次に、
ウェット・エッチングにより、酸化シリコン膜２４１ｃ
と露出部のゲート酸化膜２１２ａとが除去される。再
び、熱酸化が行なわれ、ゲート酸化膜２１２ｂが第２の
領域２５３のＰウェル２１４ｂおよびシリコン層２０３
ｂ表面等に形成される〔図４（ｅ）〕。
【００２３】さらに、Ｐ型ベース領域（図示せず）がＮ
- 型のシリコン・エピタキシャル層２５１ｂ表面に形成
される。その後の製造工程は、上記第１の実施例と同様
である。なお、Ｐ型ベース領域は、シリコン層２０３ｃ
を残置形成した後、フォトレジスト膜２４４ｃをマスク
にしたイオン注入により形成してもよい。
- 型のシリコン・エピタキシャル層２５１ｂ表面に形成
される。その後の製造工程は、上記第１の実施例と同様
である。なお、Ｐ型ベース領域は、シリコン層２０３ｃ
を残置形成した後、フォトレジスト膜２４４ｃをマスク
にしたイオン注入により形成してもよい。
【００２４】上記第２の実施例は、周辺回路を構成する
ＣＭＯＳとパワーＭＯＳＦＥＴとの絶縁分離に機能する
酸化シリコン膜２０２の膜厚が、上記第１の実施例と異
なりパワーＭＯＳＦＥＴのゲート酸化膜の膜厚により一
義的に決定されることがないため、両者の絶縁分離が十
分になり、加えて、設計の自由度が向上する。さらに、
周辺回路を構成するＣＭＯＳの素子分離は、上記第１の
実施例より優れたものになる。
ＣＭＯＳとパワーＭＯＳＦＥＴとの絶縁分離に機能する
酸化シリコン膜２０２の膜厚が、上記第１の実施例と異
なりパワーＭＯＳＦＥＴのゲート酸化膜の膜厚により一
義的に決定されることがないため、両者の絶縁分離が十
分になり、加えて、設計の自由度が向上する。さらに、
周辺回路を構成するＣＭＯＳの素子分離は、上記第１の
実施例より優れたものになる。
【００２５】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、第１のシリコン基板の主表面に形成され
た酸化シリコン膜を介して、鏡面研磨された主表面を有
する第１のシリコン基板の主表面と鏡面研磨された主表
面を有する第２のシリコン基板の主表面とを接合接着さ
せて複合基板を形成するため、この複合基板の形成歩留
は高くなる。さらに、パワー・トランジスタが形成され
た第１の領域と周辺回路を構成するトランジスタが形成
された第２の領域との素子分離は、上記酸化シリコン膜
で達成されることから、簡単な製造工程により，製造原
価を上昇させることなく実現できることになる。
の製造方法は、第１のシリコン基板の主表面に形成され
た酸化シリコン膜を介して、鏡面研磨された主表面を有
する第１のシリコン基板の主表面と鏡面研磨された主表
面を有する第２のシリコン基板の主表面とを接合接着さ
せて複合基板を形成するため、この複合基板の形成歩留
は高くなる。さらに、パワー・トランジスタが形成され
た第１の領域と周辺回路を構成するトランジスタが形成
された第２の領域との素子分離は、上記酸化シリコン膜
で達成されることから、簡単な製造工程により，製造原
価を上昇させることなく実現できることになる。
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】上記第１の実施例の製造工程の部分拡大断面図
である。
である。
【図３】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図４】上記第２の実施例の製造工程の断面図である。
【図５】従来の半導体装置の製造工程の断面図である。
【符号の説明】１０１，２０１，４０１ 第１のシリ
コン基板 １０２，１０２ａ，２０２，２４１ａ，２４１ｂ，２４
１ｃ，４０２，４３３酸化シリコン膜 １０３，２０３，４０３ 第２のシリコン基板 １０３ａ，１０３ｂ，１０３ｃ，２０３ａ，２０３ｂ，
２０３ｃ シリコン層 １１２ａ，１１２ｂ，２１２ａ，２１２ｂ ゲート酸
化膜 １１３ａ，１１３ｂ ゲート電極 １１４ａ Ｐ型ベース領域 １１４ｂ，２１４ Ｐウェル １１５ａ Ｎ+ 型ソース領域 １１５ｂ Ｎ+ 型ソース・ドレイン領域 １１６ Ｐ+ 型ソース・ドレイン領域 １４４，２４４ａ，２４４ｂ，２４４ｃ フォトレジ
スト膜 １４５ａ，１４５ｂ 層間絶縁膜 １４６ アルミ配線 １５１ａ，２５１ａ，４５４ａ シリコン基体 １５１ｂ，２５１ｂ，４３２ｂ，４５４ｂ シリコン
・エピタキシャル層 １５２，２５２，４５２ 第１の領域 １５３，２５３，４５３ 第２の領域 ２４２ａ，２４２ｂ 窒化シリコン膜 ２４３ フィールド酸化膜 ４３２ｂ 多結晶シリコン層 ４３４ 多結晶シリコン膜
コン基板 １０２，１０２ａ，２０２，２４１ａ，２４１ｂ，２４
１ｃ，４０２，４３３酸化シリコン膜 １０３，２０３，４０３ 第２のシリコン基板 １０３ａ，１０３ｂ，１０３ｃ，２０３ａ，２０３ｂ，
２０３ｃ シリコン層 １１２ａ，１１２ｂ，２１２ａ，２１２ｂ ゲート酸
化膜 １１３ａ，１１３ｂ ゲート電極 １１４ａ Ｐ型ベース領域 １１４ｂ，２１４ Ｐウェル １１５ａ Ｎ+ 型ソース領域 １１５ｂ Ｎ+ 型ソース・ドレイン領域 １１６ Ｐ+ 型ソース・ドレイン領域 １４４，２４４ａ，２４４ｂ，２４４ｃ フォトレジ
スト膜 １４５ａ，１４５ｂ 層間絶縁膜 １４６ アルミ配線 １５１ａ，２５１ａ，４５４ａ シリコン基体 １５１ｂ，２５１ｂ，４３２ｂ，４５４ｂ シリコン
・エピタキシャル層 １５２，２５２，４５２ 第１の領域 １５３，２５３，４５３ 第２の領域 ２４２ａ，２４２ｂ 窒化シリコン膜 ２４３ フィールド酸化膜 ４３２ｂ 多結晶シリコン層 ４３４ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１３Ｚ
Claims (6)
- 【請求項１】 パワー・トランジスタが形成される第１
の領域を含んだ第１導電型の平滑な主表面を有する第１
のシリコン基板の表面に、熱酸化による所定の膜厚の酸
化シリコン膜を形成する工程と、 前記第１のシリコン基板の前記主表面と、平滑な主表面
を有する第１導電型の第２のシリコン基板の該主表面と
を接着する工程と、 前記第２のシリコン基板を他表面から研磨して、周辺回
路を構成する複数のトランジスタが形成される第２の領
域を含む所定の膜厚のシリコン層を形成する工程と、 前記第１の領域上の所要部分の前記酸化シリコン膜並び
に前記シリコン層を除去し，該第１の領域上における該
所要部分を除いた部分に該酸化シリコン膜並びに該シリ
コン層を残置する工程と、 前記第１の領域並びに第１の領域上に残置した前記酸化
シリコン膜並びに前記シリコン層を含んでなるパワー・
トランジスタを該第１の領域に形成し、前記第２の領域
に周辺回路を構成する複数のトランジスタを形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の領域の所定の部分の前記シリ
コン層に第２導電型の領域を形成し、前記第２の領域の
素子分離領域が形成される領域の前記シリコン層の表面
にフィールド酸化膜を形成する工程を有することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記酸化シリコン膜を形成する工程にお
いて、前記第１の領域を除く領域の酸化シリコン膜に比
べて該第１の領域の酸化シリコン膜の膜厚が薄く，平滑
な表面を有することを特徴とする請求項１あるいは請求
項２記載の半導体装置の製造方法。 - 【請求項４】 パワー・トランジスタが形成される第１
の領域を含んだ第１導電型の平滑な主表面を有する第１
のシリコン基板の表面に、熱酸化による所定の膜厚の酸
化シリコン膜を形成する工程と、 前記第１のシリコン基板の前記主表面と、平滑な主表面
を有する第１導電型の第２のシリコン基板の該主表面と
を接着する工程と、 前記第２のシリコン基板を他表面から研磨して、周辺回
路を構成する複数のトランジスタが形成される第２の領
域を含む所定の膜厚のシリコン層を形成する工程と、 前記第１の領域上の所要部分の前記シリコン層を除去し
て該第１の領域上における該所要部分を除いた部分に該
シリコン層を残置し、同時に、前記第２の領域の素子分
離領域が形成される領域の前記シリコン層を除去して素
子分離溝を形成する工程と、 前記第１の領域の所要部分の前記酸化シリコン膜を除去
して該第１の領域上に残置した前記シリコン層の直下の
みに該酸化シリコン膜を残置する工程と、 前記第１の領域上に残置した前記酸化シリコン膜並びに
シリコン層を含んでなるパワー・トランジスタを該第１
の領域に形成し、前記第２の領域に周辺回路を構成する
複数のトランジスタを形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項５】 前記第２の領域の所定の部分の前記シリ
コン層に第２導電型の領域を形成する工程を有すること
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記酸化シリコン膜を形成する工程にお
いて、前記第１の領域を除く領域の酸化シリコン膜に比
べて該第１の領域の酸化シリコン膜の膜厚が薄く，平滑
な表面を有することを特徴とする請求項４あるいは請求
項５記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224316A JP2605597B2 (ja) | 1993-09-09 | 1993-09-09 | 半導体装置の製造方法 |
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