JP2660682B2 - シリコン・オン・インシュレータ（ｓｏｉ）の製造方法 - Google Patents
シリコン・オン・インシュレータ（ｓｏｉ）の製造方法Info
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- JP2660682B2 JP2660682B2 JP7173961A JP17396195A JP2660682B2 JP 2660682 B2 JP2660682 B2 JP 2660682B2 JP 7173961 A JP7173961 A JP 7173961A JP 17396195 A JP17396195 A JP 17396195A JP 2660682 B2 JP2660682 B2 JP 2660682B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
高速素子に適したＳＯＩの製造方法に関する。
高速素子に適したＳＯＩの製造方法に関する。
【０００２】
【従来の技術】従来のＳＯＩ構造を有する基板を製作す
る方法としては、ＳＩＭＯＸ、ＳＤＢ（Sillicon Direc
t Bonding ）及びストリップヒータ（strip heater）に
よる再結晶等が広く知られている。
る方法としては、ＳＩＭＯＸ、ＳＤＢ（Sillicon Direc
t Bonding ）及びストリップヒータ（strip heater）に
よる再結晶等が広く知られている。
【０００３】ＳＩＭＯＸ方法はシリコン基板に強いエネ
ルギーで酸素イオンを注入した後、高温で熱処理して酸
素イオンとシリコンイオンとの結合によりシリコン基板
の表面に酸化膜を形成してＳＯＩ構造の基板を作る方法
である。
ルギーで酸素イオンを注入した後、高温で熱処理して酸
素イオンとシリコンイオンとの結合によりシリコン基板
の表面に酸化膜を形成してＳＯＩ構造の基板を作る方法
である。
【０００４】ＳＤＢ方法は、シリコン基板上に酸化膜を
形成した後、酸化膜の表面を不飽和結合無しに滑らかに
した後、その上に他のシリコン基板を化学的に接着させ
てＳＯＩ構造の基板を作る方法である。
形成した後、酸化膜の表面を不飽和結合無しに滑らかに
した後、その上に他のシリコン基板を化学的に接着させ
てＳＯＩ構造の基板を作る方法である。
【０００５】そして、ストリップヒータによる再結晶化
方法は、シリコン基板上に酸化膜を形成し、その上にポ
リシリコン膜を蒸着し、ハロゲンランプを用いてポリシ
リコン膜の一方からスキャンニングしながら溶かした
後、ポリシリコン膜を単結晶に再結晶化させてＳＯＩ構
造を有する基板を作る方法である。
方法は、シリコン基板上に酸化膜を形成し、その上にポ
リシリコン膜を蒸着し、ハロゲンランプを用いてポリシ
リコン膜の一方からスキャンニングしながら溶かした
後、ポリシリコン膜を単結晶に再結晶化させてＳＯＩ構
造を有する基板を作る方法である。
【０００６】
【発明が解決しようとする課題】しかし、前記方法は次
の問題点を有する。ＳＩＭＯＸ方法は、強いエネルギー
で酸素イオンをシリコン基板に注入するので、シリコン
基板の表面が損傷し易く、シリコン基板と酸化膜との界
面特性が良くないという問題点があり、ＳＤＢ法は２個
の基板を接着させて形成するので、両基板間の接合部分
に気泡等が発生し易く、２個の基板を接着させた後シリ
コン基板をたくさん研磨しなければならないという問題
点があった。そして、ストリップヒータによる再結晶化
方法はポリシリコン膜を溶かした後単結晶に再結晶化す
るので、結晶性が良くないという問題点があった。
の問題点を有する。ＳＩＭＯＸ方法は、強いエネルギー
で酸素イオンをシリコン基板に注入するので、シリコン
基板の表面が損傷し易く、シリコン基板と酸化膜との界
面特性が良くないという問題点があり、ＳＤＢ法は２個
の基板を接着させて形成するので、両基板間の接合部分
に気泡等が発生し易く、２個の基板を接着させた後シリ
コン基板をたくさん研磨しなければならないという問題
点があった。そして、ストリップヒータによる再結晶化
方法はポリシリコン膜を溶かした後単結晶に再結晶化す
るので、結晶性が良くないという問題点があった。
【０００７】本発明の目的は工程が簡単で、高速素子に
適したＳＯＩの製造方法を提供することにある。
適したＳＯＩの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明のＳＯＩの製造方法は、シリコン基板上に第１
絶縁膜を形成する工程と、前記第１絶縁膜を部分的に除
去して基板を選択的に露出させる工程と、前記第１絶縁
膜が除去された露出されて基板に高濃度の不純物をイオ
ン注入して基板内に高濃度の不純物領域を形成する工程
と、基板の全面にわたって第１エピタキシャル層を形成
する工程と、前記高濃度不純物領域の上側の第１エピタ
キシャル層を除去する工程と、酸化工程を行って第１エ
ピタキシャル層上に第２絶縁膜を形成する工程と、前記
第１エピタキシャル層が露出するように第２絶縁膜をエ
ッチングして基板上に第１絶縁膜と第２絶縁膜からなる
絶縁層を形成する工程と、基板の全面にわたって第２エ
ピタキシャル層を成長させる工程とを含むことを特徴と
する。
の本発明のＳＯＩの製造方法は、シリコン基板上に第１
絶縁膜を形成する工程と、前記第１絶縁膜を部分的に除
去して基板を選択的に露出させる工程と、前記第１絶縁
膜が除去された露出されて基板に高濃度の不純物をイオ
ン注入して基板内に高濃度の不純物領域を形成する工程
と、基板の全面にわたって第１エピタキシャル層を形成
する工程と、前記高濃度不純物領域の上側の第１エピタ
キシャル層を除去する工程と、酸化工程を行って第１エ
ピタキシャル層上に第２絶縁膜を形成する工程と、前記
第１エピタキシャル層が露出するように第２絶縁膜をエ
ッチングして基板上に第１絶縁膜と第２絶縁膜からなる
絶縁層を形成する工程と、基板の全面にわたって第２エ
ピタキシャル層を成長させる工程とを含むことを特徴と
する。
【０００９】
【実施例】図１（Ａ）〜（Ｆ）は本発明の実施例による
ＳＯＩの製造工程図を示す。図１（Ａ）のように、シリ
コン基板１上に第１酸化膜２を形成し、ｎ+ 型不純物が
注入されるべき部分の第１酸化膜２を所定パターンのマ
スクを用いてホトエッチングして基板１を露出させる。
例えば、第１酸化膜２を碁盤目模様のマスクを用いてジ
グザグにエッチングする。第１酸化膜２をマスクとして
露出された基板にｎ+ 型不純物をイオン注入して基板内
に第１のｎ+ 型不純物領域３を形成する。
ＳＯＩの製造工程図を示す。図１（Ａ）のように、シリ
コン基板１上に第１酸化膜２を形成し、ｎ+ 型不純物が
注入されるべき部分の第１酸化膜２を所定パターンのマ
スクを用いてホトエッチングして基板１を露出させる。
例えば、第１酸化膜２を碁盤目模様のマスクを用いてジ
グザグにエッチングする。第１酸化膜２をマスクとして
露出された基板にｎ+ 型不純物をイオン注入して基板内
に第１のｎ+ 型不純物領域３を形成する。
【００１０】図１（Ｂ）のように、基板の全面にエピタ
キシャル層４を成長させる。この際、エピタキシャル層
の成長時に、第１酸化膜間の露出された第１のｎ+ 型不
純物領域３上に成長するエピタキシャル層に第１のｎ+
型不純物領域３からｎ+ 型不純物が外方拡散される。従
って、第１酸化膜２の間のエピタキシャル層４には第２
のｎ+ 型不純物領域３′が形成される。
キシャル層４を成長させる。この際、エピタキシャル層
の成長時に、第１酸化膜間の露出された第１のｎ+ 型不
純物領域３上に成長するエピタキシャル層に第１のｎ+
型不純物領域３からｎ+ 型不純物が外方拡散される。従
って、第１酸化膜２の間のエピタキシャル層４には第２
のｎ+ 型不純物領域３′が形成される。
【００１１】図１（Ｃ）のように、図１（Ａ）で使用し
たパターンと反対のパターンを有するマスクを用いてエ
ピタキシャル層４をトレンチエッチングして第１酸化膜
２間の第２のｎ+ 型不純物領域３′を露出させる。この
とき、エピタキシャル層のエッチング時には第２のｎ+
型不純物領域３′の一部分をもエッチングする。ここ
で、図１（Ａ）で使用したマスクと同一のパターンを有
するマスクを用いる場合には、図１（Ａ）で使用したホ
トレジストとは異なるタイプのホトレジストを使用す
る。即ち、図１（Ａ）のエッチング工程時にポジティブ
・ホトレジストを使用する場合には、図１（Ｃ）の工程
ではネガティブ・ホトレジストを使用する。反面、図１
（Ａ）のエッチング工程時にネガティブ・ホトレジスト
を使用する場合には、図１（Ｃ）のエッチング工程では
ポジティブ・ホトレジストを使用する。
たパターンと反対のパターンを有するマスクを用いてエ
ピタキシャル層４をトレンチエッチングして第１酸化膜
２間の第２のｎ+ 型不純物領域３′を露出させる。この
とき、エピタキシャル層のエッチング時には第２のｎ+
型不純物領域３′の一部分をもエッチングする。ここ
で、図１（Ａ）で使用したマスクと同一のパターンを有
するマスクを用いる場合には、図１（Ａ）で使用したホ
トレジストとは異なるタイプのホトレジストを使用す
る。即ち、図１（Ａ）のエッチング工程時にポジティブ
・ホトレジストを使用する場合には、図１（Ｃ）の工程
ではネガティブ・ホトレジストを使用する。反面、図１
（Ａ）のエッチング工程時にネガティブ・ホトレジスト
を使用する場合には、図１（Ｃ）のエッチング工程では
ポジティブ・ホトレジストを使用する。
【００１２】図１（Ｄ）のように、酸化工程を施して基
板の全面にわたって第２酸化膜５を形成する。この際、
第１酸化膜２の間の第１のｎ+ 型不純物領域３上では第
２酸化膜５−１が第１酸化膜２と同一厚さに厚く形成さ
れ、エピタキシャル層４の表面では第２酸化膜５−２が
相対的に薄く形成される。
板の全面にわたって第２酸化膜５を形成する。この際、
第１酸化膜２の間の第１のｎ+ 型不純物領域３上では第
２酸化膜５−１が第１酸化膜２と同一厚さに厚く形成さ
れ、エピタキシャル層４の表面では第２酸化膜５−２が
相対的に薄く形成される。
【００１３】図１（Ｅ）のように、エピタキシャル層４
の全表面が露出されるように第２酸化膜５をエッチング
する。この際、第１酸化膜２の間に形成された第２酸化
膜５−１も一部エッチングされて、シリコン基板１上に
はリセス部を有する絶縁層６が形成される。
の全表面が露出されるように第２酸化膜５をエッチング
する。この際、第１酸化膜２の間に形成された第２酸化
膜５−１も一部エッチングされて、シリコン基板１上に
はリセス部を有する絶縁層６が形成される。
【００１４】図１（Ｆ）のように、リセス部を有する絶
縁層６上にエピタキシャル層７を形成させてＳＯＩを得
る。
縁層６上にエピタキシャル層７を形成させてＳＯＩを得
る。
【００１５】図２は本発明のＳＯＩ構造を有する基板を
用いたＢＩＣＭＯＳトランジスタの断面図を示す。本発
明のＳＯＩ構造を有する基板を用いてＣＭＯＳ素子を実
現する場合、既存のＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとは動作がほぼ同一であるが、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタは図２に示すように完
全分離されているために、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとの相互作用は全く生じない。尚、バ
イポーラ素子を実現する場合にも各素子が他の素子と完
全分離されて形成されるので、漏れ電流がまったく発生
しない。図２において、図１と同一領域を示すものは同
一符号を付ける。８はｎ+ 型拡散領域であり、８−１は
ＮＭＯＳトランジスタのソース／ドレイン領域として、
８−２はチャンネル領域として、８−３と８−４はＮＰ
Ｎトランジスタのコレクタ領域とエミッタ領域として各
々作用する。９はｎ+ 型拡散領域であり、９−１はチャ
ンネルストップ領域として、９−２はＰＭＯＳトランジ
スタのソース／ドレイン領域として作用する。１０はｐ
型拡散領域で、ＮＰＮトランジスタのベース領域として
作用する。１１は薄膜の酸化膜であり、１１−１はＮＭ
ＯＳトランジスタのゲート絶縁膜として、１１−２はＰ
ＭＯＳトランジスタのゲート絶縁膜として作用する。１
２は薄膜の酸化膜であり、１２−１はＮＭＯＳトランジ
スタのゲートとして、１２−２はＰＭＯＳトランジスタ
のゲートとして作用する。
用いたＢＩＣＭＯＳトランジスタの断面図を示す。本発
明のＳＯＩ構造を有する基板を用いてＣＭＯＳ素子を実
現する場合、既存のＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとは動作がほぼ同一であるが、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタは図２に示すように完
全分離されているために、ＰＭＯＳトランジスタとＮＭ
ＯＳトランジスタとの相互作用は全く生じない。尚、バ
イポーラ素子を実現する場合にも各素子が他の素子と完
全分離されて形成されるので、漏れ電流がまったく発生
しない。図２において、図１と同一領域を示すものは同
一符号を付ける。８はｎ+ 型拡散領域であり、８−１は
ＮＭＯＳトランジスタのソース／ドレイン領域として、
８−２はチャンネル領域として、８−３と８−４はＮＰ
Ｎトランジスタのコレクタ領域とエミッタ領域として各
々作用する。９はｎ+ 型拡散領域であり、９−１はチャ
ンネルストップ領域として、９−２はＰＭＯＳトランジ
スタのソース／ドレイン領域として作用する。１０はｐ
型拡散領域で、ＮＰＮトランジスタのベース領域として
作用する。１１は薄膜の酸化膜であり、１１−１はＮＭ
ＯＳトランジスタのゲート絶縁膜として、１１−２はＰ
ＭＯＳトランジスタのゲート絶縁膜として作用する。１
２は薄膜の酸化膜であり、１２−１はＮＭＯＳトランジ
スタのゲートとして、１２−２はＰＭＯＳトランジスタ
のゲートとして作用する。
【００１６】
【発明の効果】以上説明したように本発明によれば、一
つのマスクを利用し、２回のエピタキシャル成長工程を
行う比較的簡単な工程によりＳＯＩを製造することがで
き、これを基板として用いてＣＭＯＳを実現する場合に
はＰＭＯＳトランジスタとＮＭＯＳトランジスタが完全
分離されているためにラッチアップのような相互作用等
の短所を完全除去することができる。尚、バイポーラト
ランジスタを実現する場合にも基板に流れる漏れ電流を
完全遮断することができるので、素子の動作速度が向上
する。そして、ＣＭＯＳ、バイポーラ、ＢＩＣＭＯＳ等
の素子を実現する場合、既存のウェーハを利用する場合
より素子の動作速度がかなり向上して高速素子における
応用が可能となる。
つのマスクを利用し、２回のエピタキシャル成長工程を
行う比較的簡単な工程によりＳＯＩを製造することがで
き、これを基板として用いてＣＭＯＳを実現する場合に
はＰＭＯＳトランジスタとＮＭＯＳトランジスタが完全
分離されているためにラッチアップのような相互作用等
の短所を完全除去することができる。尚、バイポーラト
ランジスタを実現する場合にも基板に流れる漏れ電流を
完全遮断することができるので、素子の動作速度が向上
する。そして、ＣＭＯＳ、バイポーラ、ＢＩＣＭＯＳ等
の素子を実現する場合、既存のウェーハを利用する場合
より素子の動作速度がかなり向上して高速素子における
応用が可能となる。
【図１】 本発明の実施例によるＳＯＩ製造工程図であ
る。
る。
【図２】 図１のＳＯＩ構造の基板を用いた半導体素子
の断面図である。
の断面図である。
１…シリコン基板、２…第１酸化膜、３…第１のｎ+ 型
不純物領域、３′…第２のｎ+ 型不純物領域、４…エピ
タキシャル層、５…第２酸化膜、６…絶縁層。
不純物領域、３′…第２のｎ+ 型不純物領域、４…エピ
タキシャル層、５…第２酸化膜、６…絶縁層。
Claims (5)
- 【請求項１】 シリコン基板上に第１絶縁膜を形成する
工程と、 前記第１絶縁膜を部分的に除去して基板を選択的に露出
させる工程と、 前記第１絶縁膜が除去されて露出された基板に高濃度の
不純物をイオン注入して基板内に高濃度の不純物領域を
形成する工程と、 基板の全面にわたって第１エピタキシャル層を形成する
工程と、 前記高濃度不純物領域の上側の第１エピタキシャル層を
除去する工程と、 酸化工程を行って第１エピタキシャル層上に第２絶縁膜
を形成する工程と、 前記第１エピタキシャル層が露出するように第２絶縁膜
をエッチングして基板上に第１絶縁膜と第２絶縁膜から
なる絶縁層を形成する工程と、 基板の全面にわたって第２エピタキシャル層を成長させ
る工程と、を含むことを特徴とするＳＯＩの製造方法。 - 【請求項２】 前記高濃度の不純物領域はｎ+ 型又はｐ
+ 型の不純物領域中の１つであることを特徴とする請求
項１記載のＳＯＩ構造を有する基板の製造方法。 - 【請求項３】 前記エピタキシャル層の成長工程時に、
前記高濃度の不純物領域から不純物の外方拡散により高
濃度の不純物領域の上側の第１エピタキシャル層に高濃
度の不純物領域が形成されることを特徴とする請求項１
記載のＳＯＩの製造方法。 - 【請求項４】 前記第２絶縁膜の形成工程時に、第２絶
縁膜は前記第１エピタキシャル層の上側より前記高濃度
の不純物領域上で厚く形成されることを特徴とする請求
項１記載のＳＯＩの製造方法。 - 【請求項５】 前記第１絶縁膜の厚さより第２絶縁膜の
厚さが薄くなるように第２絶縁膜をエッチングしてリセ
ス部を有する絶縁層が形成されることを特徴とする請求
項１記載のＳＯＩの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013740A KR0142797B1 (ko) | 1994-06-17 | 1994-06-17 | 실리콘-온-인슐레이터구조의 제조방법 |
| KR13740/1994 | 1994-06-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191139A JPH08191139A (ja) | 1996-07-23 |
| JP2660682B2 true JP2660682B2 (ja) | 1997-10-08 |
Family
ID=19385509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7173961A Expired - Fee Related JP2660682B2 (ja) | 1994-06-17 | 1995-06-19 | シリコン・オン・インシュレータ（ｓｏｉ）の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5534459A (ja) |
| JP (1) | JP2660682B2 (ja) |
| KR (1) | KR0142797B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6265250B1 (en) * | 1999-09-23 | 2001-07-24 | Advanced Micro Devices, Inc. | Method for forming SOI film by laser annealing |
| EP1495492B1 (de) * | 2002-04-16 | 2010-06-02 | Infineon Technologies AG | Substrat und verfahren zum herstellen eines substrats |
| US7611928B2 (en) * | 2002-04-16 | 2009-11-03 | Infineon Technologies Ag | Method for producing a substrate |
| KR100498446B1 (ko) * | 2002-07-05 | 2005-07-01 | 삼성전자주식회사 | Ｓｏｉ웨이퍼 및 그의 제조방법 |
| FR2860919B1 (fr) * | 2003-10-09 | 2009-09-11 | St Microelectronics Sa | Structures et procedes de fabrication de regions semiconductrices sur isolant |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141881A (en) * | 1989-04-20 | 1992-08-25 | Sanyo Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit |
| JPH04137723A (ja) * | 1990-09-28 | 1992-05-12 | Nippon Steel Corp | 半導体積層基板の製造方法 |
| KR950000660B1 (ko) * | 1992-02-29 | 1995-01-27 | 현대전자산업 주식회사 | 고집적 소자용 미세콘택 형성방법 |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5358881A (en) * | 1993-05-19 | 1994-10-25 | Hewlett-Packard Company | Silicon topography control method |
| US5476800A (en) * | 1994-01-31 | 1995-12-19 | Burton; Gregory N. | Method for formation of a buried layer for a semiconductor device |
| US5470766A (en) * | 1994-06-06 | 1995-11-28 | Integrated Devices Technology, Inc. | Efficient method for fabricating optimal BiCMOS N-wells for bipolar and field effect transistors |
-
1994
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