JPH04299859A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04299859A JPH04299859A JP6506291A JP6506291A JPH04299859A JP H04299859 A JPH04299859 A JP H04299859A JP 6506291 A JP6506291 A JP 6506291A JP 6506291 A JP6506291 A JP 6506291A JP H04299859 A JPH04299859 A JP H04299859A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の特にＳＯＩ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】従来、ＳＯＩ基板の製造方法としては、
ＳＩＭＯＸ法、再結晶化法、エピタキシャル法、ウエハ
はり合わせ法などが知られていた。
ＳＩＭＯＸ法、再結晶化法、エピタキシャル法、ウエハ
はり合わせ法などが知られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
方法は製造コストが高い、スループットが悪い、単結晶
デバイス層の結晶性が悪い、単結晶デバイス層の膜厚制
御が難しいなど、それぞれ課題を有していた。本発明は
、上記課題を解決し、安価で高品質のＳＯＩ型半導体装
置の製造方法を提供することを目的とする。
方法は製造コストが高い、スループットが悪い、単結晶
デバイス層の結晶性が悪い、単結晶デバイス層の膜厚制
御が難しいなど、それぞれ課題を有していた。本発明は
、上記課題を解決し、安価で高品質のＳＯＩ型半導体装
置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法が上記目的を達成するために、採用した主たる手
段は、シリコン単結晶基板表面を選択的に酸化する工程
と、ボロンをイオン注入する工程と、通常ＩＣプロセス
により、素子を形成する工程と、接着剤層を介してシリ
コン単結晶基板を支持基板と固着する工程と、シリコン
単結晶基板を裏面よりＫＯＨ溶液によりエッチング除去
する工程と、薄膜化した素子裏面側に保護膜を形成する
工程とを有することを特徴とする。
造方法が上記目的を達成するために、採用した主たる手
段は、シリコン単結晶基板表面を選択的に酸化する工程
と、ボロンをイオン注入する工程と、通常ＩＣプロセス
により、素子を形成する工程と、接着剤層を介してシリ
コン単結晶基板を支持基板と固着する工程と、シリコン
単結晶基板を裏面よりＫＯＨ溶液によりエッチング除去
する工程と、薄膜化した素子裏面側に保護膜を形成する
工程とを有することを特徴とする。
【０００５】
【作用】上述したように、本発明は従来のＳＯＩ基板の
製造方法に比べて、安価に高品質なＳＯＩ基板を得るこ
とができる。
製造方法に比べて、安価に高品質なＳＯＩ基板を得るこ
とができる。
【０００６】
【実施例】以下図面を参照して本発明の好適な実施例を
説明する。図１（ａ）〜（ｅ）は本発明の半導体装置の
一実施例を示す模式的工程順断面図である。図１（ａ）
に示すように、まず、シリコン単結晶基板１０１の表面
にＬＯＣＯＳと呼ぶ選択酸化法により、フィールド酸化
膜１０２を形成する。フィールド酸化膜１０２の無い部
分１０３は素子形成領域となる。
説明する。図１（ａ）〜（ｅ）は本発明の半導体装置の
一実施例を示す模式的工程順断面図である。図１（ａ）
に示すように、まず、シリコン単結晶基板１０１の表面
にＬＯＣＯＳと呼ぶ選択酸化法により、フィールド酸化
膜１０２を形成する。フィールド酸化膜１０２の無い部
分１０３は素子形成領域となる。
【０００７】続いて図１（ｂ）に示すように、ボロンを
高濃度でイオン注入し、ほぼフィールド酸化膜１０２の
底面に一致するようにＰ＋ 層１０４を形成する。次に
図１（ｃ）に示すように通常のＩＣプロセスにより、ゲ
ート電極及び一対のソース・ドレイン領域を有する素子
１０５を形成する。なお、本実施例ではＭＯＳ型トラン
ジスタを形成しているが、バイポーラ、その他の素子も
同様である。
高濃度でイオン注入し、ほぼフィールド酸化膜１０２の
底面に一致するようにＰ＋ 層１０４を形成する。次に
図１（ｃ）に示すように通常のＩＣプロセスにより、ゲ
ート電極及び一対のソース・ドレイン領域を有する素子
１０５を形成する。なお、本実施例ではＭＯＳ型トラン
ジスタを形成しているが、バイポーラ、その他の素子も
同様である。
【０００８】続いて中間絶縁膜１０６をＣＶＤ酸化膜等
により形成した後、コンタクトホールを形成し、Ａｌ等
による配線１０７を形成する。配線１０７上に保護膜１
０８をリンガラスや、窒化酸化シリコン膜等により形成
することによりＩＣが完成する。次に図１（ｄ）に示す
ように保護膜１０８上に接着剤層１０９をスピンオン法
、真空注入法等で形成し、支持基板１１０を載置した後
、接着剤層１０９を完全に硬化させて固着する。接着剤
層１０９の硬化は、接着剤層１０９の材料により、熱硬
化又は紫外線硬化など適当に選定する。また支持基板１
１０を石英等の透明材料にし、かつ接着剤層１０９も透
明な材料で形成すれば、透明電極等を形成することによ
り光弁装置を形成することができる。
により形成した後、コンタクトホールを形成し、Ａｌ等
による配線１０７を形成する。配線１０７上に保護膜１
０８をリンガラスや、窒化酸化シリコン膜等により形成
することによりＩＣが完成する。次に図１（ｄ）に示す
ように保護膜１０８上に接着剤層１０９をスピンオン法
、真空注入法等で形成し、支持基板１１０を載置した後
、接着剤層１０９を完全に硬化させて固着する。接着剤
層１０９の硬化は、接着剤層１０９の材料により、熱硬
化又は紫外線硬化など適当に選定する。また支持基板１
１０を石英等の透明材料にし、かつ接着剤層１０９も透
明な材料で形成すれば、透明電極等を形成することによ
り光弁装置を形成することができる。
【０００９】次に、シリコン単結晶基板１０１の裏面側
よりＫＯＨ溶液によりエッチングを行い基板１０１を完
全に除去する。エッチングはフィールド酸化膜１０２及
びＰ＋ 層１０４が露出した時点で進行が止まる。ここ
でＫＯＨ溶液によるシリコンのエッチングについては、
シリコン中にボロンが高濃度に含まれている、すなわち
Ｐ＋ 型の場合は、他の場合に比べてエッチングレート
が１万分の１程度に減少することを利用している。この
ため、素子１０５に何ら損傷を与えることなく基板１０
１の除去を行うことができる。
よりＫＯＨ溶液によりエッチングを行い基板１０１を完
全に除去する。エッチングはフィールド酸化膜１０２及
びＰ＋ 層１０４が露出した時点で進行が止まる。ここ
でＫＯＨ溶液によるシリコンのエッチングについては、
シリコン中にボロンが高濃度に含まれている、すなわち
Ｐ＋ 型の場合は、他の場合に比べてエッチングレート
が１万分の１程度に減少することを利用している。この
ため、素子１０５に何ら損傷を与えることなく基板１０
１の除去を行うことができる。
【００１０】なお、ＫＯＨ溶液によるエッチングに先立
ち、あらかじめラッピング等で基板１０１を薄膜化して
おくのもよい。次に図１（ｅ）に示すように露出した素
子１０５を保護するように保護膜１１１を形成する。な
お図１（ｅ）は説明のため、素子の上下を逆に画いてあ
る。
ち、あらかじめラッピング等で基板１０１を薄膜化して
おくのもよい。次に図１（ｅ）に示すように露出した素
子１０５を保護するように保護膜１１１を形成する。な
お図１（ｅ）は説明のため、素子の上下を逆に画いてあ
る。
【００１１】
【発明の効果】上述したように、本発明によれば通常の
シリコン単結晶基板上に通常のＩＣプロセスを施し、素
子を形成した後に基板を除去して、ＳＯＩ基板型構造に
しているため、製造コストが安いという効果がある。ま
た、素子部は高品位の単結晶シリコン基板を残すため、
極めて結晶性の良いＳＯＩ型半導体装置を得ることがで
きる。さらに支持基板を透明材料にすることにより、光
弁装置を形成することも可能であり、この場合、画素の
スイッチングトランジスタは、従来のアモルファスシリ
コンやポリシリコンに比べて１０〜１００倍も移動度の
高い単結晶シリコン上に形成されているため、高速応答
性に優れており、微細高温プロセスを用いることができ
るため、極めて小型高集積の光弁装置を得ることができ
る。
シリコン単結晶基板上に通常のＩＣプロセスを施し、素
子を形成した後に基板を除去して、ＳＯＩ基板型構造に
しているため、製造コストが安いという効果がある。ま
た、素子部は高品位の単結晶シリコン基板を残すため、
極めて結晶性の良いＳＯＩ型半導体装置を得ることがで
きる。さらに支持基板を透明材料にすることにより、光
弁装置を形成することも可能であり、この場合、画素の
スイッチングトランジスタは、従来のアモルファスシリ
コンやポリシリコンに比べて１０〜１００倍も移動度の
高い単結晶シリコン上に形成されているため、高速応答
性に優れており、微細高温プロセスを用いることができ
るため、極めて小型高集積の光弁装置を得ることができ
る。
【図１】本発明の一実施例を示す模式的工程順断面図で
ある。
ある。
１０１ シリコン単結晶基板
１０２ フィールド酸化膜
１０３ 素子形成領域
１０４ Ｐ＋ 層
１０５ 素子
１０６ 中間絶縁膜
１０７ 配線
１０８ 保護膜
１０９ 接着剤層
１１０ 支持基板
１１１ 保護膜
Claims (2)
- 【請求項１】 シリコン単結晶基板表面を選択的に酸
化する工程とボロンをイオン注入する工程と、ＩＣプロ
セスにより、配線を含めて素子を形成する工程と、接着
剤層を介してシリコン単結晶基板を支持基板と固着する
工程と、上記シリコン単結晶基板裏面よりシリコンをＫ
ＯＨ溶液によりエッチングする工程と、薄膜化した素子
裏面側に保護膜を形成する工程よりなる半導体装置の製
造方法。 - 【請求項２】 支持基板は石英ガラス等の透明材料よ
りなる請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506291A JPH04299859A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506291A JPH04299859A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299859A true JPH04299859A (ja) | 1992-10-23 |
Family
ID=13276096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6506291A Pending JPH04299859A (ja) | 1991-03-28 | 1991-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7820495B2 (en) | 2005-06-30 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7972910B2 (en) | 2005-06-03 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of integrated circuit device including thin film transistor |
-
1991
- 1991-03-28 JP JP6506291A patent/JPH04299859A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972910B2 (en) | 2005-06-03 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of integrated circuit device including thin film transistor |
| US8492246B2 (en) | 2005-06-03 | 2013-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing integrated circuit device |
| US7820495B2 (en) | 2005-06-30 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8361845B2 (en) | 2005-06-30 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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