JP3974205B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、より詳しくは、埋込層を段差をもって形成する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般的に、ＢｉＣＭＯＳは同じチップ上にＣＭＯＳとバイポーラ素子を集積する技術である。
高速の特性を有するバイポーラ素子と高集積の特性を有するＣＭＯＳ素子を同じチップ上に具現するとき相補的な作用により性能が低下されることになる。
高性能、高集積のＢｉＣＭＯＳを製造するため、最も広範囲に用いられる技術が修正された対ウェル（ｍｏｄｉｆｉｅｄ ｔｗｉｎ ｗｅｌｌ）ＢｉＣＭＯＳ工程である。
【０００３】
このようなバイポーラ素子とＣＭＯＳ素子を組み合せたものを同一基板上に形成する技術に関しては、従来より多くの文献で開示されている。例えば、特開昭６４−２１９４８５号公報には、抵抗率の制御性、ＭＯＳ素子の電流駆動能力の劣化や信頼性の低下を防止するために、エピ層をドープすることなく成長し、ウエルは不純物の拡散によって形成することが記載されている。
これを達成するために、一導電型の半導体基板に同一導電型の埋込層と反対導電型の埋込層を形成し、この埋込層上にドーピングしないエピ層を成長し、それぞれの埋込層上にこの埋込層と同じ導電型の不純物を拡散して基板と同一導電型および反対導電型のウエルを形成するようにしたものである。
【０００４】
また、特開平２−３９６３号公報には、相補型ＭＯＳトランジスタとＮＰＮバイポーラ・トランジスタとＰＮＰバイポーラ・トランジスタとを同一半導体基板上に共存させるＢｉ−ＣＭＯＳ集積回路装置に関する技術思想が開示されている。
この特開平２−３９６３号公報の場合には、Ｐ型半導体基板上に選択的に第１〜第３Ｎ+ 埋込層とＰ+ 埋込層と、これらの第１〜第３Ｎ+ 埋込層とＰ+ 埋込層を含む基板全面にＮ型半導体薄層を形成し、このＮ型半導体薄層内に第１Ｎ+ 埋込層と接するようにＮウエルを形成し、このＮウエル内にＰチャンネルＭＯＳトランジスタを形成し、Ｎ型半導体薄層内にＰ+ 埋込層と接するように第１Ｐウエルを形成し、この第１Ｐウエル内にＮチャンネルＭＯＳトランジスタを形成する。
また、Ｎ型半導体薄層内に第３Ｎ+ 埋込層の一部領域に接するように第２Ｐウエルを形成し、この第２Ｐウエル内にＰＮＰバイポーラ・トランジスタを形成し、さらに、第２Ｎ+ 埋込層上に存在するＮ型半導体薄層の表面の一部除去した領域内にＮＰＮバイポーラ・トランジスタを形成することが示されている。
【０００５】
Ｂｉ−ＣＭＯＳ集積回路装置に関しては、さらに、特開平２−１３９９６２号公報に、同一基板上でエピ成長層の厚みをバイポーラ素子、ｐＭＯＳ素子、ｎＭＯＳ素子のそれぞれに最適な厚みを有するようにすることが記載されている。
このように、Ｂｉ−ＣＭＯＳ集積回路装置のエピ成長層の厚みをバイポーラ素子、ｐＭＯＳ素子、ｎＭＯＳ素子のそれぞれで異ならせることにより、各素子のエピ層を最適化でき、各素子の特性を最大限に生かせるようにしたものである。
【０００６】
さらに、ＭＯＳトランジスタを絶縁膜上に形成し、縦型バイポーラ・トランジスタを半導体基板中に形成することにより、Ｂｉ−ＣＭＯＳ構造の半導体装置を得ることにより、寄生容量を低減して、高い周波数での動作を可能にしたことが、特開平０７−０９９２５９号公報により開示されている。
【０００７】
このように、高性能、高集積のＢｉ−ＣＭＯＳ集積回路装置を得る別の従来例として、さらに図７以降に示すような半導体装置が知られている。
図７は従来の半導体装置の構造を示す断面図である。この図７において、半導体基板１１０にＮ+ 型埋込層１１４が相互間隔をもって形成されており、Ｎ+ 型埋込層１１４とＮ+ 型埋込層１１４との間にＰ型埋込層１１２が形成されてＮ+ 型埋込層１１４と相互に接している。
Ｎ+ 型埋込層１１４上には、Ｎ型ウェル１１５が形成され、Ｐ型埋込層１１２上にはＰ型ウェル１１３が形成されており、Ｎ型ウェル１１５とＰ型ウェル１１３とは相互に接している。
一方のＮ型ウェル１１５には深いＮ+ 型領域１１９がＮ+ 型埋込層１１４と当接するように形成されている。
【０００８】
また、一方のＰ型ウェル１１３には、深いＮ+ 型領域１１９が、その下端がＰ型埋込層１１２と当接するように形成されている。
各Ｎ型ウェル１１５とＰ型ウエル１１３が接する部分の半導体基板１１０の表面には、フィールド酸化膜１２６が形成されて各Ｎ型ウェル１１５とＰ型ウエル１１３間の隔離をなしている。
【０００９】
図８ないし図１５は、従来の半導体装置の製造方法をその工程順序にしたがい示す断面図である。この図８ないし図１５により、従来の半導体装置の製造方法について説明する。
【００１０】
まず、図８に示すように、半導体基板１１０上に第１酸化膜１２０を形成し、その上面に窒化シリコン（Ｓｉ3 Ｎ4 ）膜１３０を蒸着する。そして、Ｐ型埋込層を形成するためフォトリソグラフィで半導体基板１１０上にフォトレジスト１５０を形成するが、各フォトレジスト１５０は一定の間隔をもって形成する。次いで、半導体基板１１０にイオンを注入する。
【００１１】
次に、図９に示すように、窒化シリコン膜１３０をエッチングし、フォトレジスト１５０を除去した後、選択的酸化法で厚い酸化膜１２１を形成するとともに、Ｐ型埋込層１１２を形成する。
【００１２】
次に、図１０に示すように、窒化シリコン膜１３０および半導体基板１１０上の薄い第１酸化膜１２０を除去した後、さらに第２酸化膜１２２を形成し、その上にＮ+ 型埋込層を形成するためのイオンを注入する。
【００１３】
次に、図１１に示すように、拡散でＰ型埋込層１１２の側面にＰ型埋込層１１２と側面が相互接するようにＮ+ 型埋込層１１４を形成し、厚い酸化膜１２１と第２酸化膜１２２をすべて除去し、イオンを注入してエピ層１１８を形成する。
【００１４】
次いで、半導体基板１１０表面に薄い第３酸化膜１２３を成長させ、窒化シリコン膜１３２を形成する。その後、フォトリソグラフィでＰ型埋込層１１２が形成されている半導体基板１１０上の窒化シリコン膜１３２の表面にフォトレジスト１５２のパターンを形成する。
【００１５】
次に、図１２に示すように、窒化シリコン膜１３２をエッチングして、パターニングし、フォトレジスト１５２をマスクにして半導体基板１１０の全面にイオンを注入する。
【００１６】
次に、図１３に示すように、フォトレジスト１５２を除去し、厚い酸化膜１２４を形成しながら同時にＮ型ウェル１１５を形成する。その後、窒化シリコン膜１３２を除去し、半導体基板１１０の全面にイオンを注入する。
【００１７】
次に、図１４に示すように、半導体基板１１０の表面の第３酸化膜１２３と厚い酸化膜１２４をすべて除去し、さらに薄い第４酸化膜１２５を形成する。
この第４酸化膜１２５の形成後に、半導体基板１１０に窒化シリコン膜１３４を蒸着し、その上面にフォトレジスト１５４を塗布し、窒化シリコン膜１３４をフォトエッチング法でパターニングする。
【００１８】
次に、図１５に示すように、選択酸化法でフィールド酸化膜１２６を形成する。その後に、フォトレジスト１５４と窒化シリコン膜１３４とを除去する。
その後、フォトリソグラフィおよびイオン注入で図７に示すように、一方のＮ型ウェル１１５および一方のＰ型ウェル１１３に深いＮ+ 型領域を形成する。
【００１９】
このような従来の半導体装置とその製造方法においては、フィールド酸化膜で各ウェルの間が隔離されているＰ型ウェル内にはＮＭＯＳ素子とキャパシタを形成し、Ｎ型ウェル内にはＰＭＯＳ素子とバイポーラ素子を形成して高性能、高集積のＢｉＣＭＯＳが形成される。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置とその製造方法においては、Ｐ型埋込層とＮ型埋込層およびＰ型ウェルとＮ型ウェルを形成するため三つのフォトレジストのマスクを用いなければならないので、工程が複雑であるという課題を有している。
【００２１】
さらに、側面が当接するＰ型埋込層とＮ型埋込層が一直線上に形成され、その上にエピ層が形成され、エピ層に注入されたイオンが拡散されて各ウェルが形成されるため、各埋込層上に形成される各ウェルの厚さが同一に形成される。
【００２２】
したがって、各ウェルに形成される素子は同様の電圧で駆動されるため、高電圧で駆動される素子と低電圧で駆動される素子とを同じチップ上に形成できないという課題があった。
【００２３】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の半導体装置は、半導体基板に相互段差をもって第１導電型の埋込層と第２導電型の埋込層を形成する。第１導電型の埋込層と前記第２導電型の埋込層上に形成されているエピ層において第１導電型の埋込層上に隔離領域を形成する。
【００２４】
また、本発明の半導体装置の製造方法は、半導体基板に相互に間隔を置いた領域へのイオン注入と拡散とにより半導体基板に第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成する。この第１導電型の埋込層と第２導電型の埋込層の形成後に、半導体基板に成長させた第１次エピ層において第２導電型の埋込層に対する第１導電型の埋込層の境界付近で、この第１導電型の埋込層上に第１次隔離壁を形成する。第１次隔離壁の形成後に半導体基板に第２次エピ層を成長させ、この第２次エピ層の成長の際に上部を拡散させる。
【００２５】
【発明の実施の形態】
次に、本発明の半導体装置およびその製造方法の好ましい一実施の形態について図面に基づき説明する。
図１は本発明による半導体装置の一実施の形態の構造を示す断面図である。この図１に示す本発明の半導体装置の一実施の形態では、半導体基板１０にＰ型埋込層１２が相互に間隔をもって形成されているとともにＮ+ 型埋込層１４が形成されているが、Ｎ+ 型埋込層１４はＰ型埋込層１２とＰ型埋込層１２との間にＰ型埋込層１２と段差をもって形成される。ここで、Ｐ型埋込層１２はＮ+ 型埋込層１４より上に形成される。
【００２６】
Ｐ型埋込層１２とＮ+ 型埋込層１４上にはエピタキシャル層（またはエピ層：以下、エピ層という）１３，１５が形成されている。
エピ層１３，１５の表面は段差のないように平坦に形成されているので、Ｐ型埋込層１２上のエピ層１３がＮ+ 型埋込層１４上のエピ層１５より薄く形成されている。
Ｎ+ 型埋込層１４と境界付近のＰ型埋込層１２上のエピ層には隔離領域３２が形成されており、Ｎ+ 型埋込層１４上のエピ層１５にはシンク領域４２が形成されている。
【００２７】
図２ないし図６は本発明による半導体装置の製造方法の一実施の形態を説明するための工程説明図であり、各工程説明ごとに断面した断面図である。
次に、この図２〜図６により、本発明による半導体装置の製造方法の一実施の形態を説明する。
【００２８】
まず、図２に示すように、半導体基板１０の表面にフォトリソグラフィで相互間隔を置いたフォトレジスト５０のパターンを形成し、半導体基板１０をエッチングする。半導体基板１０にドーピング水準１〜５Ｅ15ｉｏｎｓ／ｃｍ2 でＮ+ 型イオンを注入する。
【００２９】
次に、図３に示すように、半導体基板１０のフォトレジスト５０を除去し、Ｐ型イオンをドーピング水準１〜３Ｅ13ｉｏｎｓ／ｃｍ2 で注入する。
【００３０】
次に、図４に示すように、拡散でＮ+ 型埋込層１４とＰ型埋込層１２を形成する。半導体基板１０がエッチングされた部分にＮ+ 型埋込層１４が形成され、エッチングされない半導体基板１０にＰ型埋込層１２が形成されて、Ｎ+ 型埋込層１４とＰ型埋込層１２との間に段差が形成される。
段差がある埋込層１２，１４上に４〜５μｍ厚さのエピ層１３，１５を成長させる。
【００３１】
次に、図５に示すように、エピ層１３，１５をポリッシングすることにより、半導体基板１０を平坦化し、その後イオンを注入し、拡散を通じてエピ層１３，１５に第１次隔離領域となる隔離領域３０と第１次シンク領域となるシンク領域４０とを同時に形成する。
このとき、エピ層１３，１５の平坦化過程を経た後のＰ型埋込層１２上のエピ層１３の厚さは１〜２μｍ程度であり、Ｎ+ 型埋込層１４上のエピ層１５の厚さは２〜３μｍ程度である。
Ｎ+ 型埋込層１４との境界付近のＰ型埋込層１２上のエピ層１３には隔離領域３０を形成し、Ｎ+ 型埋込層１４上のエピ層１５にはシンク領域４０を形成する。
【００３２】
このように、エピ層１３，１５に隔離領域３０とシンク領域４０とを予め確保することにより、第２次エピタキシャル成長の際、この隔離領域３０とシンク領域４０の上部が拡散されるので、隔離領域３０とシンク領域４０の面積を縮めることができる。
【００３３】
次に、図６に示すように、第２次エピタキシャル成長させてエピ層１３，１５と、前記の隔離領域３０、シンク領域４０の部位にそれぞれ第２次の隔離領域となる隔離領域３２と、第２次のシンク領域となるシンク領域４２とを完成する。以後の工程は通常の方法による。
【００３４】
なお、本発明による半導体製造方法において、シンク領域４２は必要に応じて形成しないことができるし、他の領域に形成することもできる。
【００３５】
シンク領域４２の形成の可否にしたがい、本発明による半導体装置の製造方法でＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＢｉＣＭＯＳ，バイポーラなどの多様なトランジスタを製造することができる。
【００３６】
以上、詳細に説明したように本実施の形態の半導体装置によれば、第１導電型の埋込層と第２導電型の埋込層を段差をもって形成しているので、第１導電型の埋込層上に形成されているエピ層の厚さが第２導電型埋込層上に形成されているエピ層の厚さよりも薄く形成され、第１導電型の埋込層上のエピ層における駆動電圧の低い低電圧素子と第２導電型埋込層上の駆動電圧の高い高電圧素子とを同時に形成するようになる。
【００３７】
また、本実施の形態における半導体装置の製造方法によれば、半導体基板に相互に間隔を置いた領域へのイオン注入と拡散とにより、第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成後に、第１次エピ層において第１導電型の埋込層上に第１次隔離壁を形成し、第１次隔離壁の形成後に半導体基板に第２次エピ層の成長の際に上部を拡散させることにより、第１次隔離壁と第２次隔離壁の拡散時間を短縮し、集積度を向上させることになる。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、半導体基板に相互段差をもって第１導電型の埋込層と第２導電型の埋込層を形成し、この第１導電型の埋込層と第２導電型の埋込層上のエピ層において第１導電型の埋込層上にエピ層を隔離する隔離層を形成するようにしたので、段差がある埋込層上に形成されたエピ層の厚さを異ならせることができる。
【００３９】
したがって、駆動電圧が高い素子と駆動電圧が低い素子とが１チップ上に同時に形成され、少なくとも、隔離領域の拡散時間を縮めることにより、集積度を高めて半導体装置の性能を向上させることができる。
【００４０】
また、本発明の半導体装置の製造方法によれば、半導体基板に相互に間隔を置いてエッチングした領域に第２導電型のイオンを注入し、エッチングしない領域に第１導電型のイオンを注入して拡散することにより、半導体基板に第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成し、半導体基板上のエピ層における第１導電型の埋込層上部分に第１次隔離壁を形成し、半導体基板上に成長した第２次エピ層に第２次隔離壁を形成するようにしたので、駆動電圧の高い素子と駆動電圧の低い素子とが同時に形成でき、製造工程を短縮化することができる。
【００４１】
加えて、段差のある第１導電型の埋込層と第２導電型の埋込層の形成が一つのマスク工程で可能であるから、製造工程を単純化できる。
【００４２】
さらに、少なくとも隔離領域の拡散時間を短縮することができ、それに伴い、集積度を高めて半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の一実施の形態の構造を示す断面図。
【図２】 本発明の半導体装置の製造方法の一実施の形態におけるＮ+ 型イオンの注入工程の工程説明図。
【図３】 本発明の半導体装置の製造方法の一実施の形態におけるＰ型イオンの注入工程の工程説明図。
【図４】 本発明の半導体装置の製造方法の一実施の形態における半導体基板にＮ+ 型埋込層とＰ型埋込層の形成工程の工程説明図。
【図５】 本発明の半導体装置の製造方法の一実施の形態におけるエピ層に第１次の隔離領域とシンク領域との形成工程の工程説明図。
【図６】 本発明の半導体装置の製造方法の一実施の形態におけるエピ層に第２次の隔離領域とシンク領域との形成工程の工程説明図。
【図７】 従来の半導体装置の構造を示す断面図。
【図８】 従来の半導体装置の製造方法におけるイオン注入工程の工程説明図。
【図９】 従来の半導体装置の製造方法における厚い酸化膜とＰ型埋込層との形成工程の工程説明図。
【図１０】 従来の半導体装置の製造方法におけるＮ+ 型埋込層の形成工程の工程説明図。
【図１１】 従来の半導体装置の製造方法におけるＰ型埋込層上に酸化膜と窒化シリコン膜を介してフォトレジストをパターニングする工程説明図。
【図１２】 従来の半導体装置の製造方法における窒化シリコン膜のパターン化後にイオンの注入工程の説明図。
【図１３】 従来の半導体装置の製造方法におけるＮ型ウエルの形成とイオン注入工程の工程説明図。
【図１４】 従来の半導体装置の製造方法における窒化シリコン膜のパターニングの工程説明図。
【図１５】 従来の半導体装置の製造方法における選択酸化法によりフィールド酸化膜の形成工程の工程説明図。
【符号の説明】
１０ 半導体基板
１２ Ｐ型埋込層
１３，１５ エピ層
１４ Ｎ+ 型埋込層
３０，３２ 隔離領域
４０，４２ シンク領域
５０ フォトレジスト
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、より詳しくは、埋込層を段差をもって形成する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般的に、ＢｉＣＭＯＳは同じチップ上にＣＭＯＳとバイポーラ素子を集積する技術である。
高速の特性を有するバイポーラ素子と高集積の特性を有するＣＭＯＳ素子を同じチップ上に具現するとき相補的な作用により性能が低下されることになる。
高性能、高集積のＢｉＣＭＯＳを製造するため、最も広範囲に用いられる技術が修正された対ウェル（ｍｏｄｉｆｉｅｄ ｔｗｉｎ ｗｅｌｌ）ＢｉＣＭＯＳ工程である。
【０００３】
このようなバイポーラ素子とＣＭＯＳ素子を組み合せたものを同一基板上に形成する技術に関しては、従来より多くの文献で開示されている。例えば、特開昭６４−２１９４８５号公報には、抵抗率の制御性、ＭＯＳ素子の電流駆動能力の劣化や信頼性の低下を防止するために、エピ層をドープすることなく成長し、ウエルは不純物の拡散によって形成することが記載されている。
これを達成するために、一導電型の半導体基板に同一導電型の埋込層と反対導電型の埋込層を形成し、この埋込層上にドーピングしないエピ層を成長し、それぞれの埋込層上にこの埋込層と同じ導電型の不純物を拡散して基板と同一導電型および反対導電型のウエルを形成するようにしたものである。
【０００４】
また、特開平２−３９６３号公報には、相補型ＭＯＳトランジスタとＮＰＮバイポーラ・トランジスタとＰＮＰバイポーラ・トランジスタとを同一半導体基板上に共存させるＢｉ−ＣＭＯＳ集積回路装置に関する技術思想が開示されている。
この特開平２−３９６３号公報の場合には、Ｐ型半導体基板上に選択的に第１〜第３Ｎ+ 埋込層とＰ+ 埋込層と、これらの第１〜第３Ｎ+ 埋込層とＰ+ 埋込層を含む基板全面にＮ型半導体薄層を形成し、このＮ型半導体薄層内に第１Ｎ+ 埋込層と接するようにＮウエルを形成し、このＮウエル内にＰチャンネルＭＯＳトランジスタを形成し、Ｎ型半導体薄層内にＰ+ 埋込層と接するように第１Ｐウエルを形成し、この第１Ｐウエル内にＮチャンネルＭＯＳトランジスタを形成する。
また、Ｎ型半導体薄層内に第３Ｎ+ 埋込層の一部領域に接するように第２Ｐウエルを形成し、この第２Ｐウエル内にＰＮＰバイポーラ・トランジスタを形成し、さらに、第２Ｎ+ 埋込層上に存在するＮ型半導体薄層の表面の一部除去した領域内にＮＰＮバイポーラ・トランジスタを形成することが示されている。
【０００５】
Ｂｉ−ＣＭＯＳ集積回路装置に関しては、さらに、特開平２−１３９９６２号公報に、同一基板上でエピ成長層の厚みをバイポーラ素子、ｐＭＯＳ素子、ｎＭＯＳ素子のそれぞれに最適な厚みを有するようにすることが記載されている。
このように、Ｂｉ−ＣＭＯＳ集積回路装置のエピ成長層の厚みをバイポーラ素子、ｐＭＯＳ素子、ｎＭＯＳ素子のそれぞれで異ならせることにより、各素子のエピ層を最適化でき、各素子の特性を最大限に生かせるようにしたものである。
【０００６】
さらに、ＭＯＳトランジスタを絶縁膜上に形成し、縦型バイポーラ・トランジスタを半導体基板中に形成することにより、Ｂｉ−ＣＭＯＳ構造の半導体装置を得ることにより、寄生容量を低減して、高い周波数での動作を可能にしたことが、特開平０７−０９９２５９号公報により開示されている。
【０００７】
このように、高性能、高集積のＢｉ−ＣＭＯＳ集積回路装置を得る別の従来例として、さらに図７以降に示すような半導体装置が知られている。
図７は従来の半導体装置の構造を示す断面図である。この図７において、半導体基板１１０にＮ+ 型埋込層１１４が相互間隔をもって形成されており、Ｎ+ 型埋込層１１４とＮ+ 型埋込層１１４との間にＰ型埋込層１１２が形成されてＮ+ 型埋込層１１４と相互に接している。
Ｎ+ 型埋込層１１４上には、Ｎ型ウェル１１５が形成され、Ｐ型埋込層１１２上にはＰ型ウェル１１３が形成されており、Ｎ型ウェル１１５とＰ型ウェル１１３とは相互に接している。
一方のＮ型ウェル１１５には深いＮ+ 型領域１１９がＮ+ 型埋込層１１４と当接するように形成されている。
【０００８】
また、一方のＰ型ウェル１１３には、深いＮ+ 型領域１１９が、その下端がＰ型埋込層１１２と当接するように形成されている。
各Ｎ型ウェル１１５とＰ型ウエル１１３が接する部分の半導体基板１１０の表面には、フィールド酸化膜１２６が形成されて各Ｎ型ウェル１１５とＰ型ウエル１１３間の隔離をなしている。
【０００９】
図８ないし図１５は、従来の半導体装置の製造方法をその工程順序にしたがい示す断面図である。この図８ないし図１５により、従来の半導体装置の製造方法について説明する。
【００１０】
まず、図８に示すように、半導体基板１１０上に第１酸化膜１２０を形成し、その上面に窒化シリコン（Ｓｉ3 Ｎ4 ）膜１３０を蒸着する。そして、Ｐ型埋込層を形成するためフォトリソグラフィで半導体基板１１０上にフォトレジスト１５０を形成するが、各フォトレジスト１５０は一定の間隔をもって形成する。次いで、半導体基板１１０にイオンを注入する。
【００１１】
次に、図９に示すように、窒化シリコン膜１３０をエッチングし、フォトレジスト１５０を除去した後、選択的酸化法で厚い酸化膜１２１を形成するとともに、Ｐ型埋込層１１２を形成する。
【００１２】
次に、図１０に示すように、窒化シリコン膜１３０および半導体基板１１０上の薄い第１酸化膜１２０を除去した後、さらに第２酸化膜１２２を形成し、その上にＮ+ 型埋込層を形成するためのイオンを注入する。
【００１３】
次に、図１１に示すように、拡散でＰ型埋込層１１２の側面にＰ型埋込層１１２と側面が相互接するようにＮ+ 型埋込層１１４を形成し、厚い酸化膜１２１と第２酸化膜１２２をすべて除去し、イオンを注入してエピ層１１８を形成する。
【００１４】
次いで、半導体基板１１０表面に薄い第３酸化膜１２３を成長させ、窒化シリコン膜１３２を形成する。その後、フォトリソグラフィでＰ型埋込層１１２が形成されている半導体基板１１０上の窒化シリコン膜１３２の表面にフォトレジスト１５２のパターンを形成する。
【００１５】
次に、図１２に示すように、窒化シリコン膜１３２をエッチングして、パターニングし、フォトレジスト１５２をマスクにして半導体基板１１０の全面にイオンを注入する。
【００１６】
次に、図１３に示すように、フォトレジスト１５２を除去し、厚い酸化膜１２４を形成しながら同時にＮ型ウェル１１５を形成する。その後、窒化シリコン膜１３２を除去し、半導体基板１１０の全面にイオンを注入する。
【００１７】
次に、図１４に示すように、半導体基板１１０の表面の第３酸化膜１２３と厚い酸化膜１２４をすべて除去し、さらに薄い第４酸化膜１２５を形成する。
この第４酸化膜１２５の形成後に、半導体基板１１０に窒化シリコン膜１３４を蒸着し、その上面にフォトレジスト１５４を塗布し、窒化シリコン膜１３４をフォトエッチング法でパターニングする。
【００１８】
次に、図１５に示すように、選択酸化法でフィールド酸化膜１２６を形成する。その後に、フォトレジスト１５４と窒化シリコン膜１３４とを除去する。
その後、フォトリソグラフィおよびイオン注入で図７に示すように、一方のＮ型ウェル１１５および一方のＰ型ウェル１１３に深いＮ+ 型領域を形成する。
【００１９】
このような従来の半導体装置とその製造方法においては、フィールド酸化膜で各ウェルの間が隔離されているＰ型ウェル内にはＮＭＯＳ素子とキャパシタを形成し、Ｎ型ウェル内にはＰＭＯＳ素子とバイポーラ素子を形成して高性能、高集積のＢｉＣＭＯＳが形成される。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置とその製造方法においては、Ｐ型埋込層とＮ型埋込層およびＰ型ウェルとＮ型ウェルを形成するため三つのフォトレジストのマスクを用いなければならないので、工程が複雑であるという課題を有している。
【００２１】
さらに、側面が当接するＰ型埋込層とＮ型埋込層が一直線上に形成され、その上にエピ層が形成され、エピ層に注入されたイオンが拡散されて各ウェルが形成されるため、各埋込層上に形成される各ウェルの厚さが同一に形成される。
【００２２】
したがって、各ウェルに形成される素子は同様の電圧で駆動されるため、高電圧で駆動される素子と低電圧で駆動される素子とを同じチップ上に形成できないという課題があった。
【００２３】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の半導体装置は、半導体基板に相互段差をもって第１導電型の埋込層と第２導電型の埋込層を形成する。第１導電型の埋込層と前記第２導電型の埋込層上に形成されているエピ層において第１導電型の埋込層上に隔離領域を形成する。
【００２４】
また、本発明の半導体装置の製造方法は、半導体基板に相互に間隔を置いた領域へのイオン注入と拡散とにより半導体基板に第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成する。この第１導電型の埋込層と第２導電型の埋込層の形成後に、半導体基板に成長させた第１次エピ層において第２導電型の埋込層に対する第１導電型の埋込層の境界付近で、この第１導電型の埋込層上に第１次隔離壁を形成する。第１次隔離壁の形成後に半導体基板に第２次エピ層を成長させ、この第２次エピ層の成長の際に上部を拡散させる。
【００２５】
【発明の実施の形態】
次に、本発明の半導体装置およびその製造方法の好ましい一実施の形態について図面に基づき説明する。
図１は本発明による半導体装置の一実施の形態の構造を示す断面図である。この図１に示す本発明の半導体装置の一実施の形態では、半導体基板１０にＰ型埋込層１２が相互に間隔をもって形成されているとともにＮ+ 型埋込層１４が形成されているが、Ｎ+ 型埋込層１４はＰ型埋込層１２とＰ型埋込層１２との間にＰ型埋込層１２と段差をもって形成される。ここで、Ｐ型埋込層１２はＮ+ 型埋込層１４より上に形成される。
【００２６】
Ｐ型埋込層１２とＮ+ 型埋込層１４上にはエピタキシャル層（またはエピ層：以下、エピ層という）１３，１５が形成されている。
エピ層１３，１５の表面は段差のないように平坦に形成されているので、Ｐ型埋込層１２上のエピ層１３がＮ+ 型埋込層１４上のエピ層１５より薄く形成されている。
Ｎ+ 型埋込層１４と境界付近のＰ型埋込層１２上のエピ層には隔離領域３２が形成されており、Ｎ+ 型埋込層１４上のエピ層１５にはシンク領域４２が形成されている。
【００２７】
図２ないし図６は本発明による半導体装置の製造方法の一実施の形態を説明するための工程説明図であり、各工程説明ごとに断面した断面図である。
次に、この図２〜図６により、本発明による半導体装置の製造方法の一実施の形態を説明する。
【００２８】
まず、図２に示すように、半導体基板１０の表面にフォトリソグラフィで相互間隔を置いたフォトレジスト５０のパターンを形成し、半導体基板１０をエッチングする。半導体基板１０にドーピング水準１〜５Ｅ15ｉｏｎｓ／ｃｍ2 でＮ+ 型イオンを注入する。
【００２９】
次に、図３に示すように、半導体基板１０のフォトレジスト５０を除去し、Ｐ型イオンをドーピング水準１〜３Ｅ13ｉｏｎｓ／ｃｍ2 で注入する。
【００３０】
次に、図４に示すように、拡散でＮ+ 型埋込層１４とＰ型埋込層１２を形成する。半導体基板１０がエッチングされた部分にＮ+ 型埋込層１４が形成され、エッチングされない半導体基板１０にＰ型埋込層１２が形成されて、Ｎ+ 型埋込層１４とＰ型埋込層１２との間に段差が形成される。
段差がある埋込層１２，１４上に４〜５μｍ厚さのエピ層１３，１５を成長させる。
【００３１】
次に、図５に示すように、エピ層１３，１５をポリッシングすることにより、半導体基板１０を平坦化し、その後イオンを注入し、拡散を通じてエピ層１３，１５に第１次隔離領域となる隔離領域３０と第１次シンク領域となるシンク領域４０とを同時に形成する。
このとき、エピ層１３，１５の平坦化過程を経た後のＰ型埋込層１２上のエピ層１３の厚さは１〜２μｍ程度であり、Ｎ+ 型埋込層１４上のエピ層１５の厚さは２〜３μｍ程度である。
Ｎ+ 型埋込層１４との境界付近のＰ型埋込層１２上のエピ層１３には隔離領域３０を形成し、Ｎ+ 型埋込層１４上のエピ層１５にはシンク領域４０を形成する。
【００３２】
このように、エピ層１３，１５に隔離領域３０とシンク領域４０とを予め確保することにより、第２次エピタキシャル成長の際、この隔離領域３０とシンク領域４０の上部が拡散されるので、隔離領域３０とシンク領域４０の面積を縮めることができる。
【００３３】
次に、図６に示すように、第２次エピタキシャル成長させてエピ層１３，１５と、前記の隔離領域３０、シンク領域４０の部位にそれぞれ第２次の隔離領域となる隔離領域３２と、第２次のシンク領域となるシンク領域４２とを完成する。以後の工程は通常の方法による。
【００３４】
なお、本発明による半導体製造方法において、シンク領域４２は必要に応じて形成しないことができるし、他の領域に形成することもできる。
【００３５】
シンク領域４２の形成の可否にしたがい、本発明による半導体装置の製造方法でＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＢｉＣＭＯＳ，バイポーラなどの多様なトランジスタを製造することができる。
【００３６】
以上、詳細に説明したように本実施の形態の半導体装置によれば、第１導電型の埋込層と第２導電型の埋込層を段差をもって形成しているので、第１導電型の埋込層上に形成されているエピ層の厚さが第２導電型埋込層上に形成されているエピ層の厚さよりも薄く形成され、第１導電型の埋込層上のエピ層における駆動電圧の低い低電圧素子と第２導電型埋込層上の駆動電圧の高い高電圧素子とを同時に形成するようになる。
【００３７】
また、本実施の形態における半導体装置の製造方法によれば、半導体基板に相互に間隔を置いた領域へのイオン注入と拡散とにより、第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成後に、第１次エピ層において第１導電型の埋込層上に第１次隔離壁を形成し、第１次隔離壁の形成後に半導体基板に第２次エピ層の成長の際に上部を拡散させることにより、第１次隔離壁と第２次隔離壁の拡散時間を短縮し、集積度を向上させることになる。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、半導体基板に相互段差をもって第１導電型の埋込層と第２導電型の埋込層を形成し、この第１導電型の埋込層と第２導電型の埋込層上のエピ層において第１導電型の埋込層上にエピ層を隔離する隔離層を形成するようにしたので、段差がある埋込層上に形成されたエピ層の厚さを異ならせることができる。
【００３９】
したがって、駆動電圧が高い素子と駆動電圧が低い素子とが１チップ上に同時に形成され、少なくとも、隔離領域の拡散時間を縮めることにより、集積度を高めて半導体装置の性能を向上させることができる。
【００４０】
また、本発明の半導体装置の製造方法によれば、半導体基板に相互に間隔を置いてエッチングした領域に第２導電型のイオンを注入し、エッチングしない領域に第１導電型のイオンを注入して拡散することにより、半導体基板に第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成し、半導体基板上のエピ層における第１導電型の埋込層上部分に第１次隔離壁を形成し、半導体基板上に成長した第２次エピ層に第２次隔離壁を形成するようにしたので、駆動電圧の高い素子と駆動電圧の低い素子とが同時に形成でき、製造工程を短縮化することができる。
【００４１】
加えて、段差のある第１導電型の埋込層と第２導電型の埋込層の形成が一つのマスク工程で可能であるから、製造工程を単純化できる。
【００４２】
さらに、少なくとも隔離領域の拡散時間を短縮することができ、それに伴い、集積度を高めて半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の一実施の形態の構造を示す断面図。
【図２】 本発明の半導体装置の製造方法の一実施の形態におけるＮ+ 型イオンの注入工程の工程説明図。
【図３】 本発明の半導体装置の製造方法の一実施の形態におけるＰ型イオンの注入工程の工程説明図。
【図４】 本発明の半導体装置の製造方法の一実施の形態における半導体基板にＮ+ 型埋込層とＰ型埋込層の形成工程の工程説明図。
【図５】 本発明の半導体装置の製造方法の一実施の形態におけるエピ層に第１次の隔離領域とシンク領域との形成工程の工程説明図。
【図６】 本発明の半導体装置の製造方法の一実施の形態におけるエピ層に第２次の隔離領域とシンク領域との形成工程の工程説明図。
【図７】 従来の半導体装置の構造を示す断面図。
【図８】 従来の半導体装置の製造方法におけるイオン注入工程の工程説明図。
【図９】 従来の半導体装置の製造方法における厚い酸化膜とＰ型埋込層との形成工程の工程説明図。
【図１０】 従来の半導体装置の製造方法におけるＮ+ 型埋込層の形成工程の工程説明図。
【図１１】 従来の半導体装置の製造方法におけるＰ型埋込層上に酸化膜と窒化シリコン膜を介してフォトレジストをパターニングする工程説明図。
【図１２】 従来の半導体装置の製造方法における窒化シリコン膜のパターン化後にイオンの注入工程の説明図。
【図１３】 従来の半導体装置の製造方法におけるＮ型ウエルの形成とイオン注入工程の工程説明図。
【図１４】 従来の半導体装置の製造方法における窒化シリコン膜のパターニングの工程説明図。
【図１５】 従来の半導体装置の製造方法における選択酸化法によりフィールド酸化膜の形成工程の工程説明図。
【符号の説明】
１０ 半導体基板
１２ Ｐ型埋込層
１３，１５ エピ層
１４ Ｎ+ 型埋込層
３０，３２ 隔離領域
４０，４２ シンク領域
５０ フォトレジスト
Claims (7)
- 半導体基板にフォトリソグラフィで相互に間隔を置いたフォトレジストを形成し、前記半導体基板をエッチングした後、第２導電型のイオンを注入する第１工程と、
前記フォトレジストを除去した後、前記半導体基板に第２導電型のイオンよりも低いドーズで第１導電型のイオンを注入する第２工程と、
前記第１導電型のイオンと前記第２導電型のイオンを拡散し、前記半導体基板に第１導電型の埋込層と第２導電型の埋込層を相互に段差をもって形成する第３工程と、
前記半導体基板に第１次エピタキシャル成長で第１次エピ層を形成した後、前記第１次エピ層の表面を平坦化する第４工程と、
前記第２導電型の埋込層との境界付近の前記第１導電型の埋込層上に形成されている前記第１次エピ層に第１導電型のイオンの注入と拡散により第１次隔離領域を形成する第５工程と、
前記第１次エピ層上に第２次エピタキシャル成長で第２次エピ層を形成するとともに前記第２次エピ層に前記第１次隔離領域の上部の拡散により第２次隔離領域を形成する第６工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第５工程は前記第１次隔離領域とともに前記第２導電型の埋込層上の前記第１次エピ層に第２導電型のイオンの注入と拡散により第１次シンク領域を形成し、かつ前記第６工程は前記第２次隔離領域とともに前記第２次エピ層に前記第１次シンク領域の上部の拡散により第２次シンク領域を形成することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１工程で前記第２導電型のイオンをドーズ１〜５Ｅ15ｉｏｎｓ／ｃｍ2 で注入することを特徴とする半導体装置の製造方法。 - 請求項１または３記載の半導体装置の製造方法において、
前記第２工程で前記第１導電型のイオンをドーズ１〜３Ｅ13ｉｏｎｓ／ｃｍ2 で注入することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１次エピタキシャル成長で４〜５μｍのエピ層を形成することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第４工程で前記第１次エピ層の平坦化を行って前記第１導電型の埋込層上に前記第１次エピ層の厚さを１〜２μｍで形成することを特徴とする半導体装置の製造方法。 - 請求項１または６記載の半導体装置の製造方法において、
前記第４工程で前記第１次エピ層の平坦化を行って前記第２導電型の埋込層上に前記第１次エピ層の厚さを２〜３μｍで形成することを特徴とする半導体装置の製造方法。
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