JPH05190874A - 半導体集積回路装置とその製造方法 - Google Patents
半導体集積回路装置とその製造方法Info
- Publication number
- JPH05190874A JPH05190874A JP525392A JP525392A JPH05190874A JP H05190874 A JPH05190874 A JP H05190874A JP 525392 A JP525392 A JP 525392A JP 525392 A JP525392 A JP 525392A JP H05190874 A JPH05190874 A JP H05190874A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- insulating film
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】高耐圧の素子を搭載する場合にできるだけ薄い
ＳＯＩ基板で作製でき、同時に誘導電位による素子の誤
動作がなくなるようにし、また製造工程中のＳＯＩ基板
の反りの問題を解決する。 【構成】ＳＯＩ基板の支持基板を低抵抗性にし、その支
持基板に裏面電極を設けて接地して電位を固定すること
により、支持基板上の半導体層内での表面電界緩和効果
を利用して薄い半導体層で高耐圧素子を搭載可能にし、
誤動作を回避する。また製造工程中は反り緩和用半導体
基板を支持基板の裏側に固着して反りの発生を防止し、
製造工程終了後除去する。
ＳＯＩ基板で作製でき、同時に誘導電位による素子の誤
動作がなくなるようにし、また製造工程中のＳＯＩ基板
の反りの問題を解決する。 【構成】ＳＯＩ基板の支持基板を低抵抗性にし、その支
持基板に裏面電極を設けて接地して電位を固定すること
により、支持基板上の半導体層内での表面電界緩和効果
を利用して薄い半導体層で高耐圧素子を搭載可能にし、
誤動作を回避する。また製造工程中は反り緩和用半導体
基板を支持基板の裏側に固着して反りの発生を防止し、
製造工程終了後除去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体支持基板上に絶
縁膜を介して半導体層を有するＳＯＩ基板を用いた、特
に電力用の半導体集積回路装置およびその製造方法に関
する。
縁膜を介して半導体層を有するＳＯＩ基板を用いた、特
に電力用の半導体集積回路装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、半導体支持基板上に形成された絶
縁膜の上にさらに半導体層を有するＳＯＩ基板は、素子
間の分離耐圧を向上させることができるので、高耐圧半
導体素子とその制御回路を１チップ上に搭載したパワー
ＩＣに広く利用されている。
縁膜の上にさらに半導体層を有するＳＯＩ基板は、素子
間の分離耐圧を向上させることができるので、高耐圧半
導体素子とその制御回路を１チップ上に搭載したパワー
ＩＣに広く利用されている。
【０００３】図２に示すＳＯＩ基板は、支持基板３の上
に酸化膜２を介してSi基板１を有する構成となってい
る。通常、支持基板３にもSi基板が用いられる。このＳ
ＯＩ基板は、素子を形成するSi基板１と支持基板３に用
いられるSi基板のいずれか一方あるいは両方を熱酸化し
たのち、熱処理によって２枚のSi基板を貼り合わせて製
造される。そして、素子を形成するSi基板１は所望の厚
さに研磨される。
に酸化膜２を介してSi基板１を有する構成となってい
る。通常、支持基板３にもSi基板が用いられる。このＳ
ＯＩ基板は、素子を形成するSi基板１と支持基板３に用
いられるSi基板のいずれか一方あるいは両方を熱酸化し
たのち、熱処理によって２枚のSi基板を貼り合わせて製
造される。そして、素子を形成するSi基板１は所望の厚
さに研磨される。
【０００４】図３は、ｎ型のＳＯＩ基板に誘電体分離技
術を用いて高耐圧の横型ダイオードを搭載した例を示
す。この素子はＳＯＩ基板を作製後にトレンチエッチン
グによって分離溝４を形成し、その分離溝側壁に酸化膜
５を形成した後、その中を多結晶シリコン６で埋める。
このようにして分離されたSi基板３に各種の素子を形成
していく。横型ダイオードは、ｎ型Si基板３の表面層に
ドリフト長Ｌだけ離してｐ+ 領域７、ｎ+ 領域８を形成
し、ｐ+ 領域７にアノード電極９、ｎ+ 領域８にカソー
ド電極10を接触させることにより搭載される。高耐圧素
子を搭載する場合には、素子が形成される半導体層の厚
さと比抵抗は、要求耐圧によって決定される。図３の場
合、Si基板１の厚さはｐ+ 領域７、ｎ+ 領域８の距離Ｌ
以上にする必要がある。
術を用いて高耐圧の横型ダイオードを搭載した例を示
す。この素子はＳＯＩ基板を作製後にトレンチエッチン
グによって分離溝４を形成し、その分離溝側壁に酸化膜
５を形成した後、その中を多結晶シリコン６で埋める。
このようにして分離されたSi基板３に各種の素子を形成
していく。横型ダイオードは、ｎ型Si基板３の表面層に
ドリフト長Ｌだけ離してｐ+ 領域７、ｎ+ 領域８を形成
し、ｐ+ 領域７にアノード電極９、ｎ+ 領域８にカソー
ド電極10を接触させることにより搭載される。高耐圧素
子を搭載する場合には、素子が形成される半導体層の厚
さと比抵抗は、要求耐圧によって決定される。図３の場
合、Si基板１の厚さはｐ+ 領域７、ｎ+ 領域８の距離Ｌ
以上にする必要がある。
【０００５】
【発明が解決しようとする課題】上述のように、素子が
形成される半導体基板には、高耐圧素子を搭載するため
に高抵抗で厚いSi基板を用いなければならず、分離溝作
成にコストがかかり、またその制御性が悪化する。一
方、ＳＯＩ基板を用いたパワーＩＣでは、支持基板の電
位変動が素子の誤動作を誘発するという問題がある。
形成される半導体基板には、高耐圧素子を搭載するため
に高抵抗で厚いSi基板を用いなければならず、分離溝作
成にコストがかかり、またその制御性が悪化する。一
方、ＳＯＩ基板を用いたパワーＩＣでは、支持基板の電
位変動が素子の誤動作を誘発するという問題がある。
【０００６】図２に示したＳＯＩ基板は、絶縁性基板上
に半導体層を有する構造のＳＯＩ基板では、製造工程中
に反りがでるので、絶縁膜２をSiの支持基板１とSi基板
３ではさむ構造にして反りを抑えたものである。しか
し、貼り合わせ構造であるために反りは単一の半導体基
板よりも大きく、しかも多結晶シリコンの堆積などで反
りの状態が波状になることがあり、素子の歩留まりを悪
化させている。
に半導体層を有する構造のＳＯＩ基板では、製造工程中
に反りがでるので、絶縁膜２をSiの支持基板１とSi基板
３ではさむ構造にして反りを抑えたものである。しか
し、貼り合わせ構造であるために反りは単一の半導体基
板よりも大きく、しかも多結晶シリコンの堆積などで反
りの状態が波状になることがあり、素子の歩留まりを悪
化させている。
【０００７】本発明の目的は、上述の問題を解決し、で
きるだけ薄いＳＯＩ基板を用いて作製でき、同時に誘導
電位による素子の誤動作のない半導体集積回路装置を提
供すること、ならびに反りの問題のない半導体集積回路
装置の製造方法を提供することにある。
きるだけ薄いＳＯＩ基板を用いて作製でき、同時に誘導
電位による素子の誤動作のない半導体集積回路装置を提
供すること、ならびに反りの問題のない半導体集積回路
装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、支持基板上に絶縁膜を介して設けられ
た半導体層の、その絶縁膜と表面からその絶縁膜に達す
る分離溝の内面の絶縁膜とによって分離される半導体層
の領域に素子が形成される半導体集積回路装置におい
て、支持基板が低抵抗でその反半導体層側表面に所定の
電位に固定された裏面電極を有するものとする。そして
支持基板の低抵抗が12Ωcm以下であることが有効であ
り、裏面電極が接地されたことが有効である。また本発
明は、支持基板上に絶縁膜を介して固着された半導体基
板のその絶縁膜と表面からその絶縁膜に達する分離溝の
内面の絶縁膜とによって分離された領域に素子を形成す
る半導体集積回路装置の製造方法において、支持基板の
他側にも絶縁膜を介して反り緩和用半導体基板を固着し
て対称構造を形成し、素子形成後反り緩和用半導体基板
を除去するものとする。そして、反り緩和用半導体基板
が支持基板の反対側の半導体基板と同一の半導体よりな
り、ほぼ同じ厚さを有することが有効である。
めに、本発明は、支持基板上に絶縁膜を介して設けられ
た半導体層の、その絶縁膜と表面からその絶縁膜に達す
る分離溝の内面の絶縁膜とによって分離される半導体層
の領域に素子が形成される半導体集積回路装置におい
て、支持基板が低抵抗でその反半導体層側表面に所定の
電位に固定された裏面電極を有するものとする。そして
支持基板の低抵抗が12Ωcm以下であることが有効であ
り、裏面電極が接地されたことが有効である。また本発
明は、支持基板上に絶縁膜を介して固着された半導体基
板のその絶縁膜と表面からその絶縁膜に達する分離溝の
内面の絶縁膜とによって分離された領域に素子を形成す
る半導体集積回路装置の製造方法において、支持基板の
他側にも絶縁膜を介して反り緩和用半導体基板を固着し
て対称構造を形成し、素子形成後反り緩和用半導体基板
を除去するものとする。そして、反り緩和用半導体基板
が支持基板の反対側の半導体基板と同一の半導体よりな
り、ほぼ同じ厚さを有することが有効である。
【０００９】
【作用】ＳＯＩ基板の支持基板を低抵抗にし、固定電位
を有する裏面電極を設けることにより、素子の形成され
る半導体層に絶縁膜に近接して反転層が生じ、半導体層
表面側から空乏層が内部に向けて広がりやすくなり、こ
の空乏層の広がりが高耐圧素子の表面に発生する強電界
を緩和させる。これによって、ＳＯＩ基板の仕様から計
算される理論耐圧以上の耐圧を有する半導体素子の搭載
が可能となる。また誘導電位による素子の誤動作も防止
される。
を有する裏面電極を設けることにより、素子の形成され
る半導体層に絶縁膜に近接して反転層が生じ、半導体層
表面側から空乏層が内部に向けて広がりやすくなり、こ
の空乏層の広がりが高耐圧素子の表面に発生する強電界
を緩和させる。これによって、ＳＯＩ基板の仕様から計
算される理論耐圧以上の耐圧を有する半導体素子の搭載
が可能となる。また誘導電位による素子の誤動作も防止
される。
【００１０】一方、支持基板の両面に対称的にＳＯＩ構
造を形成することにより、基板貼り合わせ時あるいは製
造工程中の反りが打ち消し合うため、反りの発生が防止
される。
造を形成することにより、基板貼り合わせ時あるいは製
造工程中の反りが打ち消し合うため、反りの発生が防止
される。
【００１１】
【実施例】本発明の一実施例のパワーＩＣを、図２、図
３と共通の部分に同一の符号を付した図１(a) 、(b) に
示す。図１(a) に示すように、本発明に基づくＳＯＩ基
板は、図２に示した従来のＳＯＩ基板と同様に素子が形
成されるシリコン基板１を酸化膜２を介してSi半導体支
持基板３に貼り合わされているが、支持基板３の反対側
に反り緩和用Si基板11が酸化膜２を介してSi基板１と同
時に貼り合わされている。支持基板３は比抵抗７Ωcmの
Si板であり、酸化膜２の厚さは１μｍ、Si基板１は厚さ
30μｍ、不純物濃度1014／cm3 、比抵抗10Ωcmである。
反り緩和用Si基板11の比抵抗はいくらでもよいが、厚さ
はSi基板１と同一にする方がよい。
３と共通の部分に同一の符号を付した図１(a) 、(b) に
示す。図１(a) に示すように、本発明に基づくＳＯＩ基
板は、図２に示した従来のＳＯＩ基板と同様に素子が形
成されるシリコン基板１を酸化膜２を介してSi半導体支
持基板３に貼り合わされているが、支持基板３の反対側
に反り緩和用Si基板11が酸化膜２を介してSi基板１と同
時に貼り合わされている。支持基板３は比抵抗７Ωcmの
Si板であり、酸化膜２の厚さは１μｍ、Si基板１は厚さ
30μｍ、不純物濃度1014／cm3 、比抵抗10Ωcmである。
反り緩和用Si基板11の比抵抗はいくらでもよいが、厚さ
はSi基板１と同一にする方がよい。
【００１２】図１(b) は図１(a) のＳＯＩ基板に誘電体
分離技術を用いて高耐圧の横型ダイオードを搭載した例
で、ｎ型基板１の表面からのドライエッチングで分離溝
を形成し、その内壁に酸化膜５を形成し、その中を多結
晶シリコン６で埋める。そして、基板１の表面層にドリ
フト長Ｌをはさんでｐ+ 領域７、ｎ+ 領域８を形成す
る。次いで反り緩和用Si基板11をバックラップによって
取り除き、ｐ+ 領域７に接触するアノード電極９、ｎ+
領域８に接触するカソード電極10および支持基板３の下
面に接触する裏面電極12を設ける。このＩＣは裏面電極
12を接地して使用する。これにより同一耐圧の素子を搭
載した場合にSi基板１、すなわちｎ層の厚さを薄くする
ことができる。この実施例のようにSi基板１の厚さが30
μｍのときは、図３の場合に耐圧250 Ｖであったのに対
し、図１(b) の構造にすることにより600 Ｖの耐圧が得
られた。支持基板３の比抵抗は小さい方が望ましいが、
10Ωcmでも表面電界緩和効果が得られた。
分離技術を用いて高耐圧の横型ダイオードを搭載した例
で、ｎ型基板１の表面からのドライエッチングで分離溝
を形成し、その内壁に酸化膜５を形成し、その中を多結
晶シリコン６で埋める。そして、基板１の表面層にドリ
フト長Ｌをはさんでｐ+ 領域７、ｎ+ 領域８を形成す
る。次いで反り緩和用Si基板11をバックラップによって
取り除き、ｐ+ 領域７に接触するアノード電極９、ｎ+
領域８に接触するカソード電極10および支持基板３の下
面に接触する裏面電極12を設ける。このＩＣは裏面電極
12を接地して使用する。これにより同一耐圧の素子を搭
載した場合にSi基板１、すなわちｎ層の厚さを薄くする
ことができる。この実施例のようにSi基板１の厚さが30
μｍのときは、図３の場合に耐圧250 Ｖであったのに対
し、図１(b) の構造にすることにより600 Ｖの耐圧が得
られた。支持基板３の比抵抗は小さい方が望ましいが、
10Ωcmでも表面電界緩和効果が得られた。
【００１３】
【発明の効果】本発明によれば次の効果が得られる。 (1) 支持基板を低抵抗にし、その電位を固定することに
より、素子の形成される半導体層内での表面電界緩和効
果を利用でき、薄いＳＯＩ基板で高耐圧素子の搭載が可
能である。 (2) 誘導電位による誤動作を回避できる。 (3) 分離溝が浅くなるので誘電体分離のための分離溝の
作製コストを低減できる。 (4) 製造工程中は反り緩和用半導体基板を支持基板の裏
側に固着することによりＳＯＩ基板の反りの発生を防止
できる。
より、素子の形成される半導体層内での表面電界緩和効
果を利用でき、薄いＳＯＩ基板で高耐圧素子の搭載が可
能である。 (2) 誘導電位による誤動作を回避できる。 (3) 分離溝が浅くなるので誘電体分離のための分離溝の
作製コストを低減できる。 (4) 製造工程中は反り緩和用半導体基板を支持基板の裏
側に固着することによりＳＯＩ基板の反りの発生を防止
できる。
【図１】本発明の一実施例のパワーＩＣを示し、(a) が
ＳＯＩ基板の断面図、(b) ができ上がったＩＣのダイオ
ード部断面図
ＳＯＩ基板の断面図、(b) ができ上がったＩＣのダイオ
ード部断面図
【図２】従来のＳＯＩ基板の断面図
【図３】従来のパワーＩＣのダイオード部断面図
１ シリコン基板 ２ 酸化膜 ３ 半導体支持基板 ４ 分離溝 ５ 酸化膜 ７ ｐ+ 領域 ８ ｎ+ 領域 ９ アノード電極 １０ カソード電極 １１ 反り緩和用シリコン基板 １２ 裏面電極
Claims (5)
- 【請求項１】支持基板上に絶縁膜を介して設けられた半
導体層の、その絶縁膜と表面からその絶縁膜に達する分
離溝の内面の絶縁膜とによって分離される領域に素子が
形成されるものにおいて、支持基板が低抵抗でその反半
導体層側表面に所定の電位に固定された裏面電極を有す
ることを特徴とする半導体集積回路装置。 - 【請求項２】支持基板の低抵抗が12Ωcm以下である請求
項１記載の半導体集積回路装置。 - 【請求項３】支持基板が接地された請求項１あるいは２
記載の半導体集積回路装置。 - 【請求項４】支持基板上に絶縁膜を介して固着された半
導体基板のその絶縁膜と表面からその絶縁膜に達する分
離溝の内面の絶縁膜とによって分離された領域に素子を
形成する半導体集積回路装置の製造方法において、支持
基板の他側にも絶縁膜を介して反り緩和用半導体基板を
固着して対称構造を形成し、素子形成後その反り緩和用
半導体基板を除去することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項５】反り緩和用半導体基板が支持基板の反対側
の支持基板と同一の半導体よりなり、ほぼ同じ厚さを有
する請求項４記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP525392A JPH05190874A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP525392A JPH05190874A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190874A true JPH05190874A (ja) | 1993-07-30 |
Family
ID=11606057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP525392A Pending JPH05190874A (ja) | 1992-01-16 | 1992-01-16 | 半導体集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190874A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813248A2 (en) * | 1996-06-12 | 1997-12-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated IC merged with surge protection circuit and method for manufacturing the same |
| US6002158A (en) * | 1996-12-27 | 1999-12-14 | Nec Corporation | High breakdown-voltage diode with electric-field relaxation region |
| JP2004207418A (ja) * | 2002-12-25 | 2004-07-22 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| US7105910B2 (en) | 2003-11-25 | 2006-09-12 | Denso Corporation | Semiconductor device having SOI construction |
| JP2008529279A (ja) * | 2005-01-20 | 2008-07-31 | ダイオデス・インコーポレーテッド | パワーダイオードを包含する集積回路 |
| JP2020506534A (ja) * | 2016-12-20 | 2020-02-27 | 西安科鋭盛創新科技有限公司Ｘｉ’Ａｎ Ｃｒｅａｔｉｏｎ Ｋｅｊｉ Ｃｏ．， Ｌｔｄ． | スリーブアンテナの異質ＳｉＧｅ基プラズマｐｉｎダイオード組の製造方法 |
-
1992
- 1992-01-16 JP JP525392A patent/JPH05190874A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0813248A2 (en) * | 1996-06-12 | 1997-12-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated IC merged with surge protection circuit and method for manufacturing the same |
| EP0813248A3 (en) * | 1996-06-12 | 2000-03-01 | Kabushiki Kaisha Toshiba | Dielectrically isolated IC merged with surge protection circuit and method for manufacturing the same |
| US6002158A (en) * | 1996-12-27 | 1999-12-14 | Nec Corporation | High breakdown-voltage diode with electric-field relaxation region |
| JP2004207418A (ja) * | 2002-12-25 | 2004-07-22 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| US7105910B2 (en) | 2003-11-25 | 2006-09-12 | Denso Corporation | Semiconductor device having SOI construction |
| JP2008529279A (ja) * | 2005-01-20 | 2008-07-31 | ダイオデス・インコーポレーテッド | パワーダイオードを包含する集積回路 |
| JP2020506534A (ja) * | 2016-12-20 | 2020-02-27 | 西安科鋭盛創新科技有限公司Ｘｉ’Ａｎ Ｃｒｅａｔｉｏｎ Ｋｅｊｉ Ｃｏ．， Ｌｔｄ． | スリーブアンテナの異質ＳｉＧｅ基プラズマｐｉｎダイオード組の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0025050B1 (en) | Dielectrically isolated high voltage semiconductor devices | |
| EP0615286B1 (en) | Semiconductor device provided with isolation region | |
| JPH0783050B2 (ja) | 半導体素子の製造方法 | |
| US7339249B2 (en) | Semiconductor device | |
| JP2878689B2 (ja) | 高耐圧半導体素子 | |
| US5220191A (en) | Semiconductor device having a well electrically insulated from the substrate | |
| JP5248741B2 (ja) | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 | |
| JPH05190874A (ja) | 半導体集積回路装置とその製造方法 | |
| TW412835B (en) | Semiconductor device with decoupling capacitance and method thereof | |
| JPH0547726A (ja) | 半導体装置の製造方法 | |
| JP5201169B2 (ja) | 誘電体分離型半導体装置の製造方法 | |
| JP2763107B2 (ja) | 誘電体分離半導体基板およびその製造方法 | |
| JPH10242266A (ja) | 半導体装置およびその製造に用いられる半導体接合基板 | |
| JPH0687480B2 (ja) | 半導体装置の製造方法 | |
| JPH06342902A (ja) | 高耐圧半導体装置 | |
| JPH01186612A (ja) | 半導体基板の製造方法 | |
| JP3157595B2 (ja) | 誘電体分離基板 | |
| KR20090021833A (ko) | Ｓｏｉ 웨이퍼의 제조방법 | |
| JPH02170469A (ja) | 半導体装置 | |
| JPS5851523A (ja) | 半導体装置 | |
| JPH0530074B2 (ja) | ||
| JPS5856352A (ja) | 半導体集積回路 | |
| JPH05183166A (ja) | Ｓｏｉ型半導装置および製造方法 | |
| KR19990076245A (ko) | 플레이너형 트라이악 소자 및 그 제조방법 | |
| JPS6187370A (ja) | 電荷結合素子 |