JPH06342902A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH06342902A JPH06342902A JP5130649A JP13064993A JPH06342902A JP H06342902 A JPH06342902 A JP H06342902A JP 5130649 A JP5130649 A JP 5130649A JP 13064993 A JP13064993 A JP 13064993A JP H06342902 A JPH06342902 A JP H06342902A
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-
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Abstract
(57)【要約】
【目的】 高耐圧の半導体素子を提供する。
【構成】 メサ溝底部から下側のｐｎ接合までの距離が
目標耐圧と同程度の電圧を印加したときの下側のｐｎ接
合からの伸びより大きくなるように形成し、かつメサ溝
のコーナー以外の部分すなわち直線部の溝幅が、メサ溝
底部から下側のｐｎ接合までの距離と同程度になるよう
に形成する。
目標耐圧と同程度の電圧を印加したときの下側のｐｎ接
合からの伸びより大きくなるように形成し、かつメサ溝
のコーナー以外の部分すなわち直線部の溝幅が、メサ溝
底部から下側のｐｎ接合までの距離と同程度になるよう
に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧半導体装置に関
する。
する。
【０００２】
【従来の技術】トライアックなどの高耐圧半導体素子を
安価に供給するために、半導体表面でのｐｎ接合が終端
するようにいわゆるメサエッチングによって溝を設け、
このメサ溝内部にガラスを表面安定化材料として充填す
る方法がとられる。
安価に供給するために、半導体表面でのｐｎ接合が終端
するようにいわゆるメサエッチングによって溝を設け、
このメサ溝内部にガラスを表面安定化材料として充填す
る方法がとられる。
【０００３】例えば素子両面にメサ溝を有するメサ型ト
ライアックは、図１１に示すように、ｎ型基板１の表面
側および裏面側にｐ型拡散層からなるベース層２ａ，２
ｂが形成され、さらにこのベース層２ａ，２ｂ内にそれ
ぞれｎ型拡散層からなるエミッタ層３ａ，３ｂが形成さ
れ、この外側を取り囲むようにメサ溝４が形成されこの
内部にガラス５が充填されている。
ライアックは、図１１に示すように、ｎ型基板１の表面
側および裏面側にｐ型拡散層からなるベース層２ａ，２
ｂが形成され、さらにこのベース層２ａ，２ｂ内にそれ
ぞれｎ型拡散層からなるエミッタ層３ａ，３ｂが形成さ
れ、この外側を取り囲むようにメサ溝４が形成されこの
内部にガラス５が充填されている。
【０００４】また、図１２に示すように、素子の片面に
のみメサ溝４を有するセミプレーナ型トライアックもあ
る。
のみメサ溝４を有するセミプレーナ型トライアックもあ
る。
【０００５】これらトライアックにＯＦＦ状態で電圧を
印加すると、印加した電圧の極性に対応して上下いずれ
か一方のベース−基板間のｐｎ接合が逆接合となり、そ
の付近に空乏層が生じて電流を阻止してしまう。従って
高耐圧を得るためには、ｐｎ接合の降伏電圧が目標耐圧
以上となるような高抵抗基板を用意する必要がある。こ
こで高耐圧とは１２００Ｖ以上の高耐圧を意味するもの
とする。
印加すると、印加した電圧の極性に対応して上下いずれ
か一方のベース−基板間のｐｎ接合が逆接合となり、そ
の付近に空乏層が生じて電流を阻止してしまう。従って
高耐圧を得るためには、ｐｎ接合の降伏電圧が目標耐圧
以上となるような高抵抗基板を用意する必要がある。こ
こで高耐圧とは１２００Ｖ以上の高耐圧を意味するもの
とする。
【０００６】例えば耐圧１５００Ｖを得るのを目標とす
る場合は、理論的には図１３から明らかなように比抵抗
が３０Ωｃｍの基板を使用すればよいが実際には基板抵
抗以外にも基板中の結晶欠陥や不純物、接合面やメサ溝
面の凹凸や荒れ、メサ溝面の曲率等の耐圧低下要因があ
るため、比抵抗３０Ω以上の基板を使用する必要があ
る。
る場合は、理論的には図１３から明らかなように比抵抗
が３０Ωｃｍの基板を使用すればよいが実際には基板抵
抗以外にも基板中の結晶欠陥や不純物、接合面やメサ溝
面の凹凸や荒れ、メサ溝面の曲率等の耐圧低下要因があ
るため、比抵抗３０Ω以上の基板を使用する必要があ
る。
【０００７】
【発明が解決しようとする課題】このように高耐圧の半
導体素子を得るためには、基板抵抗を十分に高くし、ベ
ース−基板間の逆接合耐圧を高くする必要がある。
導体素子を得るためには、基板抵抗を十分に高くし、ベ
ース−基板間の逆接合耐圧を高くする必要がある。
【０００８】しかしながら、図１４に示すように、基板
抵抗を大きくするとそれにともない電圧を印加したとき
のｐｎ接合付近の空乏層の伸びが大きくなる。そのため
ある限度以上の高耐圧を印加すると、図１５のように空
乏層が上下方向に伸びてもう一方のベース層に達する
か、あるいは横方向外側に伸びてメサ溝の下をくぐって
アイソレーション（素子分離のための拡散層）に到達
し、パンチスルーによりブレークダウンしてしまう。そ
のため、基板抵抗を大きくするだけでは上述の限度以上
の高耐圧を実現することができないという問題があっ
た。
抵抗を大きくするとそれにともない電圧を印加したとき
のｐｎ接合付近の空乏層の伸びが大きくなる。そのため
ある限度以上の高耐圧を印加すると、図１５のように空
乏層が上下方向に伸びてもう一方のベース層に達する
か、あるいは横方向外側に伸びてメサ溝の下をくぐって
アイソレーション（素子分離のための拡散層）に到達
し、パンチスルーによりブレークダウンしてしまう。そ
のため、基板抵抗を大きくするだけでは上述の限度以上
の高耐圧を実現することができないという問題があっ
た。
【０００９】本発明は前記実情に鑑みてなされたもの
で、高耐圧半導体素子を提供することを目的とする。
で、高耐圧半導体素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで本発明では、メサ
溝底部から下側のｐｎ接合までの距離が目標耐圧と同程
度の電圧を印加したときの下側のｐｎ接合からの空乏層
の伸びより大きくなるように形成し、かつメサ溝のコー
ナー以外の部分すなわち直線部の溝幅が、メサ溝底部か
ら下側のｐｎ接合までの距離と同程度になるように形成
したことを特徴とする。 すなわち、本発明では、第１
の導電型の半導体基板の表面および裏面に形成された第
２の導電型の第１および第２の半導体層と、前記第１お
よび第２の導電型の半導体層内に形成された第１導電型
の第３および第４の半導体層とを有するとともに、前記
半導体基板と前記第１および第２の半導体層との間にそ
れぞれ形成される第１および第２のｐｎ接合とを有し、
前記第１の半導体層の最上面から前記第１のｐｎ接合に
及ぶ凹部を形成し、前記第１のｐｎ接合の端部が現れる
構成にすると共に、前記半導体基板の不純物濃度Ｎと、
前記凹部の底と前記第２のｐｎ接合の距離ｄと、前記凹
部の幅ｗとが、目標耐圧をＶB としたとき，目標耐圧Ｖ
B に等しい電圧を印加したときの空乏層幅よりも大きく
なるように構成されていることを特徴とする。
溝底部から下側のｐｎ接合までの距離が目標耐圧と同程
度の電圧を印加したときの下側のｐｎ接合からの空乏層
の伸びより大きくなるように形成し、かつメサ溝のコー
ナー以外の部分すなわち直線部の溝幅が、メサ溝底部か
ら下側のｐｎ接合までの距離と同程度になるように形成
したことを特徴とする。 すなわち、本発明では、第１
の導電型の半導体基板の表面および裏面に形成された第
２の導電型の第１および第２の半導体層と、前記第１お
よび第２の導電型の半導体層内に形成された第１導電型
の第３および第４の半導体層とを有するとともに、前記
半導体基板と前記第１および第２の半導体層との間にそ
れぞれ形成される第１および第２のｐｎ接合とを有し、
前記第１の半導体層の最上面から前記第１のｐｎ接合に
及ぶ凹部を形成し、前記第１のｐｎ接合の端部が現れる
構成にすると共に、前記半導体基板の不純物濃度Ｎと、
前記凹部の底と前記第２のｐｎ接合の距離ｄと、前記凹
部の幅ｗとが、目標耐圧をＶB としたとき，目標耐圧Ｖ
B に等しい電圧を印加したときの空乏層幅よりも大きく
なるように構成されていることを特徴とする。
【００１１】また、このことは具体的には、次式(1),
(2) を満たすように構成することを意味する。
(2) を満たすように構成することを意味する。
【００１２】 ｄ＞｛（２×Ｋs ×ε0 ×ＶB ）／（ｅ×Ｎ）｝1/2 (1) ｗ＞｛（２×Ｋs ×ε0 ×ＶB ）／（ｅ×Ｎ）｝1/2 (2) 但し、Ｋs ：比誘電率 ε0 ：真空の誘電率＝８．８５×１０-12 Ｆ／ｍ ｅ ：素電荷 また本発明では、コーナー部の溝幅がコーナー以外の部
分の溝幅よりも十分に大きくなるように形成している。
分の溝幅よりも十分に大きくなるように形成している。
【００１３】さらにまた、セミプレーナ型トライアック
のように素子周囲に素子分離のための拡散層を形成する
構造の場合には、拡散に先立ち、拡散素子分離領域にエ
ッチングなどの方法により溝を形成し、貫通拡散に必要
な深さを浅くしておくようにする。
のように素子周囲に素子分離のための拡散層を形成する
構造の場合には、拡散に先立ち、拡散素子分離領域にエ
ッチングなどの方法により溝を形成し、貫通拡散に必要
な深さを浅くしておくようにする。
【００１４】
【作用】本発明者らは、ブレークダウンの機構について
実験した結果、以下の事実が判明した。
実験した結果、以下の事実が判明した。
【００１５】その結果、下面側の電極に＋電圧を印加
し、その電圧を徐々に増大させた場合、図１５(a) に示
すように、上側のｐｎ接合が逆接合となり空乏層はそこ
から下へ伸びる。このとき基板抵抗が十分に高いと、ｐ
ｎ接合本来の耐圧に達する前に空乏層が下側のベースに
達するか、あるいは横方向外側に伸びてメサ溝の下をく
ぐってアイソレーション領域に達するか、いずれか早い
方でパンチスルーによりブレークダウンが生じてしまう
ことがわかった。したがって、この場合、ｐｎ接合の間
隔およびメサ溝の幅を十分に大きくすることにより、ｐ
ｎ接合本来の耐圧を実現することができる。
し、その電圧を徐々に増大させた場合、図１５(a) に示
すように、上側のｐｎ接合が逆接合となり空乏層はそこ
から下へ伸びる。このとき基板抵抗が十分に高いと、ｐ
ｎ接合本来の耐圧に達する前に空乏層が下側のベースに
達するか、あるいは横方向外側に伸びてメサ溝の下をく
ぐってアイソレーション領域に達するか、いずれか早い
方でパンチスルーによりブレークダウンが生じてしまう
ことがわかった。したがって、この場合、ｐｎ接合の間
隔およびメサ溝の幅を十分に大きくすることにより、ｐ
ｎ接合本来の耐圧を実現することができる。
【００１６】逆に図１５(b) に示すように上面側の電極
に＋電圧を印加し、その電圧を徐々に増大させた場合、
下側のｐｎ接合が逆接合となり、空乏層はそこから上へ
伸びる。この場合は基板抵抗が十分に高ければｐｎ接合
本来の耐圧に達する前に、空乏層がメサ溝底部に達した
ときにブレークダウンする。これは空乏層がメサ溝底部
に達すると、メサ溝底面の曲率とメサ溝内に充填したガ
ラス中の固定電荷とにより、メサ溝底部付近の空乏層内
で電界が集中するためである。したがってｐｎ接合本来
の耐圧を実現するためには、メサ溝底部から下側のｐｎ
接合までの距離をこの空乏層幅よりも十分に大きく形成
する必要がある。
に＋電圧を印加し、その電圧を徐々に増大させた場合、
下側のｐｎ接合が逆接合となり、空乏層はそこから上へ
伸びる。この場合は基板抵抗が十分に高ければｐｎ接合
本来の耐圧に達する前に、空乏層がメサ溝底部に達した
ときにブレークダウンする。これは空乏層がメサ溝底部
に達すると、メサ溝底面の曲率とメサ溝内に充填したガ
ラス中の固定電荷とにより、メサ溝底部付近の空乏層内
で電界が集中するためである。したがってｐｎ接合本来
の耐圧を実現するためには、メサ溝底部から下側のｐｎ
接合までの距離をこの空乏層幅よりも十分に大きく形成
する必要がある。
【００１７】この図１５(a) および(b) の場合の両方の
場合の結果から、比抵抗の大きい基板を用い、メサ溝底
部から下側のｐｎ接合までの距離を十分に大きく形成し
かつメサ溝の幅を十分に大きくすることにより、トライ
アックのように交流電圧下で使用する場合にも、ｐｎ接
合本来の高耐圧を実現することができる。
場合の結果から、比抵抗の大きい基板を用い、メサ溝底
部から下側のｐｎ接合までの距離を十分に大きく形成し
かつメサ溝の幅を十分に大きくすることにより、トライ
アックのように交流電圧下で使用する場合にも、ｐｎ接
合本来の高耐圧を実現することができる。
【００１８】また、メサ溝面の曲率が大きいと、溝面付
近のｐｎ接合耐圧がバルク中のｐｎ接合耐圧より、かな
り低くなるため、メサ溝の幅をある程度大きく形成し
て、溝面の曲率を小さくする必要がある。特にメサ溝コ
ーナ部の溝面曲率はかなり大きく、場合によっては溝幅
をかなり大きく形成する必要がある。従って、従来のよ
うにメサ溝の幅をすべての部分で同一に形成すると、素
子表面でメサ溝がかなり大面積を占有することになり、
素子の実効面積が小さくなり、ＯＮ抵抗が大きくなって
素子特性上、不利である。
近のｐｎ接合耐圧がバルク中のｐｎ接合耐圧より、かな
り低くなるため、メサ溝の幅をある程度大きく形成し
て、溝面の曲率を小さくする必要がある。特にメサ溝コ
ーナ部の溝面曲率はかなり大きく、場合によっては溝幅
をかなり大きく形成する必要がある。従って、従来のよ
うにメサ溝の幅をすべての部分で同一に形成すると、素
子表面でメサ溝がかなり大面積を占有することになり、
素子の実効面積が小さくなり、ＯＮ抵抗が大きくなって
素子特性上、不利である。
【００１９】そこで本発明の第２によれば、直線部分の
溝幅は、メサ溝底部から下側のｐｎ接合までの距離と同
程度に形成し、コーナ部の溝幅のみをそれより十分に大
きく形成することにより、素子の有効面積の減少を抑制
することができる。
溝幅は、メサ溝底部から下側のｐｎ接合までの距離と同
程度に形成し、コーナ部の溝幅のみをそれより十分に大
きく形成することにより、素子の有効面積の減少を抑制
することができる。
【００２０】さらにセミプレーナ型トライアックのよう
に素子周囲に素子分離のための拡散層を形成する構造の
場合には、基板両面から基板と反対導電型の不純物の貫
通拡散を行うが、高耐圧を実現するためメサ底底部から
下側のｐｎ接合までの距離を確保すると、基板の厚さも
厚くなり、高温かつ長時間の拡散が必要となる。例えば
厚さ３００μm のｎ型シリコン基板にｐ型不純物として
ホウ素を両面から貫通拡散するためには、１２５０℃、
３５０時間程度の拡散工程が必要となる。しかしなが
ら、このような高温長時間の拡散はしばしば基板の結晶
欠陥、そり、割れなどの損傷を与えるため望ましくな
い。
に素子周囲に素子分離のための拡散層を形成する構造の
場合には、基板両面から基板と反対導電型の不純物の貫
通拡散を行うが、高耐圧を実現するためメサ底底部から
下側のｐｎ接合までの距離を確保すると、基板の厚さも
厚くなり、高温かつ長時間の拡散が必要となる。例えば
厚さ３００μm のｎ型シリコン基板にｐ型不純物として
ホウ素を両面から貫通拡散するためには、１２５０℃、
３５０時間程度の拡散工程が必要となる。しかしなが
ら、このような高温長時間の拡散はしばしば基板の結晶
欠陥、そり、割れなどの損傷を与えるため望ましくな
い。
【００２１】そこで本発明の第３では，あらかじめ貫通
拡散工程前に素子分離領域の基板厚さをエッチングによ
り十分薄くするため、貫通拡散時間を短縮して基板に与
える熱的損傷を小さくすることができる。
拡散工程前に素子分離領域の基板厚さをエッチングによ
り十分薄くするため、貫通拡散時間を短縮して基板に与
える熱的損傷を小さくすることができる。
【００２２】なお、本発明は半導体基板の不純物濃度１
０14cm-3以下、厚さ２４０μm 以上とした１２００Ｖ以
上の耐圧をもつ高耐圧トライアックに係るものとする。
０14cm-3以下、厚さ２４０μm 以上とした１２００Ｖ以
上の耐圧をもつ高耐圧トライアックに係るものとする。
【００２３】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００２４】実施例１ 本発明の第１の実施例として耐圧１５００Ｖのセミプレ
ーナ型トライアックを図１に示しその製造工程図を図２
(a) ，(b) 乃至図４(a) ，(b) に示す。このトライアッ
クは比抵抗６０Ωｃｍ，厚さ３００μm のｎ型シリコン
基板１１の表面および裏面に深さ３５μm のｐ型拡散層
からなるベース層１２ａ，１２ｂが形成され、さらにこ
のベース層１２ａ，１２ｂ内にｎ型拡散層からなるエミ
ッタ層１３ａ，ｂが形成され，チップサイズ７mm角（素
子の実効領域は６．２mm角）を有するものでチップ周縁
部に深さ８５μm のメサ溝１５を有し、このメサ溝１５
内にガラス層１６を充填するとともに、さらにこの外側
に深さ５０μm の溝１７を形成し、この溝１７から素子
分離のためのｐ型拡散層１８が形成され、基板を貫通す
るようになっている。なおここではメサ底底部から下側
のｐｎ接合までの距離は１８０μm となっている。また
直線部のメサ溝の溝幅Ｗs は２００μm 、コーナー部の
溝幅Ｗc は３００μm とする。
ーナ型トライアックを図１に示しその製造工程図を図２
(a) ，(b) 乃至図４(a) ，(b) に示す。このトライアッ
クは比抵抗６０Ωｃｍ，厚さ３００μm のｎ型シリコン
基板１１の表面および裏面に深さ３５μm のｐ型拡散層
からなるベース層１２ａ，１２ｂが形成され、さらにこ
のベース層１２ａ，１２ｂ内にｎ型拡散層からなるエミ
ッタ層１３ａ，ｂが形成され，チップサイズ７mm角（素
子の実効領域は６．２mm角）を有するものでチップ周縁
部に深さ８５μm のメサ溝１５を有し、このメサ溝１５
内にガラス層１６を充填するとともに、さらにこの外側
に深さ５０μm の溝１７を形成し、この溝１７から素子
分離のためのｐ型拡散層１８が形成され、基板を貫通す
るようになっている。なおここではメサ底底部から下側
のｐｎ接合までの距離は１８０μm となっている。また
直線部のメサ溝の溝幅Ｗs は２００μm 、コーナー部の
溝幅Ｗc は３００μm とする。
【００２５】製造に際してはまず、チップサイズ７mm
角、比抵抗６０Ωｃｍ，厚さ３００μm のｎ型シリコン
基板１１を用意し、通常のフォトリソグラフィ、エッチ
ングにより酸化シリコン膜からなるマスクＭ1 を形成
し、エッチングを行うことによりチップ周縁部を厚さ２
００μm まで薄くしたのち、マスクをそのままにした状
態で硼素を両面から貫通拡散しｐ型拡散層１８を形成す
る（図２(a) ，(b) ）。ここでエッチング液としては、
弗酸、硝酸、酢酸の混合液を用いる。そして、基板表面
に硼素を高濃度に含む層を形成した後、１２５０℃１５
０時間の熱処理を行い硼素イオンを拡散する。
角、比抵抗６０Ωｃｍ，厚さ３００μm のｎ型シリコン
基板１１を用意し、通常のフォトリソグラフィ、エッチ
ングにより酸化シリコン膜からなるマスクＭ1 を形成
し、エッチングを行うことによりチップ周縁部を厚さ２
００μm まで薄くしたのち、マスクをそのままにした状
態で硼素を両面から貫通拡散しｐ型拡散層１８を形成す
る（図２(a) ，(b) ）。ここでエッチング液としては、
弗酸、硝酸、酢酸の混合液を用いる。そして、基板表面
に硼素を高濃度に含む層を形成した後、１２５０℃１５
０時間の熱処理を行い硼素イオンを拡散する。
【００２６】ついでマスクＭ1 を除去し、全面に硼素を
拡散して厚さ３５μm のｐ型拡散層からなるベース層１
２を形成した後、さらに酸化シリコン膜からなるマスク
を形成してベース層１２内に燐を選択的に拡散しｎ型エ
ミッタ層１３を形成する（図３(a) ，(b) ）。
拡散して厚さ３５μm のｐ型拡散層からなるベース層１
２を形成した後、さらに酸化シリコン膜からなるマスク
を形成してベース層１２内に燐を選択的に拡散しｎ型エ
ミッタ層１３を形成する（図３(a) ，(b) ）。
【００２７】さらに、酸化シリコン膜からなるマスクを
形成してエッチングにより上面のチップ周辺に深さ８５
μm のメサ溝１５を形成し、溝内部に表面安定化材料と
してのガラス層を塗布形成する。そして両面に金属膜を
蒸着し、通常のフォトリソグラフィ、エッチングにより
電極Ｔ1 ，Ｔ2 （表面電極Ｔ1 ，裏面電極Ｔ2 ）を形成
し、最後にウェハを溝１７の部分を境界としてダイシン
グし、トライアックチップが完成する（図４(a) ，(b)
）。
形成してエッチングにより上面のチップ周辺に深さ８５
μm のメサ溝１５を形成し、溝内部に表面安定化材料と
してのガラス層を塗布形成する。そして両面に金属膜を
蒸着し、通常のフォトリソグラフィ、エッチングにより
電極Ｔ1 ，Ｔ2 （表面電極Ｔ1 ，裏面電極Ｔ2 ）を形成
し、最後にウェハを溝１７の部分を境界としてダイシン
グし、トライアックチップが完成する（図４(a) ，(b)
）。
【００２８】このようにして形成されたトライアックで
は、メサ溝底部から下側のｐｎ接合までの距離は１８０
μm であり、耐圧１５００Ｖを十分に実現することがで
きる。またメサ溝の直線部の溝幅をコーナー部よりも小
さくしたため溝幅をすべて３００μm にした場合に比べ
素子の実効面積が７％程度大きくなり、ＯＮ電圧が約７
％小さくなる。上側のｐｎ接合と下側のｐｎ接合の距離
は２３０μm に対し、素子の実効面積は３８mm2 とな
り、ＯＮ電圧１．３Ｖ以下を十分に実現することができ
る。
は、メサ溝底部から下側のｐｎ接合までの距離は１８０
μm であり、耐圧１５００Ｖを十分に実現することがで
きる。またメサ溝の直線部の溝幅をコーナー部よりも小
さくしたため溝幅をすべて３００μm にした場合に比べ
素子の実効面積が７％程度大きくなり、ＯＮ電圧が約７
％小さくなる。上側のｐｎ接合と下側のｐｎ接合の距離
は２３０μm に対し、素子の実効面積は３８mm2 とな
り、ＯＮ電圧１．３Ｖ以下を十分に実現することができ
る。
【００２９】なお、耐圧１５００Ｖ以上を実現するため
の基板抵抗とメサ溝底部から下側ｐｎ接合間での距離と
の関係を我々の実験結果からまとめたものを図５に示
す。基板の不純物濃度Ｎの下限は図１３の不純物濃度と
耐圧の関係から定まり、メサ溝底部と第２のｐｎ接合の
距離ｄの範囲は１５００Ｖ印加したときの空乏層幅から
求められる。この結果からも比抵抗６０Ωｃｍ、メサ底
底部から下側のｐｎ接合までの距離１８０μm の場合、
耐圧１５００Ｖ以上を得ることができることがわかる。
の基板抵抗とメサ溝底部から下側ｐｎ接合間での距離と
の関係を我々の実験結果からまとめたものを図５に示
す。基板の不純物濃度Ｎの下限は図１３の不純物濃度と
耐圧の関係から定まり、メサ溝底部と第２のｐｎ接合の
距離ｄの範囲は１５００Ｖ印加したときの空乏層幅から
求められる。この結果からも比抵抗６０Ωｃｍ、メサ底
底部から下側のｐｎ接合までの距離１８０μm の場合、
耐圧１５００Ｖ以上を得ることができることがわかる。
【００３０】またＯＮ電流４０Ａのとき、ＯＮ電圧１．
３Ｖ以下を実現するためのチップ実効面積とｐｎ接合間
隔との関係を測定した結果を図６に示す。この結果から
も上側のｐｎ接合と下側のｐｎ接合の距離２３０μm 、
素子の実効面積は３８mm2 である本発明のトライアック
は、ＯＮ電圧１．３Ｖ以下を十分に得られることがわか
る。
３Ｖ以下を実現するためのチップ実効面積とｐｎ接合間
隔との関係を測定した結果を図６に示す。この結果から
も上側のｐｎ接合と下側のｐｎ接合の距離２３０μm 、
素子の実効面積は３８mm2 である本発明のトライアック
は、ＯＮ電圧１．３Ｖ以下を十分に得られることがわか
る。
【００３１】実施例２ 本発明の第２の実施例として耐圧２０００Ｖのメサ型ト
ライアックの製造工程図を図７(a) ，(b) 乃至図９(a)
，(b) に示す。このトライアックは比抵抗７０Ωｃ
ｍ，厚さ３４０μm のｎ型シリコン基板２１内に深さ３
５μm のｐ型拡散層からなるベース層２２が形成され、
チップサイズ６．４mm角を有するものでチップ周縁部に
深さ８５μm のメサ溝２５ａ，ｂを有し、このメサ溝２
５内にガラス層２６を塗布して構成されている。
ライアックの製造工程図を図７(a) ，(b) 乃至図９(a)
，(b) に示す。このトライアックは比抵抗７０Ωｃ
ｍ，厚さ３４０μm のｎ型シリコン基板２１内に深さ３
５μm のｐ型拡散層からなるベース層２２が形成され、
チップサイズ６．４mm角を有するものでチップ周縁部に
深さ８５μm のメサ溝２５ａ，ｂを有し、このメサ溝２
５内にガラス層２６を塗布して構成されている。
【００３２】なおここではメサ底底部から下側のｐｎ接
合までの距離は２２０μm となっている。また直線部の
メサ溝の溝幅は２００μm 、コーナー部では３００μm
とする。
合までの距離は２２０μm となっている。また直線部の
メサ溝の溝幅は２００μm 、コーナー部では３００μm
とする。
【００３３】製造に際してはまず、チップサイズ６．４
mm角、比抵抗７０Ωｃｍ，厚さ３４０μm のｎ型シリコ
ン基板２１を用意する（図７(a) ，(b) ）。
mm角、比抵抗７０Ωｃｍ，厚さ３４０μm のｎ型シリコ
ン基板２１を用意する（図７(a) ，(b) ）。
【００３４】ついで、上面および下面全面に硼素を拡散
して厚さ３５μm のｐ型拡散層からなるベース層２２
ａ，ｂを形成した後、さらに酸化シリコン膜からなるマ
スクを形成してベース層２２ａ，ｂ内に燐を選択的に拡
散しｎ型エミッタ層２３ａ，ｂを形成する（図８(a) ，
(b) ）。
して厚さ３５μm のｐ型拡散層からなるベース層２２
ａ，ｂを形成した後、さらに酸化シリコン膜からなるマ
スクを形成してベース層２２ａ，ｂ内に燐を選択的に拡
散しｎ型エミッタ層２３ａ，ｂを形成する（図８(a) ，
(b) ）。
【００３５】さらに、酸化シリコン膜からなるマスクを
形成してエッチングにより上面および下面のチップ周辺
に深さ８５μm のメサ溝２５ａ，ｂを形成し、溝内部に
表面安定化材料としてのガラス層２６を塗布形成する。
そして両面に金属膜を蒸着し、通常のフォトリソグラフ
ィ、エッチングにより電極２７ａ，ｂを形成し、最後に
ウェハをダイシングし、トライアックチップが完成する
（図９(a) ，(b) ）。
形成してエッチングにより上面および下面のチップ周辺
に深さ８５μm のメサ溝２５ａ，ｂを形成し、溝内部に
表面安定化材料としてのガラス層２６を塗布形成する。
そして両面に金属膜を蒸着し、通常のフォトリソグラフ
ィ、エッチングにより電極２７ａ，ｂを形成し、最後に
ウェハをダイシングし、トライアックチップが完成する
（図９(a) ，(b) ）。
【００３６】このようにして形成されたトライアックで
は、メサ溝底部から下側のｐｎ接合までの距離は２２０
μm であり、耐圧２０００Ｖを十分に実現することがで
きる。また上側のｐｎ接合と下側のｐｎ接合の距離は２
７０μm に対し、素子の実効面積は４３mm2 となり、Ｏ
Ｎ電圧１．３Ｖ以下を十分に実現することができる。
は、メサ溝底部から下側のｐｎ接合までの距離は２２０
μm であり、耐圧２０００Ｖを十分に実現することがで
きる。また上側のｐｎ接合と下側のｐｎ接合の距離は２
７０μm に対し、素子の実効面積は４３mm2 となり、Ｏ
Ｎ電圧１．３Ｖ以下を十分に実現することができる。
【００３７】なお、耐圧２０００Ｖ以上を実現するため
の基板抵抗とメサ溝底部から下側ｐｎ接合間での距離と
の関係を我々の実験結果からまとめたものを図１０に示
す。基板の不純物濃度Ｎの下限は図１３の不純物濃度と
耐圧の関係から定まり、メサ溝底部と第２のｐｎ接合の
距離ｄの範囲は２０００Ｖ印加したときの空乏層幅から
求められる。この結果からも比抵抗７０Ωｃｍ、メサ底
底部から下側のｐｎ接合までの距離２２０μm の場合、
耐圧２０００Ｖ以上を得ることができることがわかる。
の基板抵抗とメサ溝底部から下側ｐｎ接合間での距離と
の関係を我々の実験結果からまとめたものを図１０に示
す。基板の不純物濃度Ｎの下限は図１３の不純物濃度と
耐圧の関係から定まり、メサ溝底部と第２のｐｎ接合の
距離ｄの範囲は２０００Ｖ印加したときの空乏層幅から
求められる。この結果からも比抵抗７０Ωｃｍ、メサ底
底部から下側のｐｎ接合までの距離２２０μm の場合、
耐圧２０００Ｖ以上を得ることができることがわかる。
【００３８】また電圧１．３Ｖ以下を実現するためのチ
ップ実効面積とｐｎ接合間隔との関係を測定した結果を
示した図６からも上側のｐｎ接合と下側のｐｎ接合の距
離２７０μm 、素子の実効面積は４３mm2 である本発明
のトライアックは、ＯＮ電圧１．３Ｖ以下を十分に得ら
れることがわかる。
ップ実効面積とｐｎ接合間隔との関係を測定した結果を
示した図６からも上側のｐｎ接合と下側のｐｎ接合の距
離２７０μm 、素子の実効面積は４３mm2 である本発明
のトライアックは、ＯＮ電圧１．３Ｖ以下を十分に得ら
れることがわかる。
【００３９】
【発明の効果】以上説明してきたように、本発明によれ
ば、高耐圧でかつＯＮ抵抗の十分に低いトライアックを
得ることができる。
ば、高耐圧でかつＯＮ抵抗の十分に低いトライアックを
得ることができる。
【００４０】さらにコーナ部の溝幅をそれ以外の領域の
溝幅よりも大きくすることにより、素子の実効面積の低
減を抑制することができる。
溝幅よりも大きくすることにより、素子の実効面積の低
減を抑制することができる。
【図１】本発明の第１の実施例のトライアックを示す図
【図２】本発明の第１の実施例のトライアックの製造工
程図
程図
【図３】本発明の第１の実施例のトライアックの製造工
程図
程図
【図４】本発明の第１の実施例のトライアックの製造工
程図
程図
【図５】耐圧１５００Ｖを得るための基板抵抗とメサ溝
底部からｐｎ接合面までの距離との関係を示す図
底部からｐｎ接合面までの距離との関係を示す図
【図６】ＯＮ電圧１．３Ｖを得るためのチップ実効面積
と接合面間の間隔との関係を示す図
と接合面間の間隔との関係を示す図
【図７】本発明の第２の実施例のトライアックの製造工
程図
程図
【図８】本発明の第２の実施例のトライアックの製造工
程図
程図
【図９】本発明の第２の実施例のトライアックの製造工
程図
程図
【図１０】耐圧２０００Ｖを得るための基板抵抗とメサ
溝底部からｐｎ接合面までの距離との関係を示す図
溝底部からｐｎ接合面までの距離との関係を示す図
【図１１】従来例のトライアックを示す図
【図１２】従来例のトライアックを示す図
【図１３】ｐｎ接合の逆方向耐圧と基板濃度の関係を示
す図
す図
【図１４】空乏層幅の印加電圧依存性を示す図
【図１５】電圧印加時の空乏層の伸びを示す図
１ シリコン基板 １１ ｎ型シリコン基板 １２ａ，１２ｂ ベース層 １３ａ，１３ｂ エミッタ層 １５ メサ溝 １６ ガラス層 １７ 溝 １８ ｐ型拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神村 竜也 神奈川県平塚市万田1200 株式会社小松製 作所研究所内
Claims (3)
- 【請求項１】 第１の導電型の半導体基板の表面および
裏面に形成された第２の導電型の第１および第２の半導
体層と、前記第１および第２の導電型の半導体層内に形
成された第１導電型の第３および第４の半導体層とを有
し、前記半導体基板と前記第１および第２の半導体層と
の間にそれぞれ形成される第１および第２のｐｎ接合と
を有し、 前記第１の半導体層の最上面から前記第１のｐｎ接合に
及ぶ凹部を形成し、前記第１のｐｎ接合の端部が現れる
構成にすると共に、 前記半導体基板の不純物濃度Ｎと、前記凹部の底と前記
第２のｐｎ接合の距離ｄと、前記凹部の幅ｗとが、目標
耐圧をＶB としたとき，目標耐圧ＶB に等しい電圧を印
加したときの空乏層幅よりも大きくなるように構成され
ていることを特徴とする高耐圧半導体装置。 - 【請求項２】 第１の導電型の半導体基板の表面および
裏面に形成された第２の導電型の第１および第２の半導
体層と、前記第１および第２の導電型の半導体層内に形
成された第１導電型の第３および第４の半導体層とを有
し、前記半導体基板と前記第１および第２の半導体層と
の間にそれぞれ形成される第１および第２のｐｎ接合と
を有し、 前記第１の半導体層の最上面から前記第１のｐｎ接合に
及ぶ凹部を形成し、前記第１のｐｎ接合の端部が現れる
構成にすると共に、 前記凹部は、屈曲部での幅が、直線部での幅よりも大き
く形成されていることを特徴とする高耐圧半導体装置。 - 【請求項３】 第１の導電型の半導体基板の表面および
裏面に形成された第２の導電型の第１および第２の半導
体層と、前記第１および第２の導電型の半導体層内に形
成された第１導電型の第３および第４の半導体層とを有
し、前記半導体基板と前記第１および第２の半導体層と
の間にそれぞれ形成される第１および第２のｐｎ接合と
を有し、 前記第１の半導体層の最上面から前記第１のｐｎ接合に
及ぶ凹部を形成し、前記第１のｐｎ接合の端部が現れる
構成にすると共に、 さらに前記凹部の外側を囲むように貫通せしめられた拡
散層からなる素子分離領域を具備し、前記素子分離領域
はそれ以外の領域よりも厚さが薄くなるように形成され
ていることを特徴とする高耐圧半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130649A JPH06342902A (ja) | 1993-06-01 | 1993-06-01 | 高耐圧半導体装置 |
| CA002164339A CA2164339A1 (en) | 1993-06-01 | 1994-06-01 | Semiconductor device having high breakdown strength |
| US08/564,333 US5900651A (en) | 1993-06-01 | 1994-06-01 | High-withstand-voltage semiconductor device |
| EP94917138A EP0702412A4 (en) | 1993-06-01 | 1994-06-01 | SEMICONDUCTOR DEVICE HAVING HIGH BREAKING RESISTANCE |
| PCT/JP1994/000884 WO1994028586A1 (fr) | 1993-06-01 | 1994-06-01 | Dispositif a semi-conducteur ayant une resistance elevee a la rupture |
| NO954863A NO954863L (no) | 1993-06-01 | 1995-11-30 | Halvlederanordning for höytålespenning |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130649A JPH06342902A (ja) | 1993-06-01 | 1993-06-01 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342902A true JPH06342902A (ja) | 1994-12-13 |
Family
ID=15039305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130649A Pending JPH06342902A (ja) | 1993-06-01 | 1993-06-01 | 高耐圧半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5900651A (ja) |
| EP (1) | EP0702412A4 (ja) |
| JP (1) | JPH06342902A (ja) |
| CA (1) | CA2164339A1 (ja) |
| NO (1) | NO954863L (ja) |
| WO (1) | WO1994028586A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012138385A (ja) * | 2010-12-08 | 2012-07-19 | Shindengen Electric Mfg Co Ltd | 高信頼性半導体装置及びその製造方法 |
| JP2013118269A (ja) * | 2011-12-02 | 2013-06-13 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| WO2023053945A1 (ja) * | 2021-09-29 | 2023-04-06 | 新電元工業株式会社 | 双方向サイリスタ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10044960B4 (de) * | 2000-09-12 | 2006-05-18 | Semikron Elektronik Gmbh & Co. Kg | Verfahren zur Herstellung eines Leistungshalbleiterbauelements |
| FR2956923A1 (fr) * | 2010-03-01 | 2011-09-02 | St Microelectronics Tours Sas | Composant de puissance vertical haute tension |
| US10103540B2 (en) | 2014-04-24 | 2018-10-16 | General Electric Company | Method and system for transient voltage suppression devices with active control |
| US9806157B2 (en) | 2014-10-03 | 2017-10-31 | General Electric Company | Structure and method for transient voltage suppression devices with a two-region base |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE639633A (ja) * | 1962-11-07 | |||
| US3628107A (en) * | 1969-05-05 | 1971-12-14 | Gen Electric | Passivated semiconductor device with peripheral protective junction |
| JPS5621266B2 (ja) * | 1973-10-05 | 1981-05-18 | ||
| US4190853A (en) * | 1974-07-15 | 1980-02-26 | Hutson Jearld L | Multilayer semiconductor switching devices |
| US3996601A (en) * | 1974-07-15 | 1976-12-07 | Hutson Jerald L | Shorting structure for multilayer semiconductor switching devices |
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