JP2000082825A - 半導体素子 - Google Patents
半導体素子Info
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Abstract
(57)【要約】
【課題】 高耐圧ダイオード等の半導体素子において、
絶縁膜上にある電極端部とＥＱＲ等の電位差のある導電
層との間に電流が流れるのを防止する。 【解決手段】 カソード電極１が接続されるＮ型基板２
にＰ型拡散領域３が形成され，このＰ型拡散領域３上に
はアノード電極４に接続される第１の導電層５が形成さ
れている。表面絶縁膜６を介して第１の導電層５と絶縁
されたＥＱＲとなる第２の導電層７が形成されている。
第１の導電層５の外周側端部５ａの上側縁部５ｂ，第２
の導電層７の内周側端部７ａの上側縁部７ｂが，各々外
方に凸に湾曲して丸く成形されている。電界集中が緩和
されるから，第１の導電層５と第２の導電層７との間に
電流が流れるのを防止できる。
絶縁膜上にある電極端部とＥＱＲ等の電位差のある導電
層との間に電流が流れるのを防止する。 【解決手段】 カソード電極１が接続されるＮ型基板２
にＰ型拡散領域３が形成され，このＰ型拡散領域３上に
はアノード電極４に接続される第１の導電層５が形成さ
れている。表面絶縁膜６を介して第１の導電層５と絶縁
されたＥＱＲとなる第２の導電層７が形成されている。
第１の導電層５の外周側端部５ａの上側縁部５ｂ，第２
の導電層７の内周側端部７ａの上側縁部７ｂが，各々外
方に凸に湾曲して丸く成形されている。電界集中が緩和
されるから，第１の導電層５と第２の導電層７との間に
電流が流れるのを防止できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体素子に係
り，特に高耐圧の半導体素子等の半導体素子に関するも
のである。
り，特に高耐圧の半導体素子等の半導体素子に関するも
のである。
【０００２】
【従来の技術】従来の一般的な高耐圧ダイオードのチッ
プの周囲部の構造の断面を図７に示す。同図に示したダ
イオードは，カソード２０１が接続されるカソード領域
となるＮ型基板２０２に，Ｐ型拡散領域２０３が形成さ
れ，このＰ型拡散領域２０３上にアノード電極２０４に
接続されるアルミニウム等の電極配線２０５が形成され
ている。Ｎ型基板２０２上には，表面絶縁膜２０６を介
して前記電極配線２０５と絶縁されたアルミニウム等か
らなる導電性のＥＱＲ２０７が形成されている。そして
これら電極配線２０５，表面絶縁膜２０６及びＥＱＲ２
０７は，封止層であるＰＶ膜（パッシペーション膜）２
０８によって被覆されている。
プの周囲部の構造の断面を図７に示す。同図に示したダ
イオードは，カソード２０１が接続されるカソード領域
となるＮ型基板２０２に，Ｐ型拡散領域２０３が形成さ
れ，このＰ型拡散領域２０３上にアノード電極２０４に
接続されるアルミニウム等の電極配線２０５が形成され
ている。Ｎ型基板２０２上には，表面絶縁膜２０６を介
して前記電極配線２０５と絶縁されたアルミニウム等か
らなる導電性のＥＱＲ２０７が形成されている。そして
これら電極配線２０５，表面絶縁膜２０６及びＥＱＲ２
０７は，封止層であるＰＶ膜（パッシペーション膜）２
０８によって被覆されている。
【０００３】
【発明が解決しようとする課題】ところでアルミニウム
等の導電材料によって形成されている電極配線２０５，
ＥＱＲ２０７は，１回のエッチングによって形成される
ために，その端部に角部２０５ａ，２０７ａが形成さ
れ，さらにこれら電極配線２０５，ＥＱＲ２０７の端部
は，表面絶縁膜２０６上に位置しているから，段差が大
きい形状となっている。またこの種のデバイスにおいて
は製造コストを低くするためにチップサイズを小さくし
ているが，チップサイズを小さくするために，電極配線
２０５の外周端部とＥＱＲ２０７の内周端部との間の距
離Ｘは，要求されている耐圧をＰＮジャンクション部が
満足しうる状態で最小の距離となるように設計されてい
る。
等の導電材料によって形成されている電極配線２０５，
ＥＱＲ２０７は，１回のエッチングによって形成される
ために，その端部に角部２０５ａ，２０７ａが形成さ
れ，さらにこれら電極配線２０５，ＥＱＲ２０７の端部
は，表面絶縁膜２０６上に位置しているから，段差が大
きい形状となっている。またこの種のデバイスにおいて
は製造コストを低くするためにチップサイズを小さくし
ているが，チップサイズを小さくするために，電極配線
２０５の外周端部とＥＱＲ２０７の内周端部との間の距
離Ｘは，要求されている耐圧をＰＮジャンクション部が
満足しうる状態で最小の距離となるように設計されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成の装置では，耐圧測定時，すなわちカソード電極
２０１に＋の電位，アノード電極２０４をグラウンド電
位に接続すると，電極配線２０５の外周端部とＥＱＲ２
０７の内周端部との間に電流が流れてしまい，素子破壊
を起こしてしまうという問題があった。
の構成の装置では，耐圧測定時，すなわちカソード電極
２０１に＋の電位，アノード電極２０４をグラウンド電
位に接続すると，電極配線２０５の外周端部とＥＱＲ２
０７の内周端部との間に電流が流れてしまい，素子破壊
を起こしてしまうという問題があった。
【０００５】発明者の知見によると，その原因は次のよ
うである。まず電極配線２０５の外周端部とＥＱＲ２０
７の内周端部には，各角部２０５ａ，２０７ａが存在す
るため，これら角部２０５ａ，２０７ａに電荷が集中し
電界が集中しやすい。また角部２０５ａ，２０７ａを被
覆しているＰＶ膜２０８の厚さが薄いので，角部２０５
ａ，２０７ａ間に電流が流れる。これを防止するため，
ＰＶ膜２０８の厚さを厚くすると，ＰＶ膜２０８の応力
が増加してＮ型基板２０２に反りが生じてしまう。また
角部２０５ａ，２０７ａ間の距離，すなわち電極配線２
０５の外周端部とＥＱＲ２０７の内周端部との間の距離
Ｘが短い。距離Ｘの問題については長くすれば解決でき
るが，そうするとチップサイズが大きくなって好ましく
ない。
うである。まず電極配線２０５の外周端部とＥＱＲ２０
７の内周端部には，各角部２０５ａ，２０７ａが存在す
るため，これら角部２０５ａ，２０７ａに電荷が集中し
電界が集中しやすい。また角部２０５ａ，２０７ａを被
覆しているＰＶ膜２０８の厚さが薄いので，角部２０５
ａ，２０７ａ間に電流が流れる。これを防止するため，
ＰＶ膜２０８の厚さを厚くすると，ＰＶ膜２０８の応力
が増加してＮ型基板２０２に反りが生じてしまう。また
角部２０５ａ，２０７ａ間の距離，すなわち電極配線２
０５の外周端部とＥＱＲ２０７の内周端部との間の距離
Ｘが短い。距離Ｘの問題については長くすれば解決でき
るが，そうするとチップサイズが大きくなって好ましく
ない。
【０００６】本発明はかかる点に鑑みてなされたもので
あり，チップサイズを大きくしたり，封止層の厚さを厚
くしたりすることなく，前記したような電流による素子
破壊を防止できる半導体素子を提供して前記した問題の
解決を図ることをその目的としている。
あり，チップサイズを大きくしたり，封止層の厚さを厚
くしたりすることなく，前記したような電流による素子
破壊を防止できる半導体素子を提供して前記した問題の
解決を図ることをその目的としている。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め，請求項１に記載の半導体素子は，第１の伝導型の基
板に第２の伝導型の領域が形成され，この第２の伝導型
の領域上に第１の導電層によってアノード電極が形成さ
れ，前記アノード電極の外周側に，前記アノード電極と
は絶縁膜で隔てられている第２の導電層からなるＥＱＲ
（Ｅｑｕｉ−ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）を有し，
前記第１の導電層，第２の導電層及び絶縁膜が封止層で
覆われている半導体素子において，少なくとも第１の導
電層の外周側端部又は第２の導電層の内周側端部のいず
れかの角部が外方に凸に湾曲した形状であることを特徴
としている。
め，請求項１に記載の半導体素子は，第１の伝導型の基
板に第２の伝導型の領域が形成され，この第２の伝導型
の領域上に第１の導電層によってアノード電極が形成さ
れ，前記アノード電極の外周側に，前記アノード電極と
は絶縁膜で隔てられている第２の導電層からなるＥＱＲ
（Ｅｑｕｉ−ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）を有し，
前記第１の導電層，第２の導電層及び絶縁膜が封止層で
覆われている半導体素子において，少なくとも第１の導
電層の外周側端部又は第２の導電層の内周側端部のいず
れかの角部が外方に凸に湾曲した形状であることを特徴
としている。
【０００８】このように第１の導電層の外周側端部又は
第２の導電層の内周側端部のいずれかの角部の外方を凸
に湾曲させたので，電界の集中を抑えることができ，第
１の導電層と第２の導電層との間に電流が流れることを
防止して，素子破壊を防止することができる。
第２の導電層の内周側端部のいずれかの角部の外方を凸
に湾曲させたので，電界の集中を抑えることができ，第
１の導電層と第２の導電層との間に電流が流れることを
防止して，素子破壊を防止することができる。
【０００９】請求項２の半導体素子のように，少なくと
も第１の導電層の外周側端部又は第２の導電層の内周側
端部のいずれかの角部を外方に凹に湾曲させても，電界
の集中を防止することができる。
も第１の導電層の外周側端部又は第２の導電層の内周側
端部のいずれかの角部を外方に凹に湾曲させても，電界
の集中を防止することができる。
【００１０】請求項３の半導体素子は，少なくとも第１
の導電層の外周側端部又は第２の導電層の内周側端部の
いずれかの厚さが，絶縁膜中央に向かうにつれて薄くな
るように形成されていることを特徴としている。この請
求項３の半導体素子では，結局第１の導電層の外周側端
部又は第２の導電層の内周側端部のいずれかが次第に薄
くなるテーパ形状を呈しているので，従来のような段差
を解消し，端部の角部の角度を解消したり鈍角に成形
し，また被覆している封止層の厚さを従来の段差部分よ
りも厚くすることができる。したがって第１の導電層と
第２の導電層との間に電流が流れることを防止して，素
子破壊を防止することができる。
の導電層の外周側端部又は第２の導電層の内周側端部の
いずれかの厚さが，絶縁膜中央に向かうにつれて薄くな
るように形成されていることを特徴としている。この請
求項３の半導体素子では，結局第１の導電層の外周側端
部又は第２の導電層の内周側端部のいずれかが次第に薄
くなるテーパ形状を呈しているので，従来のような段差
を解消し，端部の角部の角度を解消したり鈍角に成形
し，また被覆している封止層の厚さを従来の段差部分よ
りも厚くすることができる。したがって第１の導電層と
第２の導電層との間に電流が流れることを防止して，素
子破壊を防止することができる。
【００１１】請求項４の半導体素子は，少なくとも第１
の導電層の外周側端部又は第２の導電層の内周側端部の
いずれかの角部が斜めに切除された形態であることを特
徴としている。このように第１の導電層の外周側端部又
は第２の導電層の内周側端部のいずれかの角部を斜めに
カットしたので，電界の集中を緩和するとともに，その
部分の封止層の厚さを従来よりも厚くすることができ
る。したがって第１の導電層と第２の導電層との間に電
流が流れることを防止して，素子破壊を防止することが
できる。
の導電層の外周側端部又は第２の導電層の内周側端部の
いずれかの角部が斜めに切除された形態であることを特
徴としている。このように第１の導電層の外周側端部又
は第２の導電層の内周側端部のいずれかの角部を斜めに
カットしたので，電界の集中を緩和するとともに，その
部分の封止層の厚さを従来よりも厚くすることができ
る。したがって第１の導電層と第２の導電層との間に電
流が流れることを防止して，素子破壊を防止することが
できる。
【００１２】請求項５の半導体素子は，第１の導電層の
外周側端部と第２の導電層の内周側端部との間における
絶縁膜上に前記第１，第２の各導電層とは隔離された他
の導電層が設けられ，当該他の導電層は前記封止層で覆
われていることを特徴としている。このように第１の導
電層の外周側端部と第２の導電層の内周側端部との間に
おける絶縁膜上に前記第１，第２の各導電層とは隔離さ
れた他の導電層を設けると，第１の導電層と第２の導電
層との間の部分に封止層を支持する部分が増加し，その
分封止層の厚さを平準化できる。したがって第１の導電
層の外周側端部と第２の導電層の内周側端部に角部があ
っても，当該角部を被覆する封止層の厚さを従来よりも
厚くすることができ，電流が流れるのを防止することが
できる。また製造にあたっても，第１，第２の各導電層
の形成の際に，他の導電層を同時に形成すればよいの
で，工程数の増加はない。
外周側端部と第２の導電層の内周側端部との間における
絶縁膜上に前記第１，第２の各導電層とは隔離された他
の導電層が設けられ，当該他の導電層は前記封止層で覆
われていることを特徴としている。このように第１の導
電層の外周側端部と第２の導電層の内周側端部との間に
おける絶縁膜上に前記第１，第２の各導電層とは隔離さ
れた他の導電層を設けると，第１の導電層と第２の導電
層との間の部分に封止層を支持する部分が増加し，その
分封止層の厚さを平準化できる。したがって第１の導電
層の外周側端部と第２の導電層の内周側端部に角部があ
っても，当該角部を被覆する封止層の厚さを従来よりも
厚くすることができ，電流が流れるのを防止することが
できる。また製造にあたっても，第１，第２の各導電層
の形成の際に，他の導電層を同時に形成すればよいの
で，工程数の増加はない。
【００１３】請求項６の半導体素子は，前記した他の導
電層に代えて，第１の導電層の外周側端部と第２の導電
層の内周側端部との間における絶縁膜上に他の絶縁層を
設けている。かかる構成によっても，第１の導電層の外
周側端部と第２の導電層の内周側端部に角部があって
も，これら角部を被覆する封止層の厚さを従来よりも厚
くして，電流が流れるのを防止することができる。しか
も前記絶縁層の存在により，疑似的に第１の導電層の外
周側端部と第２の導電層の内周側端部との間を長くする
ことができるから，第１の導電層と第２の導電層との間
の絶縁効果は大きいものである。
電層に代えて，第１の導電層の外周側端部と第２の導電
層の内周側端部との間における絶縁膜上に他の絶縁層を
設けている。かかる構成によっても，第１の導電層の外
周側端部と第２の導電層の内周側端部に角部があって
も，これら角部を被覆する封止層の厚さを従来よりも厚
くして，電流が流れるのを防止することができる。しか
も前記絶縁層の存在により，疑似的に第１の導電層の外
周側端部と第２の導電層の内周側端部との間を長くする
ことができるから，第１の導電層と第２の導電層との間
の絶縁効果は大きいものである。
【００１４】
【発明の実施の形態】以下，図に基づいて本発明の好ま
しい実施の形態について説明する。図１は本発明の第１
の実施の形態にかかるダイオードの要部断面を模式的に
示しており，このダイオードは，カソード電極１が接続
されるカソード領域となるＮ型基板２に，Ｐ型拡散領域
３が形成され，このＰ型拡散領域３上にはアノード電極
４に接続されるアルミニウム等からなる第１の導電層５
が形成されている。Ｎ型基板２上には，表面絶縁膜６を
介して前記第１の導電層５と絶縁されたアルミニウム等
からなる第２の導電層７が形成されている。この第２の
導電層７はＥＱＲを構成するものである。そして第１の
導電層５，表面絶縁膜６及び第２の導電層７は，封止層
であるＰＶ膜８によって被覆されている。なお図中の９
はグリットライン端部である。
しい実施の形態について説明する。図１は本発明の第１
の実施の形態にかかるダイオードの要部断面を模式的に
示しており，このダイオードは，カソード電極１が接続
されるカソード領域となるＮ型基板２に，Ｐ型拡散領域
３が形成され，このＰ型拡散領域３上にはアノード電極
４に接続されるアルミニウム等からなる第１の導電層５
が形成されている。Ｎ型基板２上には，表面絶縁膜６を
介して前記第１の導電層５と絶縁されたアルミニウム等
からなる第２の導電層７が形成されている。この第２の
導電層７はＥＱＲを構成するものである。そして第１の
導電層５，表面絶縁膜６及び第２の導電層７は，封止層
であるＰＶ膜８によって被覆されている。なお図中の９
はグリットライン端部である。
【００１５】このダイオードにおいては製造プロセスの
関係上，第１の導電層５の外周側，すなわち第２の導電
層７側端部は表面絶縁膜６の上に載っており，また第２
の導電層７の内周側端部，すなわち第１の導電層５側端
部も同様に表面絶縁膜６の上に載っている。
関係上，第１の導電層５の外周側，すなわち第２の導電
層７側端部は表面絶縁膜６の上に載っており，また第２
の導電層７の内周側端部，すなわち第１の導電層５側端
部も同様に表面絶縁膜６の上に載っている。
【００１６】前記第１の導電層５，第２の導電層７は，
いずれも同じ１回のエッチングによって形成されるた
め，そのままでは既述したように第１の導電層５の外周
側端部５ａの上側縁部５ｂ，第２の導電層７の内周側端
部７ａの上側縁部７ｂは角ばった形状となってしまう。
しかしながら，第１の実施の形態においては，第１の導
電層５の外周側端部５ａの上側縁部５ｂ，第２の導電層
７の内周側端部７ａの上側縁部７ｂは，いずれも外方に
凸に湾曲して丸く成形されている。このように丸く成形
するには，例えばエッチングによって第１の導電層５，
第２の導電層７を形成した後，不活性ガス雰囲気でこれ
ら第１の導電層５，第２の導電層７を構成する材料の融
点近くまで高温処理すればよい。
いずれも同じ１回のエッチングによって形成されるた
め，そのままでは既述したように第１の導電層５の外周
側端部５ａの上側縁部５ｂ，第２の導電層７の内周側端
部７ａの上側縁部７ｂは角ばった形状となってしまう。
しかしながら，第１の実施の形態においては，第１の導
電層５の外周側端部５ａの上側縁部５ｂ，第２の導電層
７の内周側端部７ａの上側縁部７ｂは，いずれも外方に
凸に湾曲して丸く成形されている。このように丸く成形
するには，例えばエッチングによって第１の導電層５，
第２の導電層７を形成した後，不活性ガス雰囲気でこれ
ら第１の導電層５，第２の導電層７を構成する材料の融
点近くまで高温処理すればよい。
【００１７】第１の実施の形態にかかるダイオードの要
部は以上の構成を有しており，アノード電極４に＋の電
位をかけ，カソード電極１をグランドに接続するとアノ
ード電極４からカソード電極１に電流が流れる。その逆
にアノード電極４をグランドに接続し，カソード電極１
に＋の電位をかけると，カソード電極１からアノード電
極４には電流は流れず，ダイオードとして機能する。
部は以上の構成を有しており，アノード電極４に＋の電
位をかけ，カソード電極１をグランドに接続するとアノ
ード電極４からカソード電極１に電流が流れる。その逆
にアノード電極４をグランドに接続し，カソード電極１
に＋の電位をかけると，カソード電極１からアノード電
極４には電流は流れず，ダイオードとして機能する。
【００１８】そして耐圧測定時，カソード電極１に＋の
電位，アノード電極４にグランドを接続すると，第２の
導電層７，グリットライン端部９には＋の電位，第１の
導電層５にはグラウンドが印加されることになり，第１
の導電層５の外周側端部５ａと第２の導電層７の内周側
端部７ａとの間には電位差が生じることになる。そのた
め第１の導電層５の外周側端部５ａの上側縁部５ｂ，第
２の導電層７の内周側端部７ａの上側縁部７ｂが，従来
のように角ばっていると，電界集中度が高くなるため，
上側縁部５ｂと上側縁部７ｂとの間で電流が流れて素子
破壊が起こるおそれがあった。
電位，アノード電極４にグランドを接続すると，第２の
導電層７，グリットライン端部９には＋の電位，第１の
導電層５にはグラウンドが印加されることになり，第１
の導電層５の外周側端部５ａと第２の導電層７の内周側
端部７ａとの間には電位差が生じることになる。そのた
め第１の導電層５の外周側端部５ａの上側縁部５ｂ，第
２の導電層７の内周側端部７ａの上側縁部７ｂが，従来
のように角ばっていると，電界集中度が高くなるため，
上側縁部５ｂと上側縁部７ｂとの間で電流が流れて素子
破壊が起こるおそれがあった。
【００１９】しかしながら第１の実施の形態において
は，前記したように，第１の導電層５の外周側端部５ａ
の上側縁部５ｂと，第２の導電層７の内周側端部７ａの
上側縁部７ｂは各々丸く成形されているので，電界の集
中を緩和することができ，電流が流れることを防止し，
素子破壊を防ぐことが可能である。なおこの第１の実施
の形態においては，第１の導電層５の外周側端部５ａの
上側縁部５ｂと，第２の導電層７の内周側端部７ａの上
側縁部７ｂの各々を丸く成形したが，いずれか一方の導
電層の上側縁部をそのように丸くしても，その分電界の
集中を従来より緩和して電流が流れるのを従来より抑え
ることができる。
は，前記したように，第１の導電層５の外周側端部５ａ
の上側縁部５ｂと，第２の導電層７の内周側端部７ａの
上側縁部７ｂは各々丸く成形されているので，電界の集
中を緩和することができ，電流が流れることを防止し，
素子破壊を防ぐことが可能である。なおこの第１の実施
の形態においては，第１の導電層５の外周側端部５ａの
上側縁部５ｂと，第２の導電層７の内周側端部７ａの上
側縁部７ｂの各々を丸く成形したが，いずれか一方の導
電層の上側縁部をそのように丸くしても，その分電界の
集中を従来より緩和して電流が流れるのを従来より抑え
ることができる。
【００２０】次に第２の実施の形態について説明する。
なお以下の各実施の形態の説明並びにその図面におい
て，前記第１の実施の形態の説明で使用した符号と同一
の符号で示される構成要素は，前記第１の実施の形態の
それと同一の構成要素であり，これによって重複した説
明を省略している。
なお以下の各実施の形態の説明並びにその図面におい
て，前記第１の実施の形態の説明で使用した符号と同一
の符号で示される構成要素は，前記第１の実施の形態の
それと同一の構成要素であり，これによって重複した説
明を省略している。
【００２１】図２に示した第２の実施の形態にかかるダ
イオードでは，第１の導電層５の外周側端部５ａの上側
縁部を外方に凹に湾曲した上側縁部５ｃとし，また同様
に第２の導電層７の内周側端部７ａの上側縁部について
も，外方に凹に湾曲した上側縁部７ｃとしたものであ
る。例えばエッチング処理によってこのように外方に凹
に湾曲した形状を実現することができる。
イオードでは，第１の導電層５の外周側端部５ａの上側
縁部を外方に凹に湾曲した上側縁部５ｃとし，また同様
に第２の導電層７の内周側端部７ａの上側縁部について
も，外方に凹に湾曲した上側縁部７ｃとしたものであ
る。例えばエッチング処理によってこのように外方に凹
に湾曲した形状を実現することができる。
【００２２】このように，第１の導電層５の外周側端部
５ａの上側縁部と，第２の導電層７の内周側端部７ａの
上側縁部を各々丸くへこませて成形しても，前記第１の
実施の形態の場合と同様，電界の集中を従来より抑えて
電流による素子破壊を防止することができる。
５ａの上側縁部と，第２の導電層７の内周側端部７ａの
上側縁部を各々丸くへこませて成形しても，前記第１の
実施の形態の場合と同様，電界の集中を従来より抑えて
電流による素子破壊を防止することができる。
【００２３】次に図３に示した第３の実施の形態につい
て説明する。この第３の実施の形態にかかるダイオード
においては，第１の導電層５の外周側，第２の導電層の
内周側の各々表面絶縁膜６上に載っている部分をテーパ
状に成形したものである。すなわち，第１の導電層５の
外周側端部５ｄと，第２の導電層７の内周側端部７ｄ
を，表面絶縁膜６の中央部分に向かうにつれて次第に薄
くなるように成形したものである。このようにテーパ状
に成形するには，例えばウェットエッチング処理によっ
て実現することができる。
て説明する。この第３の実施の形態にかかるダイオード
においては，第１の導電層５の外周側，第２の導電層の
内周側の各々表面絶縁膜６上に載っている部分をテーパ
状に成形したものである。すなわち，第１の導電層５の
外周側端部５ｄと，第２の導電層７の内周側端部７ｄ
を，表面絶縁膜６の中央部分に向かうにつれて次第に薄
くなるように成形したものである。このようにテーパ状
に成形するには，例えばウェットエッチング処理によっ
て実現することができる。
【００２４】かかる構成の第３の実施の形態によれば，
従来のように，第１の導電層５の外周側端部並びに第２
の導電層の内周側端部と，表面絶縁膜６の表面との間に
段差がなくなり，その結果封止層であるＰＶ膜８がその
部分で薄くならない。したがって，ＰＶ膜８を従来より
も厚くすることなく，第１の導電層５と第２の導電層と
の間に電流が流れることを防止して，素子破壊を防ぐこ
とができる。そのうえＰＶ膜８の厚さは，従来と同じで
よいから，ＰＶ膜８に余計な応力がかからず，Ｎ型基板
２に反りが生じたりしない。
従来のように，第１の導電層５の外周側端部並びに第２
の導電層の内周側端部と，表面絶縁膜６の表面との間に
段差がなくなり，その結果封止層であるＰＶ膜８がその
部分で薄くならない。したがって，ＰＶ膜８を従来より
も厚くすることなく，第１の導電層５と第２の導電層と
の間に電流が流れることを防止して，素子破壊を防ぐこ
とができる。そのうえＰＶ膜８の厚さは，従来と同じで
よいから，ＰＶ膜８に余計な応力がかからず，Ｎ型基板
２に反りが生じたりしない。
【００２５】次に図４に基づいて第４の実施の形態につ
いて説明する。この第４の実施の形態では，第１の導電
層５の外周側端部５ａの上側縁部を斜めに切除した上側
縁部５ｅとし，また同様に第２の導電層７の内周側端部
７ａの上側縁部についても，斜めに切除した上側縁部７
ｅとしたものである。このように斜めに切除した形態と
するには，例えば第１の導電層５，第２の導電層７をエ
ッチングによって形成した後，さらにウェットエッチン
グを行い，その後さらにドライエッチングすることによ
って実現できる。
いて説明する。この第４の実施の形態では，第１の導電
層５の外周側端部５ａの上側縁部を斜めに切除した上側
縁部５ｅとし，また同様に第２の導電層７の内周側端部
７ａの上側縁部についても，斜めに切除した上側縁部７
ｅとしたものである。このように斜めに切除した形態と
するには，例えば第１の導電層５，第２の導電層７をエ
ッチングによって形成した後，さらにウェットエッチン
グを行い，その後さらにドライエッチングすることによ
って実現できる。
【００２６】かかる構成によれば，第１の導電層５の外
周側端部５ａと，第２の導電層７の内周側端部７ａにお
ける，表面絶縁膜６表面との段差が緩和され，その分封
止層であるＰＶ膜８の厚みが従来より増し，絶縁性が向
上する。しかも第１の導電層５の外周側端部５ａの上側
縁部５ｅと，第２の導電層７の内周側端部７ａの上側縁
部７ｅは，斜めに切除された形態であるから，従来より
も電荷が集中して電界集中による電流の流れを防止して
素子破壊を防ぐことができる。もちろんＰＶ膜８の厚さ
は，従来と同じでよい。
周側端部５ａと，第２の導電層７の内周側端部７ａにお
ける，表面絶縁膜６表面との段差が緩和され，その分封
止層であるＰＶ膜８の厚みが従来より増し，絶縁性が向
上する。しかも第１の導電層５の外周側端部５ａの上側
縁部５ｅと，第２の導電層７の内周側端部７ａの上側縁
部７ｅは，斜めに切除された形態であるから，従来より
も電荷が集中して電界集中による電流の流れを防止して
素子破壊を防ぐことができる。もちろんＰＶ膜８の厚さ
は，従来と同じでよい。
【００２７】次に図５に基づいて第５の実施の形態につ
いて説明する。この第５の実施の形態は，表面絶縁膜６
上における第１の導電層５の外周側端部５ａと，第２の
導電層７の内周側端部７ａとの間に，アルミニウム等で
別の電極配線１１，１２を形成し，その後封止層として
ＰＶ膜８を形成したものである。
いて説明する。この第５の実施の形態は，表面絶縁膜６
上における第１の導電層５の外周側端部５ａと，第２の
導電層７の内周側端部７ａとの間に，アルミニウム等で
別の電極配線１１，１２を形成し，その後封止層として
ＰＶ膜８を形成したものである。
【００２８】これによってＰＶ膜８を形成する場合に，
第１の導電層５の外周側端部５ａと，第２の導電層７の
内周側端部７ａの各上縁部分でＰＶ膜８が薄くなること
を防止することができ，それによって，第１の導電層５
の外周側端部５ａと，第２の導電層７の内周側端部７ａ
との間に電流が流れるのを防止できる。またこの第５の
実施の形態では，前記電極配線１１，１２は，第１の導
電層５，第２の導電層７の形成時に同時に形成できるの
で，工程数も格別増加しないというメリットがある。
第１の導電層５の外周側端部５ａと，第２の導電層７の
内周側端部７ａの各上縁部分でＰＶ膜８が薄くなること
を防止することができ，それによって，第１の導電層５
の外周側端部５ａと，第２の導電層７の内周側端部７ａ
との間に電流が流れるのを防止できる。またこの第５の
実施の形態では，前記電極配線１１，１２は，第１の導
電層５，第２の導電層７の形成時に同時に形成できるの
で，工程数も格別増加しないというメリットがある。
【００２９】次に第６の実施の形態について説明する。
図６に示したように，この第６の実施の形態において
は，表面絶縁膜６上における第１の導電層５の外周側端
部５ａと，第２の導電層７の内周側端部７ａとの間に，
ポリイミド等の他の絶縁層１３を別途形成し，その後封
止層としてＰＶ膜８を形成したものである。
図６に示したように，この第６の実施の形態において
は，表面絶縁膜６上における第１の導電層５の外周側端
部５ａと，第２の導電層７の内周側端部７ａとの間に，
ポリイミド等の他の絶縁層１３を別途形成し，その後封
止層としてＰＶ膜８を形成したものである。
【００３０】かかる構成によれば，第１の導電層５の外
周側端部５ａと，第２の導電層７の内周側端部７ａの各
上縁部分でＰＶ膜８が薄くなることを防止することがで
きる。しかも，絶縁層１３の存在により，第１の導電層
５の外周側端部５ａと，第２の導電層７の内周側端部７
ａとの間の距離を疑似的に長くすることができる。した
がって，これら双方の作用により第１の導電層５の外周
側端部５ａと，第２の導電層７の内周側端部７ａとの間
に電流が流れるのを防止できる。
周側端部５ａと，第２の導電層７の内周側端部７ａの各
上縁部分でＰＶ膜８が薄くなることを防止することがで
きる。しかも，絶縁層１３の存在により，第１の導電層
５の外周側端部５ａと，第２の導電層７の内周側端部７
ａとの間の距離を疑似的に長くすることができる。した
がって，これら双方の作用により第１の導電層５の外周
側端部５ａと，第２の導電層７の内周側端部７ａとの間
に電流が流れるのを防止できる。
【００３１】前記各実施の形態は，いずれもダイオード
に適用した例であったが，これに限らず，本発明は，Ｖ
Ｄ−ＭＯＳ，バイポーラトランジスタなどの半導体素子
についても適用可能であり，本発明をこれらの半導体素
子に適用することで，大凡，対向する電位差が存在する
電極端部間に電流が流れるのを防止することが可能であ
る。
に適用した例であったが，これに限らず，本発明は，Ｖ
Ｄ−ＭＯＳ，バイポーラトランジスタなどの半導体素子
についても適用可能であり，本発明をこれらの半導体素
子に適用することで，大凡，対向する電位差が存在する
電極端部間に電流が流れるのを防止することが可能であ
る。
【００３２】
【発明の効果】請求項１〜６の半導体素子によれば，チ
ップサイズを大きくしたり，封止層の厚さを厚くするこ
となく，アノード電極を構成する第１の導電層とＥＱＲ
を構成する第２の導電層との間に電流が流れることを防
止して，素子破壊を防止することができる。
ップサイズを大きくしたり，封止層の厚さを厚くするこ
となく，アノード電極を構成する第１の導電層とＥＱＲ
を構成する第２の導電層との間に電流が流れることを防
止して，素子破壊を防止することができる。
【図１】本発明の第１の実施の形態にかかる半導体素子
の要部断面を模式的に示した説明図である。
の要部断面を模式的に示した説明図である。
【図２】本発明の第２の実施の形態にかかる半導体素子
の要部断面を模式的に示した説明図である。
の要部断面を模式的に示した説明図である。
【図３】本発明の第３の実施の形態にかかる半導体素子
の要部断面を模式的に示した説明図である。
の要部断面を模式的に示した説明図である。
【図４】本発明の第４の実施の形態にかかる半導体素子
の要部断面を模式的に示した説明図である。
の要部断面を模式的に示した説明図である。
【図５】本発明の第５の実施の形態にかかる半導体素子
の要部断面を模式的に示した説明図である。
の要部断面を模式的に示した説明図である。
【図６】本発明の第６の実施の形態にかかる半導体素子
の要部断面を模式的に示した説明図である。
の要部断面を模式的に示した説明図である。
【図７】従来技術にかかる半導体素子の要部断面を模式
的に示した説明図である。
的に示した説明図である。
１ カソード電極 ２ Ｎ型基板 ３ Ｐ型拡散領域 ４ アノード電極 ５ 第１の導電層 ５ａ 外周側端部 ６ 表面絶縁膜 ７ 第２の導電層 ７ａ 内周側端部 ８ ＰＶ膜
Claims (6)
- 【請求項１】 第１の伝導型の基板に第２の伝導型の領
域が形成され，この第２の伝導型の領域上に第１の導電
層によってアノード電極が形成され，前記アノード電極
の外周側に，前記アノード電極とは絶縁膜で隔てられて
いる第２の導電層からなるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅ
ｎｔｉａｌ Ｒｉｎｇ）を有し，前記第１の導電層，第
２の導電層及び絶縁膜が封止層で覆われている半導体素
子において，少なくとも第１の導電層の外周側端部又は
第２の導電層の内周側端部のいずれかの角部が外方に凸
に湾曲した形状であることを特徴とする，半導体素子。 - 【請求項２】 第１の伝導型の基板に第２の伝導型の領
域が形成され，この第２の伝導型の領域上に第１の導電
層によってアノード電極が形成され，前記アノード電極
の外周側に，前記アノード電極とは絶縁膜で隔てられて
いる第２の導電層からなるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅ
ｎｔｉａｌ Ｒｉｎｇ）を有し，前記第１の導電層，第
２の導電層及び絶縁膜が封止層で覆われている半導体素
子において，少なくとも第１の導電層の外周側端部又は
第２の導電層の内周側端部のいずれかの角部が外方に凹
に湾曲した形状であることを特徴とする，半導体素子。 - 【請求項３】 第１の伝導型の基板に第２の伝導型の領
域が形成され，この第２の伝導型の領域上に第１の導電
層によってアノード電極が形成され，前記アノード電極
の外周側に，前記アノード電極とは絶縁膜で隔てられて
いる第２の導電層からなるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅ
ｎｔｉａｌ Ｒｉｎｇ）を有し，前記第１の導電層，第
２の導電層及び絶縁膜が封止層で覆われている半導体素
子において，少なくとも第１の導電層の外周側端部又は
第２の導電層の内周側端部のいずれかの厚さが，絶縁膜
中央に向かうにつれて薄くなるように形成されているこ
とを特徴とする，半導体素子。 - 【請求項４】 第１の伝導型の基板に第２の伝導型の領
域が形成され，この第２の伝導型の領域上に第１の導電
層によってアノード電極が形成され，前記アノード電極
の外周側に，前記アノード電極とは絶縁膜で隔てられて
いる第２の導電層からなるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅ
ｎｔｉａｌ Ｒｉｎｇ）を有し，前記第１の導電層，第
２の導電層及び絶縁膜が封止層で覆われている半導体素
子において，少なくとも第１の導電層の外周側端部又は
第２の導電層の内周側端部のいずれかの角部が斜めに切
除された形態であることを特徴とする，半導体素子。 - 【請求項５】 第１の伝導型の基板に第２の伝導型の領
域が形成され，この第２の伝導型の領域上に第１の導電
層によってアノード電極が形成され，前記アノード電極
の外周側に，前記アノード電極とは絶縁膜で隔てられて
いる第２の導電層からなるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅ
ｎｔｉａｌ Ｒｉｎｇ）を有し，前記第１の導電層，第
２の導電層及び絶縁膜が封止層で覆われている半導体素
子において，第１の導電層の外周側端部と第２の導電層
の内周側端部との間における絶縁膜上に前記第１，第２
の各導電層とは隔離された他の導電層が設けられ，当該
他の導電層は前記封止層で覆われていることを特徴とす
る，半導体素子。 - 【請求項６】 第１の伝導型の基板に第２の伝導型の領
域が形成され，この第２の伝導型の領域上に第１の導電
層によってアノード電極が形成され，前記アノード電極
の外周側に，前記アノード電極とは絶縁膜で隔てられて
いる第２の導電層からなるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅ
ｎｔｉａｌ Ｒｉｎｇ）を有し，前記第１の導電層，第
２の導電層及び絶縁膜が封止層で覆われている半導体素
子において，第１の導電層の外周側端部と第２の導電層
の内周側端部との間における絶縁膜上に他の絶縁層が設
けられ，当該絶縁層は前記封止層で覆われていることを
特徴とする，半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25231998A JP2000082825A (ja) | 1998-09-07 | 1998-09-07 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25231998A JP2000082825A (ja) | 1998-09-07 | 1998-09-07 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000082825A true JP2000082825A (ja) | 2000-03-21 |
Family
ID=17235610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25231998A Withdrawn JP2000082825A (ja) | 1998-09-07 | 1998-09-07 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000082825A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001352064A (ja) * | 2000-06-07 | 2001-12-21 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| JP2004319860A (ja) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US6927141B2 (en) | 2001-04-02 | 2005-08-09 | International Rectifier Corporation | Process for forming fast recovery diode with a single large area P/N junction |
| JP2015213110A (ja) * | 2014-05-01 | 2015-11-26 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2018129537A (ja) * | 2018-04-16 | 2018-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-09-07 JP JP25231998A patent/JP2000082825A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001352064A (ja) * | 2000-06-07 | 2001-12-21 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| US6927141B2 (en) | 2001-04-02 | 2005-08-09 | International Rectifier Corporation | Process for forming fast recovery diode with a single large area P/N junction |
| US7091572B2 (en) | 2001-04-02 | 2006-08-15 | International Rectifier Corporation | Fast recovery diode with a single large area p/n junction |
| JP2004319860A (ja) * | 2003-04-18 | 2004-11-11 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2015213110A (ja) * | 2014-05-01 | 2015-11-26 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2018129537A (ja) * | 2018-04-16 | 2018-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |