JP3117506B2 - 半導体整流素子 - Google Patents
半導体整流素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体整流素子に係
り、特に、リーク電流の少ない半導体整流素子に関す
る。
り、特に、リーク電流の少ない半導体整流素子に関す
る。
【０００２】
【従来の技術】代表的な半導体整流素子として、ショッ
トキーダイオード、ｐｎダイオードが知られている。こ
のうち、ショットキーダイオードは、ｐｎダイオードに
比べ順方向電圧降下が小さいという利点を有するが、一
方、耐圧が低く、またリーク電流が大きいという問題点
を有している。
トキーダイオード、ｐｎダイオードが知られている。こ
のうち、ショットキーダイオードは、ｐｎダイオードに
比べ順方向電圧降下が小さいという利点を有するが、一
方、耐圧が低く、またリーク電流が大きいという問題点
を有している。
【０００３】ショットキーダイオードの耐圧を向上させ
るための従来技術として、例えば、ＩＥＥＥ Ｔｒａｎ
ｓ Ｖｏｌ．ＥＤ−１６（ ’９１） ｐ５８〜６３等
に記載された技術が知られている。
るための従来技術として、例えば、ＩＥＥＥ Ｔｒａｎ
ｓ Ｖｏｌ．ＥＤ−１６（ ’９１） ｐ５８〜６３等
に記載された技術が知られている。
【０００４】この従来技術は、素子の構造上、逆バイア
ス時に電界が強まりやすく、このため、ショットキー接
合部の耐圧が低くなるショットキーダイオードの耐圧向
上のため、ショットキー接合端部にガードリングとして
ｐｎ接合を設け、この部分の耐圧の向上を図ることによ
り、素子の耐圧を向上させるというものである。以下、
この従来技術を図面により説明する。
ス時に電界が強まりやすく、このため、ショットキー接
合部の耐圧が低くなるショットキーダイオードの耐圧向
上のため、ショットキー接合端部にガードリングとして
ｐｎ接合を設け、この部分の耐圧の向上を図ることによ
り、素子の耐圧を向上させるというものである。以下、
この従来技術を図面により説明する。
【０００５】図８は従来技術によるガードリング付きシ
ョットキーダイオード構造を示す断面図、図９は図８に
おけるショットキーダイオードの端部構造を拡大して、
等ポテンシャル線を示した図である。図８、図９におい
て、１は半導体基体、２、３は主電極、４は絶縁膜、１
１、１２は主表面、１３は第１の半導体領域、１４は第
２の半導体領域、１５は第３の半導体領域である。
ョットキーダイオード構造を示す断面図、図９は図８に
おけるショットキーダイオードの端部構造を拡大して、
等ポテンシャル線を示した図である。図８、図９におい
て、１は半導体基体、２、３は主電極、４は絶縁膜、１
１、１２は主表面、１３は第１の半導体領域、１４は第
２の半導体領域、１５は第３の半導体領域である。
【０００６】図８に示す従来技術は、半導体基体１の互
いに反対側に位置する一対の主表面１１、１２間に、一
方の主表面１１に隣接する第一導電型の第１の半導体領
域１３と、他方の主表面１２及び前記の第１の半導体領
域１３に隣接し、第１の半導体領域１３より高不純物濃
度を有する第１導電型の第２の半導体領域１４と、一方
の主表面上１１で第１の半導体領域１３との間にショッ
トキー接合を形成する第１の主電極２と、他方の主表面
１２で第２の半導体領域１４とオーミック接触する第２
の主電極３とを備えて構成され、さらに、前記ショット
キー接合の周辺部に一方の主表面１１上から第１の半導
体領域１３内に延在し第１の主電極２に接する第２導電
型の第３の半導体領域１５とを備えて構成されている。
いに反対側に位置する一対の主表面１１、１２間に、一
方の主表面１１に隣接する第一導電型の第１の半導体領
域１３と、他方の主表面１２及び前記の第１の半導体領
域１３に隣接し、第１の半導体領域１３より高不純物濃
度を有する第１導電型の第２の半導体領域１４と、一方
の主表面上１１で第１の半導体領域１３との間にショッ
トキー接合を形成する第１の主電極２と、他方の主表面
１２で第２の半導体領域１４とオーミック接触する第２
の主電極３とを備えて構成され、さらに、前記ショット
キー接合の周辺部に一方の主表面１１上から第１の半導
体領域１３内に延在し第１の主電極２に接する第２導電
型の第３の半導体領域１５とを備えて構成されている。
【０００７】この従来技術によるショットキーダイオー
ドは、第２導電型の第３の半導体領域１５と第１の半導
体領域１３とのｐｎ接合によるガードリングを備えるこ
とにより、耐圧の向上を図ることができるものである。
ドは、第２導電型の第３の半導体領域１５と第１の半導
体領域１３とのｐｎ接合によるガードリングを備えるこ
とにより、耐圧の向上を図ることができるものである。
【０００８】この従来技術によるショットキーダイオー
ドのガードリング近傍の端部構造を拡大し、第１の半導
体領域内の等ポテンシャル線を示すと、図９に示すよう
になる。この図から、印加電圧の上昇に伴い、素子端部
に形成されたｐｎ接合部によるガードリングの近傍の等
ポテンシャル線５１の密度が高くなり電界が強まること
が判る。この結果、前記従来技術は、この部分に近いシ
ョットキー接合部の表面電界が強まり、この部分でバリ
アハイトの低下が起こり、リーク電流が急増するもので
ある。
ドのガードリング近傍の端部構造を拡大し、第１の半導
体領域内の等ポテンシャル線を示すと、図９に示すよう
になる。この図から、印加電圧の上昇に伴い、素子端部
に形成されたｐｎ接合部によるガードリングの近傍の等
ポテンシャル線５１の密度が高くなり電界が強まること
が判る。この結果、前記従来技術は、この部分に近いシ
ョットキー接合部の表面電界が強まり、この部分でバリ
アハイトの低下が起こり、リーク電流が急増するもので
ある。
【０００９】
【発明が解決しようとする課題】前述したように、従来
技術によるガードリング付きショットキーダイオード
は、ガードリングにより耐圧の向上を図ることができる
という利点を有するが、一方、印加電圧の上昇に伴い、
端部に設けたｐｎ接合部近傍での電界が強まるために、
この部分に近いショットキー接合部の表面電界が強ま
り、この部分でバリアハイトの低下が起こりリーク電流
が急増するという問題点を有している。
技術によるガードリング付きショットキーダイオード
は、ガードリングにより耐圧の向上を図ることができる
という利点を有するが、一方、印加電圧の上昇に伴い、
端部に設けたｐｎ接合部近傍での電界が強まるために、
この部分に近いショットキー接合部の表面電界が強ま
り、この部分でバリアハイトの低下が起こりリーク電流
が急増するという問題点を有している。
【００１０】本発明の目的は、前記従来技術の問題点を
解決し、印加電圧の上昇に伴うリーク電流の急増を抑
え、従来技術に比較してリーク電流の少ない半導体整流
素子を提供することにある。
解決し、印加電圧の上昇に伴うリーク電流の急増を抑
え、従来技術に比較してリーク電流の少ない半導体整流
素子を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば前記目的
は、前述の従来技術による半導体整流素子において、第
３の半導体領域に接し、ショットキー接合部の周辺を取
り囲むように、第１の半導体領域内に、第３の半導体領
域よりも低不純物濃度を有する第２導電型の第４の半導
体領域を形成することにより、また、第１の主電極を第
１の半導体領域との間で異なるバリアハイトを有するシ
ョットキー接合を形成する２種類の導電体から構成し、
素子端部に近い外周側に第３の半導体領域に接してバリ
アハイトの高いショットキー接合部を形成する導電体を
用いることにより、あるいは、第３の半導体領域が形成
される側の主表面に凹部を設け、第３の半導体領域とシ
ョットキー接合部とが交わる部分をこの凹部に形成する
ことにより達成される。
は、前述の従来技術による半導体整流素子において、第
３の半導体領域に接し、ショットキー接合部の周辺を取
り囲むように、第１の半導体領域内に、第３の半導体領
域よりも低不純物濃度を有する第２導電型の第４の半導
体領域を形成することにより、また、第１の主電極を第
１の半導体領域との間で異なるバリアハイトを有するシ
ョットキー接合を形成する２種類の導電体から構成し、
素子端部に近い外周側に第３の半導体領域に接してバリ
アハイトの高いショットキー接合部を形成する導電体を
用いることにより、あるいは、第３の半導体領域が形成
される側の主表面に凹部を設け、第３の半導体領域とシ
ョットキー接合部とが交わる部分をこの凹部に形成する
ことにより達成される。
【００１２】
【作用】本発明による半導体整流素子における第４の半
導体領域は、第１の半導体領域と第３の半導体領域との
接合付近に生じる電界を緩和する作用を有し、これによ
り、ショットキー接合端部の電界を弱め、この電界によ
るショットキーバリアの低下を防ぐことができる。
導体領域は、第１の半導体領域と第３の半導体領域との
接合付近に生じる電界を緩和する作用を有し、これによ
り、ショットキー接合端部の電界を弱め、この電界によ
るショットキーバリアの低下を防ぐことができる。
【００１３】また、バリアハイトの高いショットキー接
合部を形成する導電体は、電界の強い部分のショットキ
ー接合部のバリアハイトを高くすることができる。
合部を形成する導電体は、電界の強い部分のショットキ
ー接合部のバリアハイトを高くすることができる。
【００１４】さらに、凹を設けることにより、ｐｎ接合
部とショットキー接合部とを鈍角で交叉させることがで
き、これにより、ショットキー接合端部の電界を弱める
ことができる。
部とショットキー接合部とを鈍角で交叉させることがで
き、これにより、ショットキー接合端部の電界を弱める
ことができる。
【００１５】本発明は、これらにより、逆方向電圧印加
時のリーク電流の上昇を抑えることができる。
時のリーク電流の上昇を抑えることができる。
【００１６】
【実施例】以下、本発明による半導体整流素子の実施例
を図面により詳細に説明する。
を図面により詳細に説明する。
【００１７】図１は本発明の第１の実施例を示す素子の
断面図、図２は図１におけるショットキーダイオードの
端部構造を拡大して、等ポテンシャル線を示した図、図
３は逆バイアス電圧ＶRとリーク電流ＩRとの関係を説明
する図である。図１、図２において、１６は第４の半導
体領域であり、他の符号は図８の場合と同一である。
断面図、図２は図１におけるショットキーダイオードの
端部構造を拡大して、等ポテンシャル線を示した図、図
３は逆バイアス電圧ＶRとリーク電流ＩRとの関係を説明
する図である。図１、図２において、１６は第４の半導
体領域であり、他の符号は図８の場合と同一である。
【００１８】図１に示す本発明の第１の実施例におい
て、半導体基体１は、互いに反対側に位置する一対の主
表面１１、１２を有し、主表面間には一方の主表面１１
に隣接する第１導電型の第１の半導体領域１３と、他方
の主表面１２及び前記の第１の半導体領域１３に隣接
し、第１の半導体領域１３より高不純物濃度を有する第
１導電型の第２の半導体領域１４とを備えている。第１
の主電極２は、一方の主表面１１上で第１の半導体領域
１３との間にショットキー接合を形成する電極であり、
Ａｌ、Ｍｏ、Ｔｉ等の材料により形成される。第２の主
電極３は、他方の主表面１２上で第２の半導体領域１４
とオーミック接触する電極である。
て、半導体基体１は、互いに反対側に位置する一対の主
表面１１、１２を有し、主表面間には一方の主表面１１
に隣接する第１導電型の第１の半導体領域１３と、他方
の主表面１２及び前記の第１の半導体領域１３に隣接
し、第１の半導体領域１３より高不純物濃度を有する第
１導電型の第２の半導体領域１４とを備えている。第１
の主電極２は、一方の主表面１１上で第１の半導体領域
１３との間にショットキー接合を形成する電極であり、
Ａｌ、Ｍｏ、Ｔｉ等の材料により形成される。第２の主
電極３は、他方の主表面１２上で第２の半導体領域１４
とオーミック接触する電極である。
【００１９】そして、前記ショットキー接合の周辺部に
は、一方の主表面上から第１の半導体領域１３内に延在
する、第１の主電極３に接する第２導電型の第３の半導
体領域１５によるガードリングと、その内側に第３の半
導体領域に接して第３の半導体領域よりも低不純物濃度
を有する第２導電型の第４の半導体領域１６とが形成さ
れている。
は、一方の主表面上から第１の半導体領域１３内に延在
する、第１の主電極３に接する第２導電型の第３の半導
体領域１５によるガードリングと、その内側に第３の半
導体領域に接して第３の半導体領域よりも低不純物濃度
を有する第２導電型の第４の半導体領域１６とが形成さ
れている。
【００２０】なお、第１の主電極２と第１の半導体領域
１３との間でショットキー接合を形成する部分は、第３
の半導体領域１５によるガードリングの内側のみであ
り、ガードリングの外側の第１の半導体領域１３の主表
面１１は、絶縁膜４により覆われている。また、ガード
リングの平面形状は、一般には円形に形成されるが、四
角形、多角形等任意の形状とすることができる。
１３との間でショットキー接合を形成する部分は、第３
の半導体領域１５によるガードリングの内側のみであ
り、ガードリングの外側の第１の半導体領域１３の主表
面１１は、絶縁膜４により覆われている。また、ガード
リングの平面形状は、一般には円形に形成されるが、四
角形、多角形等任意の形状とすることができる。
【００２１】前述の用に構成される本発明の第１の実施
例によるダイオードは、第１の半導体領域１３内に、第
３の半導体領域１５よりも低不純物濃度を有する第２導
電型の第４の半導体領域１６を新たに設けている点で、
図８により説明した従来技術のダイオードと相違し、そ
の他の点では従来技術の場合と同様に形成されいる。
例によるダイオードは、第１の半導体領域１３内に、第
３の半導体領域１５よりも低不純物濃度を有する第２導
電型の第４の半導体領域１６を新たに設けている点で、
図８により説明した従来技術のダイオードと相違し、そ
の他の点では従来技術の場合と同様に形成されいる。
【００２２】次に、この本発明の第１の実施例により、
リーク電流が低減される理由について説明する。
リーク電流が低減される理由について説明する。
【００２３】電界強度は電位勾配で決まるため、等ポテ
ンシャル線の密度が高いほど電界強度が大きい。図９に
示すように、従来技術によるショットキーダイオード内
部は、素子端部のｐｎ接合部のポテンシャル分布が密と
なって、電界強度が強くなっている。このため、従来技
術によるダイオードは、素子中央のショットキー接合部
のポテンシャル分布に比べ、ｐｎ接合部に近い端部近傍
のショットキー接合部におけるポテンシャル分布が密と
なり、この部分で電界強度の増加が生じている。
ンシャル線の密度が高いほど電界強度が大きい。図９に
示すように、従来技術によるショットキーダイオード内
部は、素子端部のｐｎ接合部のポテンシャル分布が密と
なって、電界強度が強くなっている。このため、従来技
術によるダイオードは、素子中央のショットキー接合部
のポテンシャル分布に比べ、ｐｎ接合部に近い端部近傍
のショットキー接合部におけるポテンシャル分布が密と
なり、この部分で電界強度の増加が生じている。
【００２４】ショットキー接合部のリーク電流は、その
接合部の電界強度に大きく依存して変化し、電界強度が
強いとリーク電流が増加する。従って、従来技術による
ダイオードは、逆バイアス電圧の増加と共に端部電界が
増加してリーク電流が急増する。
接合部の電界強度に大きく依存して変化し、電界強度が
強いとリーク電流が増加する。従って、従来技術による
ダイオードは、逆バイアス電圧の増加と共に端部電界が
増加してリーク電流が急増する。
【００２５】一方、本発明によるダイオードは、図２に
示すような、素子端部構造と、逆バイアス時の等ポテン
シャル線５２の分布を有している。この図から判るよう
に、図１に示す本発明の第１の実施例によるダイオード
は、新たに設けた第４の半導体領域１６の周辺における
ポテンシャル線の間隔が、第３の半導体領域１５の近傍
のポテンシャル線の間隔に比較して広く、電界が緩和さ
れていることが判る。この結果、本発明の第１の実施例
は、ショットキー接合端部のポテンシャル線の間隔を、
従来技術の場合より広くすることができ、素子中央部の
ポテンシャル線と同程度とすることができ、素子端部の
ショットキー接合部のリーク電流の増加を低く保つこと
ができる。
示すような、素子端部構造と、逆バイアス時の等ポテン
シャル線５２の分布を有している。この図から判るよう
に、図１に示す本発明の第１の実施例によるダイオード
は、新たに設けた第４の半導体領域１６の周辺における
ポテンシャル線の間隔が、第３の半導体領域１５の近傍
のポテンシャル線の間隔に比較して広く、電界が緩和さ
れていることが判る。この結果、本発明の第１の実施例
は、ショットキー接合端部のポテンシャル線の間隔を、
従来技術の場合より広くすることができ、素子中央部の
ポテンシャル線と同程度とすることができ、素子端部の
ショットキー接合部のリーク電流の増加を低く保つこと
ができる。
【００２６】図３には、素子の逆バイアス電圧ＶRとリ
ーク電流ＩRとの関係が示されているが、点線で示す従
来技術のダイオードが逆バイアス電圧ＶR の増加と共
に、リーク電流ＩR が急増しているのに対して、実線で
示す本発明の第１の実施例によるダイオードは、逆バイ
アス電圧ＶRを上げたときのリーク電流ＩRが低く保たれ
ていることが判る。
ーク電流ＩRとの関係が示されているが、点線で示す従
来技術のダイオードが逆バイアス電圧ＶR の増加と共
に、リーク電流ＩR が急増しているのに対して、実線で
示す本発明の第１の実施例によるダイオードは、逆バイ
アス電圧ＶRを上げたときのリーク電流ＩRが低く保たれ
ていることが判る。
【００２７】図４は本発明の第２の実施例を示す素子の
断面図である。図４において、１７は第５の半導体領域
であり、他の符号は図１の場合と同一である。
断面図である。図４において、１７は第５の半導体領域
であり、他の符号は図１の場合と同一である。
【００２８】この本発明の第２の実施例は、図１により
説明した本発明の第１の実施例において、第３の半導体
領域よりも低不純物濃度を有する第２導電型の第５の半
導体領域１７を、第３の半導体領域の外周側に設けて構
成したものである。
説明した本発明の第１の実施例において、第３の半導体
領域よりも低不純物濃度を有する第２導電型の第５の半
導体領域１７を、第３の半導体領域の外周側に設けて構
成したものである。
【００２９】本発明の第２の実施例は、第４の半導体領
域１６によるリーク電流の低減に加え、第５の半導体領
域１７により、第３の半導体領域１５の外周部における
ｐｎ接合部の電界緩和を図ることができ、耐圧の向上を
図ることができるという効果を得ることができる。
域１６によるリーク電流の低減に加え、第５の半導体領
域１７により、第３の半導体領域１５の外周部における
ｐｎ接合部の電界緩和を図ることができ、耐圧の向上を
図ることができるという効果を得ることができる。
【００３０】図５は本発明に対する第１の参考例を示す
素子の断面図である。図５において、２１は第１の導電
体、２２は第２の導電体であり、他の符号は図１の場合
と同一である。
素子の断面図である。図５において、２１は第１の導電
体、２２は第２の導電体であり、他の符号は図１の場合
と同一である。
【００３１】この本発明に対する第１の参考例は、図８
により説明した従来技術によるダイオードにおいて、第
１の主電極２を、第１の半導体領域との間で異なるバリ
アハイトを有するショットキー接合を形成することので
きる２種類のメタルから構成したものである。すなわ
ち、素子中央部の第１の導電体２１に対し、素子端部に
近い外周側には第３の半導体領域に接してバリアハイト
の高いショットキー接合部を形成する第１の導電体とは
別の第２の導電体２２が用いられている。
により説明した従来技術によるダイオードにおいて、第
１の主電極２を、第１の半導体領域との間で異なるバリ
アハイトを有するショットキー接合を形成することので
きる２種類のメタルから構成したものである。すなわ
ち、素子中央部の第１の導電体２１に対し、素子端部に
近い外周側には第３の半導体領域に接してバリアハイト
の高いショットキー接合部を形成する第１の導電体とは
別の第２の導電体２２が用いられている。
【００３２】これにより、この本発明に対する第１の参
考例は、図９に示した電界強度の大きい部分のショット
キー接合のバリアハイトを高くすることができるため、
電界強度の増加に伴うリーク電流の急増を抑えることが
でき、図１により説明した本発明の第１の実施例の場合
と同様の効果を得ることができる。
考例は、図９に示した電界強度の大きい部分のショット
キー接合のバリアハイトを高くすることができるため、
電界強度の増加に伴うリーク電流の急増を抑えることが
でき、図１により説明した本発明の第１の実施例の場合
と同様の効果を得ることができる。
【００３３】図６は本発明に対する第２の参考例を示す
素子の断面図である。図６における符号は図８の場合と
同一である。
素子の断面図である。図６における符号は図８の場合と
同一である。
【００３４】この本発明に対する第２の参考例は、第３
の半導体領域１５を形成する側の主表面１１に凹部を設
け、第３の半導体領域１５の少なくとも一部とショット
キー接合部をこの凹部に形成して構成されている。
の半導体領域１５を形成する側の主表面１１に凹部を設
け、第３の半導体領域１５の少なくとも一部とショット
キー接合部をこの凹部に形成して構成されている。
【００３５】この参考例は、ｐｎ接合とショットキー接
合部とが鈍角で交わるため、第３の半導体領域１５の内
周部におけるｐｎ接合部近傍の電界の変化を滑らかにす
ることができ、図９に示すような局所的な電界強度の増
加を生じさせることがなく、ショットキー接合部の端部
におけるリーク電流の急増を抑えることができるもので
ある。
合部とが鈍角で交わるため、第３の半導体領域１５の内
周部におけるｐｎ接合部近傍の電界の変化を滑らかにす
ることができ、図９に示すような局所的な電界強度の増
加を生じさせることがなく、ショットキー接合部の端部
におけるリーク電流の急増を抑えることができるもので
ある。
【００３６】なお、前述の図５、図６に示した本発明に
対する第１、第２の参考例は、さらに、図４により説明
した第５の半導体領域を設けるように変形することがで
き、これにより、これらの参考例においても、耐圧の向
上を図ることができる。
対する第１、第２の参考例は、さらに、図４により説明
した第５の半導体領域を設けるように変形することがで
き、これにより、これらの参考例においても、耐圧の向
上を図ることができる。
【００３７】図７は本発明に対する第３の参考例を示す
素子の断面図であり、図の符号は図８の場合と同一であ
る。
素子の断面図であり、図の符号は図８の場合と同一であ
る。
【００３８】この本発明に対する第３の参考例は、従来
技術の場合と同様に第３の半導体領域１５を形成後、そ
の第１の主表面側の点線で示す部分を一部削った後、表
面に電極を形成したものである。
技術の場合と同様に第３の半導体領域１５を形成後、そ
の第１の主表面側の点線で示す部分を一部削った後、表
面に電極を形成したものである。
【００３９】この参考例は、これにより、第３の半導体
領域１５と第１の半導体領域１３とによるｐｎ接合とシ
ョットキー接合部とが鈍角で交わることになり、図６に
より説明した本発明に対する第２の参考例と同様、端部
ショットキー接合部のリーク電流の急増を抑えることが
できるものである。
領域１５と第１の半導体領域１３とによるｐｎ接合とシ
ョットキー接合部とが鈍角で交わることになり、図６に
より説明した本発明に対する第２の参考例と同様、端部
ショットキー接合部のリーク電流の急増を抑えることが
できるものである。
【００４０】以上、本発明による半導体整流素子を代表
的な実施例を用いて説明したが、本発明は、これらの実
施例に限定されるものではなく、本発明の技術思想内で
種々の変更が可能である。
的な実施例を用いて説明したが、本発明は、これらの実
施例に限定されるものではなく、本発明の技術思想内で
種々の変更が可能である。
【００４１】
【発明の効果】以上説明したように本発明によれば、従
来技術による半導体整流素子に比べリーク電流の少ない
優れた半導体整流素子を提供することができる。
来技術による半導体整流素子に比べリーク電流の少ない
優れた半導体整流素子を提供することができる。
【図１】本発明の第１の実施例を示す素子の断面図であ
る。
る。
【図２】図１におけるショットキーダイオードの端部構
造を拡大して、等ポテンシャル線を示した図である。
造を拡大して、等ポテンシャル線を示した図である。
【図３】逆バイアス電圧ＶRとリーク電流ＩRとの関係を
説明する図である。
説明する図である。
【図４】本発明の第２の実施例を示す素子の断面図であ
る。
る。
【図５】本発明に対する第１の参考例を示す素子の断面
図である。
図である。
【図６】本発明に対する第２の参考例を示す素子の断面
図である。
図である。
【図７】本発明に対する第３の参考例を示す素子の断面
図である。
図である。
【図８】従来技術によるショットキーダイオードの構造
を示す断面図である。
を示す断面図である。
【図９】図８におけるショットキーダイオードの端部構
造を拡大して、等ポテンシャル線を示した図である。
造を拡大して、等ポテンシャル線を示した図である。
１ 半導体基体 ２、３ 主電極 ４ 絶縁膜 １１、１２ 主表面 １３ 第１の半導体領域 １４ 第２の半導体領域 １５ 第３の半導体領域 １６ 第４の半導体領域 １７ 第５の半導体領域 ２１ 第１の導電体 ２２ 第２の導電体 ５１、５２ 等ポテンシャル線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/872
Claims (2)
- 【請求項１】 半導体基体の一対の主表面間に、一方の
主表面に隣接する第１導電型の第１の半導体領域と、他
方の主表面及び前記の第１の半導体領域に隣接し、前記
第１の半導体領域より高不純物濃度を有する第１導電型
の第２の半導体領域と、一方の主表面上で第１の半導体
領域との間にショットキー接合を形成する第１の主電極
と、他方の主表面で第２の半導体領域とオーミック接触
する第２の主電極とを備え、かつ、前記ショットキー接
合の周辺部に一方の主表面上から第１の半導体領域内に
延在し第１の主電極に接する第２導電型の第３の半導体
領域とを備えて構成されるガードリング付きの整流素子
において、前記第３の半導体領域の内周側にショットキ
ー接合部の周辺を取り囲むように第１の半導体領域内
に、第３の半導体領域よりも低不純物濃度を有する第２
導電型の第４の半導体領域を形成したことを特徴とする
半導体整流素子。 - 【請求項２】 半導体基体の一対の主表面間に、一方の
主表面に隣接する第１導電型の第１の半導体領域と、他
方の主表面及び前記の第１の半導体領域に隣接し、前記
第１の半導体領域より高不純物濃度を有する第１導電型
の第２の半導体領域と、一方の主表面上で第１の半導体
領域との間にショットキー接合を形成する第１の主電極
と、他方の主表面で第２の半導体領域とオーミック接触
する第２の主電極とを備え、かつ、前記ショットキー接
合の周辺部に一方の主表面上から第１の半導体領域内に
延在し第１の主電極に接する第２導電型の第３の半導体
領域とを備えて構成されるガードリング付きの整流素子
において、前記第３の半導体領域の内周側にショットキ
ー接合部の周辺を取り囲むように第１の半導体領域内
に、第３の半導体領域よりも低不純物濃度を有する第２
導電型の第４の半導体領域を形成すると共に、第３の半
導体領域よりも低不純物濃度を有する第２導電型の第５
の半導体領域を第３の半導体領域の外周側に形成したこ
とを特徴とする半導体整流素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26127591A JP3117506B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26127591A JP3117506B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体整流素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575100A JPH0575100A (ja) | 1993-03-26 |
| JP3117506B2 true JP3117506B2 (ja) | 2000-12-18 |
Family
ID=17359560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26127591A Expired - Fee Related JP3117506B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117506B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11476371B2 (en) | 2019-08-20 | 2022-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
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|---|---|---|---|---|
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| JP4538870B2 (ja) * | 1999-09-21 | 2010-09-08 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| US8026568B2 (en) * | 2005-11-15 | 2011-09-27 | Velox Semiconductor Corporation | Second Schottky contact metal layer to improve GaN Schottky diode performance |
| JP5085241B2 (ja) * | 2007-09-06 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5415018B2 (ja) * | 2008-05-13 | 2014-02-12 | 新電元工業株式会社 | 半導体装置 |
| JP5492959B2 (ja) * | 2012-09-05 | 2014-05-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2014061724A1 (ja) * | 2012-10-19 | 2014-04-24 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| KR101502306B1 (ko) * | 2013-09-26 | 2015-03-13 | 주식회사 실리콘웍스 | 반도체 정류 소자 및 그의 제조 방법 |
| WO2016002057A1 (ja) * | 2014-07-03 | 2016-01-07 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 |
| CN105826399A (zh) * | 2016-05-25 | 2016-08-03 | 上海安微电子有限公司 | 一种多混合结构的软快恢复二极管及其制备方法 |
-
1991
- 1991-09-13 JP JP26127591A patent/JP3117506B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11476371B2 (en) | 2019-08-20 | 2022-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575100A (ja) | 1993-03-26 |
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