JP2013118269A

JP2013118269A - 半導体装置

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Publication number: JP2013118269A
Application number: JP2011264729A
Authority: JP
Inventors: Ikuko Ogasawara; いく子小笠原; Hitoshi Otake; 仁志大竹
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2011-12-02
Filing date: 2011-12-02
Publication date: 2013-06-13
Anticipated expiration: 2031-12-02
Also published as: JP5820710B2

Abstract

【課題】従来の半導体装置と比較して逆耐圧のばらつきが小さく高信頼性の半導体装置を提供する。
【解決手段】ｎ⁻型半導体層（第１半導体層）１１４と、ｎ⁻型半導体層１１４の表面において、複数のストレート部１２２及び複数のコーナー部１２４に囲まれた領域に形成されたｐ^＋型半導体層（第２半導体層）１２０とを備え、ｎ⁻型半導体層１１４とｐ^＋型半導体層１２０との間にｐｎ接合が形成された半導体装置であって、ｐｎ接合のうち、ｎ⁻型半導体層１１４の表面に露出した部分をｐｎ接合露出部としたとき、複数のコーナー部１２４のうちすべてのコーナー部において、「ｐｎ接合露出部を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分」が除去された構造を有する溝１３０が形成されている半導体装置１００。
【選択図】図１

Description

本発明は、半導体装置に関する。

従来、ｎ⁻型半導体層の表面における所定領域にｐ^＋型半導体層が形成された半導体装置が知られている（例えば、特許文献１参照。）。このような半導体装置は、プレーナー型のダイオードやサイリスタとして、種々の産業分野において広く用いられている。

図１０は、従来の半導体装置９００を説明するために示す図である。図１０（ａ）は従来の半導体装置９００の平面図であり、図１０（ｂ）は従来の半導体装置９００の断面図である。

従来の半導体装置９００は、図１０に示すように、ｎ⁻型半導体層（第１半導体層）９１４と、ｎ⁻型半導体層９１４の表面において、複数のストレート部９２２及び複数のコーナー部９２４に囲まれた領域に形成されたｐ^＋型半導体層（第２半導体層）９２０とを備え、ｎ⁻型半導体層９１４とｐ^＋型半導体層９２０との間にｐｎ接合が形成された半導体装置である。なお、図中、符号９１０は半導体基体を示し、符号９１２はｎ^＋型半導体層を示し、符号９５０は酸化膜を示し、符号９６０はアノード電極を示し、符号９７０はカソード電極を示す。また、説明を簡潔にするため、図１０（ａ）中、酸化膜９５０の図示は省略している。

特開２０００−２３６０８３号公報

従来の半導体装置９００においては、コーナー部９２４において、ｐｎ接合の曲率がストレート部９２２においてよりも大きくなるため、ストレート部９２２よりも逆耐圧が低くなるととともに逆耐圧のばらつきが大きくなる。その結果、従来の半導体装置９００においては、逆耐圧が低く逆耐圧のばらつきが大きなコーナー部９２４におけるｐｎ接合から電流が流れ始めることとなるため、逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが困難であるという問題がある。

そこで、本発明は、上記した従来の問題を解決するためになされたもので、従来の半導体装置と比較して逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することを目的とする。

［１］本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の表面において、複数のストレート部及び複数のコーナー部に囲まれた領域に形成された、前記第１導電型とは反対の第２導電型の第２半導体層とを備え、前記第１半導体層と前記第２半導体層との間にｐｎ接合が形成された半導体装置であって、前記ｐｎ接合のうち、前記第１半導体層の表面に露出した部分をｐｎ接合露出部としたとき、前記複数のコーナー部のうちすべてのコーナー部において、「前記ｐｎ接合露出部を含み、かつ、前記第２半導体層の底面の深さを超える深さを有する所定部分」が除去された構造を有する溝が形成されていることを特徴とする。

［２］本発明の半導体装置においては、前記溝の深さは、前記半導体装置の逆耐圧に相当する電圧が印加されたときに前記第２半導体層の底面におけるｐｎ接合から前記第１半導体層における深さ方向に沿って伸長する空乏層の終端部よりも深いことが好ましい。

［３］本発明の半導体装置においては、前記溝は、前記所定部分をウェットエッチングで除去することにより形成されていることが好ましい。

［４］本発明の半導体装置においては、前記溝は、前記所定部分をドライエッチングで除去することにより形成されていることが好ましい。

［５］本発明の半導体装置においては、前記溝の内表面に形成されたガラス層をさらに備えることが好ましい。

［６］本発明の半導体装置においては、前記溝の内部全体を埋めるように形成された絶縁層をさらに備えることが好ましい。

本発明の半導体装置によれば、複数のコーナー部のうちすべてのコーナー部において、「ｐｎ接合露出部を含み、かつ、第２半導体層の底面の深さを超える深さを有する所定部分」が除去された構造を有する溝が形成されていることから（後述する図１参照。）、コーナー部においては、ストレート部においてよりも逆耐圧が高くなる。その結果、逆バイアス時には、逆耐圧のばらつきが小さいストレート部におけるｐｎ接合から電流が流れ始めるようになる。このため、逆耐圧のばらつきが大きいコーナー部から電流が流れ始める従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。

実施形態１に係る半導体装置１００を説明するために示す図である。実施形態１に係る半導体装置１００を説明するために示す要部拡大断面図である。実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。実施形態２に係る半導体装置１０２を説明するために示す図である。実施形態３に係る半導体装置１０４を説明するために示す図である。実施形態４に係る半導体装置１０６を説明するために示す図である。変形例における溝の平面形状を説明するために示す図である。従来の半導体装置９００を説明するために示す図である。

以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図であり、図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
図２は、実施形態１に係る半導体装置１００を説明するために示す要部拡大断面図である。図２（ａ）はストレート部１２２の要部拡大断面図を示し、図２（ｂ）はコーナー部１２４の要部拡大断面図を示し、図２（ｃ）は溝１３０を形成する前におけるコーナー部１２４の要部拡大断面図を示す。

実施形態１に係る半導体装置１００は、図１に示すように、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２の上方に配置されたｎ⁻型半導体層（第１半導体層）１１４と、ｎ⁻型半導体層１１４の表面において、複数のストレート部１２２及び複数のコーナー部１２４に囲まれた領域に形成されたｐ^＋型半導体層（第２半導体層）１２０とを備え、ｎ⁻型半導体層１１４とｐ^＋型半導体層１２０との間にｐｎ接合が形成されている。ｐ^＋型半導体層１２０は、複数のストレート部１２２と複数のコーナー部１２４とを交互に配置して囲まれている領域であることが望ましい。ｎ⁻型半導体層１１４の表面には、酸化膜１５０を介してアノード電極１６０が形成され、ｎ^＋型半導体層１１２の表面には、カソード電極１７０が形成されている。なお、図中、符号１１０は半導体基体を示す。

ｎ^＋型半導体層１１２としては、例えばシリコン基板、炭化珪素基板、窒化ガリウム基板を用いることができる。ｎ^＋型半導体層１１２における不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３である。

ｎ⁻型半導体層１１４としては、例えばｎ^＋型半導体層１１２の表面にエピタキシャル成長させて形成した半導体層を用いることができる。ｎ⁻型半導体層１１４の不純物濃度は、例えば５×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３である。

ｐ^＋型半導体層１２０は、ｎ⁻型半導体層１１４の表面において、複数のストレート部１２２及び複数のコーナー部１２４に囲まれた領域に形成されている。ｐ^＋型半導体層１２０は、ｎ⁻型半導体層１１４の表面からｐ型不純物（例えばボロン）を注入することにより形成することができる。ｐ^＋型半導体層１２０の深さは、例えば５μｍであり、ｐ^＋型半導体層１２０の表面不純物濃度は、例えば１×１０^１６ｃｍ^−３〜１×１０^１９ｃｍ^−３である。

ストレート部１２２においては、ｐｎ接合のうちｎ⁻型半導体層１１４の表面に露出した部分（ｐｎ接合露出部）は、直線状に形成されている。

コーナー部１２４においては、ｐｎ接合のうちｎ⁻型半導体層１１４の表面に露出した部分（ｐｎ接合露出部１２８）は、曲線状（円弧状）に形成されている。

複数のコーナー部１２４のうちすべてのコーナー部１２４においては、「ｐｎ接合露出部１２８を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分Ｒ１」が除去された構造を有する溝１３０が形成されている（図２（ｂ）〜図２（ｃ）参照。）。溝１３０は、ｐｎ接合露出部１２８の円弧と同一の中心点を有する２つの円弧を含む平面扇面形状を有する。

具体的には、溝１３０の深さは、半導体装置１００の逆耐圧に相当する電圧が印加されたときにｐ^＋型半導体層１２０の底面１２６におけるｐｎ接合からｎ⁻型半導体層１１４における深さ方向に沿って伸長する空乏層１４０の終端部よりも深くなるように形成されている（図２（ｂ）参照。）。

溝１３０の内表面には、溝１３０の内表面に露出するｐｎ接合を覆うようにガラス層１３２が形成されている（図２（ｂ）参照。）。ガラス層１３２は、電気泳動法により形成することができる。

溝１３０は、上記した所定部分Ｒ１をウェットエッチングで除去することにより形成することができる。ウェットエッチングに用いる薬剤としては、フッ酸、硝酸等の酸を用いることができる。

酸化膜１５０は、酸化ケイ素からなる。アノード電極１６０は、例えばニッケルからなる。アノード電極１６０の厚さは、例えば５μｍである。カソード電極１７０は、例えばニッケルからなる。カソード電極１７０の厚さは、例えば２μｍである。

２．実施形態１に係る半導体装置１００を製造する方法
次に、実施形態１に係る半導体装置１００を製造する方法を以下に示す各工程に沿って説明する。
図３〜図５は、実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）及び図５（ａ）〜図５（ｃ）は各工程図である。

実施形態１に係る半導体装置１００は、図３〜図５に示すように、「半導体基体準備工程」、「ｐ^＋型半導体層形成工程」、「溝形成工程」、「ガラス層形成工程」及び「電極形成工程」をこの順序で実施することにより製造することができる。

（ａ）半導体基体準備工程
まず、ｎ^＋型半導体層１１２とｎ⁻型半導体層１１４とがこの順序で積層された構造を有する半導体基体１１０を準備する（図３（ａ）参照。）。

（ｂ）ｐ^＋型半導体層形成工程
次に、ｎ⁻型半導体層１１４の表面に、例えば厚さ８００ｎｍのシリコン酸化膜のマスクＭ１を形成する。そして、マスクＭ１にフォトエッチングを施すことにより所定の領域を開口した後、イオン注入法やデポジション法などの方法によりｐ型不純物（例えばボロン）をｎ⁻型半導体層１１４の表面に導入してｐ型不純物導入領域１２０’を形成する（図３（ｂ）参照。）。その後、半導体基体１１０に熱処理（例えば１０００℃）を施してｐ型不純物を拡散させることによりｐ^＋型半導体層１２０を形成する（図３（ｃ）参照。）。このとき、ｎ⁻型半導体層１１４の表面においては、複数のストレート部１２２及び複数のコーナー部１２４に囲まれた領域にｐ^＋型半導体層１２０が形成されることとなる（図１（ａ）参照。）。

（ｃ）溝形成工程
次に、マスクＭ１を除去後、熱酸化によりｎ⁻型半導体層１１４の表面に酸化膜１５０を形成した後、フォトエッチング法によって、酸化膜１５０の所定部位に所定の開口部を形成する（図４（ａ）参照。）。その後、酸化膜１５０をマスクとしてｎ⁻型半導体層１１４のウェットエッチングを行う。ｎ⁻型半導体層１１４のエッチングにおいては、コーナー部１２４において、「ｐｎ接合露出部１２８を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分Ｒ１」が除去された構造を有する溝１３０を形成する（図４（ｂ）参照。）。このとき、ｐｎ接合の終端部は、溝１３０の内部に露出することとなる。

（ｄ）ガラス層形成工程
次に、電気泳動法により溝１３０の内面及びその近傍のｎ⁻型半導体層１１４の表面にガラス組成物からなる層を形成するとともに、当該ガラス組成物からなる層を焼成することにより、パッシベーション用のガラス層１３２を形成する（図４（ｃ）参照。）。このとき、溝１３０の内部に露出するｐｎ接合の終端部はガラス層１３２に覆われた状態となる。

（ｅ）電極形成工程
次に、ｎ⁻型半導体層１１４の表面を覆うように図示しないパターンマスクを形成して、当該パターンマスクをマスクとして酸化膜１５０のエッチングを行い、アノード電極１６０を形成する部位における酸化膜１５０を除去する（図５（ａ）参照。）。その後、Ｎｉめっきを行い、ｐ^＋型半導体層１２０上にアノード電極１６０を形成する（図５（ｂ）参照。）とともに、ｎ^＋型半導体層１１２の表面にカソード電極１７０を形成する（図５（ｃ）参照。）。なお、酸化膜１５０を除去した後、アノード電極１６０及びカソード電極１７０を形成する前に、アノード電極１６０を形成する部位にアノード電極１６０とｐ^＋型半導体層１２０との密着性を高くするための粗化処理を施してもよい。

以上のようにして、実施形態１に係る半導体装置１００を製造することができる。

３．実施形態１に係る半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、複数のコーナー部１２４のうちすべてのコーナー部１２４において、「ｐｎ接合露出部１２８を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分Ｒ１」が除去された構造を有する溝１３０が形成されていることから、コーナー部１２４においては、ストレート部１２２においてよりも逆耐圧が高くなる。その結果、逆バイアス時には、逆耐圧のばらつきが小さいストレート部１２２におけるｐｎ接合から電流が流れ始めるようになる。このため、逆耐圧のばらつきが大きいコーナー部１２４から電流が流れ始める従来の半導体装置の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。

また、実施形態１に係る半導体装置１００によれば、溝１３０の深さが、半導体装置１００の逆耐圧に相当する電圧が印加されたときにｐ^＋型半導体層１２０の底面１２６におけるｐｎ接合からｎ⁻型半導体層１１４における深さ方向に沿って伸長する空乏層１４０の終端部よりも深いことから、上記した効果を確実に得ることができる。

また、実施形態１に係る半導体装置１００によれば、溝１３０が、上記した所定部分Ｒ１をウェットエッチングで除去することにより形成されていることから、溝１３０の内表面が滑らかな表面となるため、コーナー部１２４の逆耐圧をより一層高くすることが可能となる。

また、実施形態１に係る半導体装置１００によれば、溝１３０の内表面に形成されたガラス層１３２をさらに備えることから、ガラス層１３２が溝１３０の内表面に露出するｐｎ接合の終端部を覆うようになるため、逆耐圧のばらつきがより一層小さい半導体装置を提供することが可能となる。

［実施形態２］
図６は、実施形態２に係る半導体装置１０２を説明するために示す図である。なお、図６においては、説明を簡潔にするために実施形態１と同一構成要素には同一符号を付してある。

実施形態２に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ガラス層に代えて絶縁層をさらに備える点で、実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置１０２において、図６に示すように、溝１３０の内表面に形成されたガラス層１３２に代えて、溝１３０の内部全体を埋めるように形成された絶縁層１３４をさらに備える。絶縁層１３４は例えば二酸化シリコンからなる。絶縁層１３４は、化学気相法（ＣＶＤ）や物理気相法（ＰＶＤ）により形成することができる。

このように、実施形態２に係る半導体装置１０２は、ガラス層に代えて絶縁層をさらに備える点で、実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、すべてのコーナー部１２４において、「ｐｎ接合露出部１２８を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分Ｒ１」が除去された構造を有する溝１３０が形成されていることから、実施形態１に係る半導体装置１００の場合と同様に、従来の半導体装置９００の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。

また、実施形態２に係る半導体装置１０２によれば、溝１３０の内部全体を埋めるように形成された絶縁層１３４をさらに備えることから、絶縁層１３４が溝１３０の内表面に露出するｐｎ接合の終端部を覆うようになるため、実施形態１に係る半導体装置１００の場合と同様に、逆耐圧のばらつきがより一層小さい半導体装置を提供することが可能となる。

なお、実施形態２に係る半導体装置１０２は、ガラス層に代えて絶縁層をさらに備える点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

［実施形態３］
図７は、実施形態３に係る半導体装置１０４を説明するために示す図である。なお、図７においては、説明を簡潔にするために実施形態１と同一構成要素には同一符号を付してある。

実施形態３に係る半導体装置１０４は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、溝の形成方法が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態３に係る半導体装置１０４においては、溝１３０ａは、図７に示すように、所定部分Ｒ１をドライエッチングで除去することにより形成されている。

溝１３０ａの内表面には、溝１３０ａの内表面に露出するｐｎ接合の終端部を覆うようにガラス層１３６が形成されている。

このように、実施形態３に係る半導体装置１０４は、溝の形成方法が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、すべてのコーナー部１２４において、「ｐｎ接合露出部１２８を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分Ｒ１」が除去された構造を有する溝１３０ａが形成されていることから、実施形態１に係る半導体装置１００の場合と同様に、従来の半導体装置９００の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。

なお、実施形態３に係る半導体装置１０４は、溝の形成方法以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

［実施形態４］
図８は、実施形態４に係る半導体装置１０６を説明するために示す図である。なお、図８においては、説明を簡潔にするために実施形態１と同一構成要素には同一符号を付してある。

実施形態４に係る半導体装置１０６は、基本的には実施形態３に係る半導体装置１０４と同様の構成を有するが、ガラス層に代えて絶縁層をさらに備える点で、実施形態３に係る半導体装置１０４の場合とは異なる。すなわち、実施形態４に係る半導体装置１０６において、図８に示すように、溝１３０ａの内表面に形成されたガラス層１３６に代えて、溝１３０ａの内部全体を埋めるように形成された絶縁層１３８をさらに備える。絶縁層１３８は例えば二酸化シリコンからなる。絶縁層１３８は、化学気相法（ＣＶＤ）や物理気相法（ＰＶＤ）により形成することができる。

このように、実施形態４に係る半導体装置１０６は、ガラス層に代えて絶縁層をさらに備える点で、実施形態３に係る半導体装置１０４の場合とは異なるが、実施形態３に係る半導体装置１０４の場合と同様に、すべてのコーナー部１２４において、「ｐｎ接合露出部１２８を含み、かつ、ｐ^＋型半導体層１２０の底面１２６の深さを超える深さを有する所定部分Ｒ１」が除去された構造を有する溝１３０ａが形成されていることから、実施形態３に係る半導体装置１０４の場合と同様に、従来の半導体装置９００の場合よりも逆耐圧のばらつきが小さく高信頼性の半導体装置を提供することが可能となる。

また、実施形態４に係る半導体装置１０６によれば、溝１３０ａの内部全体を埋めるように形成された絶縁層１３８をさらに備えることから、絶縁層１３８が溝１３０ａの内表面に露出するｐｎ接合の終端部を覆うようになるため、実施形態３に係る半導体装置１０４の場合と同様に、逆耐圧のばらつきがより一層小さい半導体装置を提供することが可能となる。

なお、実施形態４に係る半導体装置１０６は、ガラス層に代えて絶縁層をさらに備える点以外の点においては実施形態３に係る半導体装置１０４と同様の構成を有するため、実施形態３に係る半導体装置１０４が有する効果のうち該当する効果を有する。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし、第２導電型をｎ型とした場合にも本発明を適用可能である。

（２）上記各実施形態においては、平面扇面形状を有する溝１３０を用いた場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図９は、変形例における溝の平面形状を説明するために示す図である。図９（ａ）〜図９（ｃ）は各変形例における溝の平面形状を説明するために示す図である。
例えば、２つのストレート部１２２にそれぞれ平行となるような２つの直線を含む平面三角形状を有する溝１３０ｂ（図９（ａ）参照。）を用いてもよい。また、例えば、コーナー部１２４におけるｐｎ接合露出部１２８を覆う程度の直径を持つ平面円形状を有する溝１３０ｃ（図９（ｂ）参照。）を用いてもよい。また、例えば、１つのストレート部１２２に平行となるような２つの直線を含む平面長方形状と平面扇面形状とを組み合わせた平面形状を有し、コーナー部１２４のｐｎ接合露出部１２８とストレート部１２２のｐｎ接合露出部の一部とを除去した構造を有する溝１３０ｄ（図９（ｃ）参照。）を用いてもよい。

（３）上記各実施形態においては、エッチングによって溝１３０を形成する場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、レーザー加工によって溝１３０を形成してもよく、機械加工によって溝１３０を形成してもよい。

（４）上記各実施形態においては、ダイオードを例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、サイリスタにも本発明を適用可能である。

（５）上記各実施形態においては、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２上にエピタキシャル成長法によって成長させたｎ⁻型半導体層１１４とを有する半導体基体１１０を用いた場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。ｎ⁻型半導体層１１４と、ｎ⁻型半導体層１１４の一方の表面から高濃度のｎ型不純物（例えばリン）を導入することにより形成したｎ^＋型半導体層１１２とを有する半導体基体１１０を用いた場合にも本発明を適用可能である。

１００，１０２，１０４，１０６…半導体装置、１１０…半導体基体、１１２…ｎ^＋型半導体層、１１４…ｎ⁻型半導体層、１２０…ｐ^＋型半導体層、１２２…ストレート部、１２４…コーナー部、１２６…ｐ^＋型半導体層の底面、１２８…コーナー部におけるｐｎ接合露出部、１３０，１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ…溝、１３２，１３６…ガラス層、１３４，１３８…絶縁層、１４０…空乏層、１５０…酸化膜、１６０…アノード電極、１７０…カソード電極

Claims

第１導電型の第１半導体層と、
前記第１半導体層の表面において、複数のストレート部及び複数のコーナー部に囲まれた領域に形成された、前記第１導電型とは反対の第２導電型の第２半導体層とを備え、
前記第１半導体層と前記第２半導体層との間にｐｎ接合が形成された半導体装置であって、
前記ｐｎ接合のうち、前記第１半導体層の表面に露出した部分をｐｎ接合露出部としたとき、
前記複数のコーナー部のうちすべてのコーナー部において、「前記ｐｎ接合露出部を含み、かつ、前記第２半導体層の底面の深さを超える深さを有する所定部分」が除去された構造を有する溝が形成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記溝の深さは、前記半導体装置の逆耐圧に相当する電圧が印加されたときに前記第２半導体層の底面におけるｐｎ接合から前記第１半導体層における深さ方向に沿って伸長する空乏層の終端部よりも深いことを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、
前記溝は、前記所定部分をウェットエッチングで除去することにより形成されていることを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、
前記溝は、前記所定部分をドライエッチングで除去することにより形成されていることを特徴とする半導体装置。
請求項１〜４のいずれかに記載の半導体装置において、
前記溝の内表面に形成されたガラス層をさらに備えることを特徴とする半導体装置。
請求項１〜４のいずれかに記載の半導体装置において、
前記溝の内部全体を埋めるように形成された絶縁層をさらに備えることを特徴とする半導体装置。