JP2013110331A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】高い集積度および高い耐圧を有する半導体装置を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置１００の製造方法は以下の工程を有する。第１導電型の炭化珪素層１２２を有する基板が準備される。炭化珪素層１２２上にマスク層１が形成される。マスク層１上からイオン注入することにより、炭化珪素層１２２に第２導電型のウェル領域１２３が形成される。マスク層１を形成する工程において、マスク層１の底面と傾斜面によって挟まれた角度であるテーパー角が６０°よりも大きく８０°以下の開口を有するマスク層１が形成される。
【選択図】図１０

Description

この発明は、半導体装置の製造方法に関し、より特定的には、炭化珪素層を有する半導体装置の製造方法に関する。
近年、炭化珪素を用いたＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)の製造方法の検討が行われている。ＭＯＳＦＥＴのウェル領域は、たとえば不純物イオンを炭化珪素層に注入することにより形成される。特開平６−１５１８６０号公報（特許文献１）に開示された方法によれば、傾斜面を有するゲート電極をマスクとして炭化珪素基板にイオン注入が行われ、ｐ領域（ウェル領域）が形成される。また、特開２００４−３９７４４号公報（特許文献２）に開示された方法によれば、エピタキシャル膜上に傾斜面を有するマスクが形成された後、マスクの上方からエピタキシャル膜中に不純物イオンが注入されることでベース領域（ウェル領域）が形成される。
特開平６−１５１８６０号公報 特開２００４−３９７４４号公報
マスクのテーパー角が９０°の場合、不純物イオンが高いエネルギーで炭化珪素層に注入されると、不純物イオンは炭化珪素層の厚み方向に深く注入されると同時に、炭化珪素層の厚み方向に対して垂直な方向（以降、横方向とも称す）にも広がってしまう。その結果、イオンが注入されたウェル領域の最深部付近には横方向に突出した突出部が形成される。この突出部には電界集中が発生しやすいため、このような構造を有するＭＯＳＦＥＴの耐圧は低くなるおそれがある。
一方、特許文献１に記載の方法によると、マスクのテーパー角が６０°と緩やかであるためにイオン注入により形成されたｐ領域（ウェル領域）が横方向に広がってしまう。そのため、ｐ領域の横方向の幅を小さくすることが難しく半導体装置の集積度を上げることが困難となる。また、特許文献２に記載の方法によると、たとえば１０〜６０°程度のテーパー角を有するマスクの上から不純物イオンが斜め方向に注入される。そのため、ベース領域（ウェル領域）が最深部付近で幅方向に広がってしまうために突出部が形成される。この突出部では電界集中が発生しやすくなり半導体装置の耐圧が低くなるおそれがある。
この発明は、上記のような課題を解決するために成されたものであり、高い集積度および高い耐圧を有する半導体装置の製造方法を提供することである。
本発明に係る半導体装置の製造方法は以下の工程を有する。第１導電型の炭化珪素層を有する基板が準備される。炭化珪素層上にマスク層が形成される。マスク層上からイオン注入することにより、炭化珪素層に第２導電型のウェル領域が形成される。マスク層を形成する工程において、マスク層の底面と傾斜面によって挟まれた角度であるテーパー角が６０°よりも大きく８０°以下の開口を有するマスク層が形成される。
本発明に係る半導体装置の製造方法によれば、テーパー角が６０°よりも大きく８０°以下の開口を有するマスク層が形成され、マスク層上から炭化珪素層にイオン注入される。テーパー角が６０°よりも大きくされるため、ウェル領域が炭化珪素層の厚み方向に対して垂直な方向に広がりすぎることがなく、高い集積度で半導体装置を製造することができる。また、テーパー角が８０°以下とすることにより、ウェル領域の最深部付近での横方向の突出を抑制することができる。それゆえ、ウェル領域の最深部付近での電界集中の発生を抑制することできるので、高い耐圧を有する半導体装置が得られる。
上記の半導体装置の製造方法において好ましくは、マスク層を形成する工程は、炭化珪素層上に注入阻止層を形成する工程と、注入阻止層に開口を形成する工程とを含む。ここで、「炭化珪素層上に注入阻止層を形成する」とは、炭化珪素層上に他の層を形成し、当該他の層の上に注入阻止層を形成する場合も含む。
上記の半導体装置の製造方法において好ましくは、開口を形成する工程は、注入阻止層がエッチングされることにより行われる。これにより、開口を効率的に形成することができる。
上記の半導体装置の製造方法において好ましくは、注入阻止層を形成する前に、炭化珪素層上にスルーマスク層を形成する工程をさらに有する。
これにより、スルーマスク層上に注入阻止層が形成されるので、注入阻止層をエッチングする際に、スルーマスク層の下にある炭化珪素層がエッチングされることを防止することができる。
上記の半導体装置の製造方法において好ましくは、開口を形成する工程では、スルーマスク層と注入阻止層との選択比が２以上の条件で注入阻止層がエッチングされる。これにより、炭化珪素層にダメージを与えることを抑制しつつ注入阻止層が効率的にエッチングされる。
上記の半導体装置の製造方法において好ましくは、注入阻止層の膜厚をスルーマスク層の膜厚で除した比が１０以上５０以下である。これにより、必要かつ十分な厚みのスルーマスク層を形成することができる。
上記の半導体装置の製造方法において好ましくは、開口を形成する工程は、テーパー角が９０°となるように開口を形成する工程と、開口のテーパー角が６０°よりも大きく８０°以下となるようにテーパー角を調整する工程とを含む。これにより、テーパー角を精度よく制御することができる。
本発明の製造方法によれば、高い集積度および高い耐圧を有する半導体装置を得ることができる。
本発明の一実施の形態における半導体装置を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態における半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。 本発明の一実施の形態における半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。 ウェル領域の深さ方向と不純物濃度との関係を示す図である。 マスク層のテーパー角が９０°の場合における、ウェル領域の断面形状を示す模式図である。 本発明の一実施の形態におけるウェル領域の断面形状を示す模式図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１を参照して、本実施の形態の半導体装置１００は、縦型ＤｉＭＯＳＦＥＴ(Double Implanted Metal Oxide Semiconductor Field Effect Transistor)であって、基板１０、バッファ層１２１、耐圧保持層１２２、ウェル領域１２３、ｎ+領域１２４、ｐ+領域１２５、酸化膜１２６、ソース電極１１１、上部ソース電極１２７、ゲート電極１１０、およびドレイン電極１１２を有する。
基板１０は、たとえばｎ型の導電型を有する炭化珪素からなる。バッファ層１２１は、たとえばｎ型の導電型を有する炭化珪素からなり、その厚さはたとえば０．５μｍである。またバッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3である。バッファ層１２１の不純物濃度は基板１０の不純物濃度よりも小さい。
耐圧保持層１２２は、バッファ層１２１上に形成されており、また導電型がｎ型の炭化珪素からなる。たとえば、耐圧保持層１２２の厚さは１０μｍであり、そのｎ型の導電性不純物の濃度は５×１０15ｃｍ-3である。耐圧保持層１２２の厚みはバッファ層１２１の厚みより大きく、耐圧保持層１２２の不純物濃度はバッファ層１２１の不純物濃度よりも小さい。
この耐圧保持層１２２の表面を含む領域には、導電型がｐ型である複数のウェル領域１２３が互いに間隔を隔てて形成されている。ウェル領域１２３の幅は、ウェル領域１２３の底部（基板側）に向かうに従って小さくなっている。言い換えれば、２つのウェル領域１２３に挟まれたＪＦＥＴ領域５の幅は、炭化珪素層１２２の表面から基板１０の方向に向かうに従って広くなっている。
ウェル領域１２３の内部において、ウェル領域１２３の表面層にｎ+領域１２４が形成されている。また、このｎ+領域１２４に隣接する位置には、ｐ+領域１２５が形成されている。隣接する一対のウェル領域１２３のうち、一方のウェル領域１２３におけるｎ+領域１２４上から、ウェル領域１２３、２つのウェル領域１２３の間において露出する耐圧保持層１２２、他方のウェル領域１２３および当該他方のウェル領域１２３におけるｎ+領域１２４上にまで延在するように、酸化膜１２６が形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ+領域１２４およびｐ+領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。
次に半導体装置１００の製造方法について説明する。
図３を参照して、まず基板準備工程（ステップＳ１０：図２）にて、炭化珪素からなる基板１０が準備される。基板１０の導電型は、たとえばｎ型（第１導電型）とされる。
次に、エピタキシャル層形成工程（ステップＳ２０：図２）により、バッファ層１２１および耐圧保持層１２２が、以下のように形成される。
まず基板１０の表面上にバッファ層１２１が形成される。バッファ層１２１は、導電型がｎ型（第１導電型）の炭化珪素からなり、たとえば厚さ０．５μｍのエピタキシャル層である。またバッファ層１２１におけるｎ型の導電性不純物の濃度は、たとえば５×１０17ｃｍ-3とされる。
次にバッファ層１２１上に耐圧保持層１２２が形成される。具体的には、導電型がｎ型（第１導電型）の炭化珪素からなる層が、エピタキシャル成長法によって形成される。耐圧保持層１２２の厚さは、たとえば１０μｍとされる。また耐圧保持層１２２におけるｎ型の導電性不純物の濃度は、たとえば５×１０15ｃｍ-3である。
図４を参照して、スルーマスク層形成工程（ステップＳ３０：図２）により、耐圧保持層１２２の上にスルーマスク層２が形成される。スルーマスク層２の材料は、たとえばポリシリコンである。スルーマスク層２は、たとえばＣＶＤ（Chemical Vapor Deposition）法により耐圧保持層１２２上に形成される。
後述するイオン注入工程において、不純物イオンはスルーマスク層２を通して炭化珪素層１２２に注入される。スルーマスク層２の膜厚が大きい場合、イオン注入の際に不純物イオンの通過がスルーマスク層２によって妨げられる。それゆえ、イオン注入効率の観点からは、スルーマスク層２の膜厚は小さい方が好ましい。
一方、スルーマスク層２は、後述するマスク層１をエッチングする工程において、スルーマスク層２の下に形成された炭化珪素層１２２がエッチングされること防止する、いわゆるエッチストップ層としての機能も有する。スルーマスク層２の膜厚が小さい場合、スルーマスク層２が全てエッチングされてしまい、エッチストップ層としての機能を果たすことができない。それゆえ、エッチストップ層としての機能を考慮すると、スルーマスク層２の膜厚は大きい方が好ましい。
不純物イオン注入効率とエッチストップ層との機能との両方を考慮すると、スルーマスク層２の膜厚は、０．０２μｍ以上程度０．２μｍ以下程度であることが好ましい。
また、スルーマスク層２と耐圧保持層１２２との間に酸化膜（保護膜）が設けられていてもよい。
図５を参照して、マスク層形成工程（ステップＳ４０：図２）が実施される。マスク層１を形成する工程は、炭化珪素層１２２上に注入阻止層４を形成する工程と、注入阻止層４に開口を形成する工程とを有している。まず、炭化珪素層１２２上に設けられたスルーマスク層２上に注入阻止層４が形成される。注入阻止層４の材料は、たとえば二酸化珪素（ＳｉＯ2）である。注入阻止層４は、たとえばＣＶＤ法により形成される。注入阻止層４の膜厚は、たとえば２μｍである。
注入阻止層４は、後述するイオン注入工程において、炭化珪素層１２２にイオンが注入されることを阻止する機能を有する。炭化珪素層１２２上に注入阻止層４がある部分と注入阻止層４がない部分がある場合、注入阻止層４がある炭化珪素層１２２の部分にはイオンがほとんど注入されず、注入阻止層４がない炭化珪素層１２２の部分にはイオンが注入される。注入阻止層４の膜厚は、たとえば１．５μｍ以上程度２０μｍ以下程度であることが好ましい。また、注入阻止層４の厚みをスルーマスク層２の厚みで除した膜厚比は、１０以上程度５０以下程度であることが好ましい。
図６を参照して、注入阻止層４上にフォトレジストパターン３が形成される。このフォトレジストパターン３は、後述するイオン注入工程において、ウェル領域１２３が形成される部分の位置に開口部を有するように形成される。フォトレジストパターン３は、たとえば注入阻止層４の表面の全面にフォトレジストを塗布した後に、開口部に対応する部分以外の部分を硬化し、開口部に対応する未硬化部分を除去するなどによって形成することができる。
図７を参照して、フォトレジストパターン３をマスクとしたエッチングが行われる。エッチングは、たとえばＣＨＦ3を含むガスを用いたＲＩＥ（Reactive Ion Etching）により行われる。これにより、フォトレジストパターン３の開口部に位置する注入阻止層４の一部がその厚さ方向（図中縦方向）にエッチングされることで、注入阻止層４に開口（図中、マスク層１の左右の部分）が形成される。このようにして、テーパー角が９０°程度であるマスク層１が形成される。
なお、上記エッチングによってスルーマスク層２の一部が除去されてもよい。また、スルーマスク層２と注入阻止層４とのエッチング選択比が２以上であることが好ましい。より好ましくは、スルーマスク層２と注入阻止層４とのエッチング選択比が２以上１０以下である。
図８を参照して、マスク層１上に残留したフォトレジストパターン３が除去される。
図９を参照して、マスク層１のショルダー部分をエッチングすることにより、マスク層１にテーパー角θを設ける。エッチングには、たとえばＣＦ4とＯ2との混合ガスが用いられ、圧力は１Ｐａである。マイクロ波のパワーは、たとえば９００Ｗである。これにより、テーパー角が６０°よりも大きく８０°以下の開口を有するマスク層１が形成されるように、テーパー角が調整される。
エッチングに用いられる混合ガスの組成比（Ｏ2／（ＣＦ4＋Ｏ2））は、好ましくは１０％以上５０％以下である。たとえば、組成比（Ｏ2／（ＣＦ4＋Ｏ2））が１５％、２０％、２５％、３０％、３５％、４０％の場合、テーパー角はそれぞれ、８４°、８０°、７６°、７３°、７０°、６４°程度となる。
なお、テーパー角θとは、マスク層１の底面（図中下側の面）と傾斜面とによって挟まれた角度のことである。
図１０を参照して、注入工程（ステップＳ５０：図２）により、ウェル領域１２３が、以下のように形成される。
まず、マスク層１上からｐ型（第２導電型）不純物のイオンを炭化珪素層１２２に注入することにより、炭化珪素層１２２にウェル領域１２３が形成される。ここで、イオン注入Ｊは、たとえばマスク層１の開口部からスルーマスク層２を通して炭化珪素層１２２にｐ型（第２導電型）不純物のイオンを注入することにより行われる。ｐ型不純物としては、たとえばアルミニウムなどを用いることができる。なお、イオン注入Ｊは炭化珪素層１２２の厚み方向に行われる。
イオン注入Ｊは、異なる注入エネルギーを有する不純物イオンを何段階かに分けて注入することにより行われてもよい（多段注入）。注入エネルギーが高い場合、不純物イオンは炭化珪素層１２２の深くまで注入され、注入エネルギーが低い場合、不純物イオンは炭化珪素層１２２の浅い位置に注入される。
図１５は、ウェル領域１２３の深さ方向における不純物イオンの濃度を示している。たとえば、上述した多段注入によって、図１５のように不純物イオンの濃度が深さ方向に変化したウェル領域１２３が形成される。
図１６は、マスク層１のテーパー角が９０°の場合における、ウェル領域１２３の断面形状を示している。図１６に見られるように、ウェル領域１２３の最深部付近においてウェル領域１２３が横方向に突き出るように広がっている。この横方向に突出した突出部は電界集中が発生しやすいため、半導体装置１００の耐圧を下げる原因になる。
一方、図１７は、マスク層１のテーパー角が６０°よりも大きく８０°以下である場合における、ウェル領域１２３の断面形状を示している。図１７に見られるように、ウェル領域１２３の横方向（幅方向）の広がりはウェル領域１２３の底側（基板側）に向かって狭くなる。また、テーパー角が６０°よりも大きく８０°以下の場合は、テーパー角が９０°の場合に見られたようなウェル領域１２３の最深部付近における横方向（幅方向）に広がった突出部が形成されない。そのため、ウェル領域１２３の最深部付近において、電界集中が発生することを抑制することができる。また、ウェル領域１２３の最深部付近に形成される突出部によってＪＦＥＴ領域５が狭窄することを抑制することができる。
図１１を参照して、マスク層１およびスルーマスク層２が除去される。マスク層１およびスルーマスク層２の除去は、たとえばフッ酸を用いてエッチングすることにより行われる。
図１２を参照して、ｎ+領域１２４と、ｐ+領域１２５とが、以下のように形成される。ｎ型の導電性不純物を所定の領域に選択的に注入することによってｎ+領域１２４が形成され、また導電型がｐ型の導電性不純物を所定の領域に選択的に注入することによってｐ+領域１２５が形成される。なお不純物の選択的な注入は、たとえば酸化膜からなるマスクを用いて行われる。
このような注入工程の後、活性化アニール工程（ステップＳ６０：図２）が実施される。たとえば、アルゴン雰囲気中、加熱温度１７００℃で３０分間のアニールが行われる。
図１３を参照して、ゲート絶縁膜形成工程（ステップＳ７０：図２）が行われる。具体的には、耐圧保持層１２２と、ウェル領域１２３と、ｎ+領域１２４と、ｐ+領域１２５との上を覆うように、酸化膜１２６が形成される。この形成はドライ酸化（熱酸化）により行われてもよい。ドライ酸化の条件は、たとえば、加熱温度が１２００℃であり、また加熱時間が３０分である。
その後、窒素アニール工程（ステップＳ８０：図２）が行われる。具体的には、一酸化窒素（ＮＯ）雰囲気中でのアニール処理が行われる。この処理の条件は、たとえば加熱温度が１１００℃であり、加熱時間が１２０分である。この結果、耐圧保持層１２２、ウェル領域１２３、ｎ+領域１２４、およびｐ+領域１２５の各々と、酸化膜１２６との界面近傍に、窒素原子が導入される。
なおこの一酸化窒素を用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニール処理が行われてもよい。この処理の条件は、たとえば、加熱温度が１１００℃であり、加熱時間が６０分である。
図１４を参照して、電極形成工程（ステップＳ９０：図２）により、ソース電極１１１およびドレイン電極１１２が、以下のように形成される。
まず酸化膜１２６上に、フォトリソグラフィ法を用いて、パターンを有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、酸化膜１２６のうちｎ+領域１２４およびｐ+領域１２５上に位置する部分がエッチングにより除去される。これにより酸化膜１２６に開口部が形成される。次に、この開口部においてｎ+領域１２４およびｐ+領域１２５の各々と接触するように導電体膜が形成される。次にレジスト膜を除去することにより、上記導体膜のうちレジスト膜上に位置していた部分の除去（リフトオフ）が行われる。この導体膜は、金属膜であってもよく、たとえばニッケル（Ｎｉ）からなる。このリフトオフの結果、ソース電極１１１が形成される。また、基板１０の裏面上にドレイン電極１１２が形成される。
なお、ここでアロイ化のための熱処理が行なわれることが好ましい。たとえば、不活性ガスであるアルゴン（Ａｒ）ガスの雰囲気中、加熱温度９５０℃で２分の熱処理が行なわれる。
再び図１を参照して、ソース電極１１１上に上部ソース電極１２７が形成される。以上により、半導体装置１００が得られる。
なお本実施の形態における導電型が入れ替えられた構成、すなわちｐ型とｎ型とが入れ替えられた構成を用いることもできる。また、本実施の形態では、半導体装置１００の例としてＤｉＭＯＳＦＥＴについて説明したが、たとえば半導体装置１００はトレンチ型ＭＯＳＦＥＴであってもよい。また、上記製造方法は、ＭＯＳＦＥＴ以外のＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオードなど種々の半導体デバイスの作製に用いることができる。
また、本実施の形態では、マスク層１（注入阻止層４）の材料として二酸化珪素が用いられ、スルーマスク層２としてポリシリコンが用いられる場合を説明したが、マスク層１（注入阻止層４）の材料としてポリシリコンが用いられ、スルーマスク層２の材料として二酸化珪素が用いられてもよい。
次に、本実施の形態の作用効果について説明する。
本実施の形態に係る半導体装置１００の製造方法によれば、テーパー角が６０°よりも大きく８０°以下の開口を有するマスク層１上から炭化珪素層１２２にイオン注入されることでウェル領域１２３が形成される。それゆえ、ウェル領域１２３が炭化珪素層１２２の厚み方向に対して垂直な方向に広がりすぎることがなく、高い集積度で半導体装置１００を製造することができる。また、ウェル領域１２３の広がりによりＪＦＥＴ領域５が狭窄されることがないので、低いオン抵抗を実現することができる。さらに、ウェル領域１２３の最深部付近において横方向に広がる突出部の形成を抑制することができる。それゆえ、ウェル領域１２３の最深部付近での電界集中の発生を抑制することできるので、高い耐圧を有する半導体装置１００が得られる。
また、集積度を向上させる観点からは、テーパー角が６５°以上であることがより好ましく、電界集中抑制の観点からは、テーパー角が７５°以下であることがより好ましい。
また、本実施の形態の製造方法では、注入阻止層４を形成する前に、炭化珪素層１２２上にスルーマスク層２が形成される。それゆえ、注入阻止層４をエッチングして開口を形成する際に、スルーマスク層２の下にある炭化珪素層１２２がエッチングされることを防止することができる。
さらに、本実施の形態の製造方法では、テーパー角が９０°となるように開口を形成する工程を実施し、その後、開口のテーパー角が６０°よりも大きく８０°以下となるようにテーパー角を調整する。そのため、テーパー角を精度よく制御することができる。
さらに、本実施の形態の製造方法では、マスク層１（注入阻止層４）やスルーマスク層２の材料として、二酸化珪素やポリシリコンが使用される。これらの材料は非金属であるために、金属汚染を防ぐことができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ マスク層、２ スルーマスク層、３ レジストパターン、４ 注入阻止層、５ ＪＦＥＴ領域、１０ 基板、１００ 半導体装置、１１０ ゲート電極、１１１ ソース電極、１１２ ドレイン電極、１２１ バッファ層、１２２ 炭化珪素層（耐圧保持層）、１２３ ウェル領域、１２４ ｎ+領域、１２５ ｐ+領域、１２６ 酸化膜、１２７ 上部ソース電極。

Claims (7)

  1. 第１導電型の炭化珪素層を有する基板を準備する工程と、
    前記炭化珪素層上にマスク層を形成する工程と、
    前記マスク層上からイオン注入することにより、前記炭化珪素層に第２導電型のウェル領域を形成する工程とを備え、
    前記マスク層を形成する工程において、前記マスク層の底面と傾斜面とによって挟まれた角度であるテーパー角が６０°よりも大きく８０°以下の開口を有する前記マスク層が形成される、半導体装置の製造方法。
  2. 前記マスク層を形成する工程は、前記炭化珪素層上に注入阻止層を形成する工程と、前記注入阻止層に前記開口を形成する工程とを含む、請求項１に記載の半導体装置の製造方法。
  3. 前記開口を形成する工程は、前記注入阻止層がエッチングされることにより行われる、請求項２に記載の半導体装置の製造方法。
  4. 前記注入阻止層を形成する前に、前記炭化珪素層上にスルーマスク層を形成する工程をさらに備える、請求項３に記載の半導体装置の製造方法。
  5. 前記開口を形成する工程では、前記スルーマスク層と前記注入阻止層との選択比が２以上の条件で前記注入阻止層がエッチングされる、請求項４に記載の半導体装置の製造方法。
  6. 前記注入阻止層の膜厚を前記スルーマスク層の膜厚で除した比が１０以上５０以下である、請求項４または５に記載の半導体装置の製造方法。
  7. 前記開口を形成する工程は、前記テーパー角が９０°となるように前記開口を形成する工程と、前記開口の前記テーパー角が６０°よりも大きく８０°以下となるように前記テーパー角を調整する工程とを含む、請求項２〜６のいずれか１項に記載の半導体装置の製造方法。
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