JP2006237511A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】炭化珪素層を有する半導体素子において、チャネル抵抗を低減し、オン抵抗を低く抑える。
【解決手段】炭化珪素層10の上に形成されたゲート絶縁膜17およびソース電極18と、ゲート電極19と、炭化珪素層10に形成されたウェル領域13と、ウェル領域13の内部に形成され、ソース電極18に電気的に接触する第1導電型のソース領域14と、炭化珪素層10のうちウェル領域13が形成されていない部分から構成される第1導電型の高抵抗領域12とを備え、ウェル領域13のうちソース領域14が形成されていない部分は第2導電型であり、ウェル領域13のチャネル方向に沿った断面において、ウェル領域13の側面Aと炭化珪素層10の表面に平行な平面とのなす角度αは、ソース領域14の側面Bと炭化珪素層10の表面に平行な平面とのなす角度βよりも大きい。
【選択図】図1
【解決手段】炭化珪素層10の上に形成されたゲート絶縁膜17およびソース電極18と、ゲート電極19と、炭化珪素層10に形成されたウェル領域13と、ウェル領域13の内部に形成され、ソース電極18に電気的に接触する第1導電型のソース領域14と、炭化珪素層10のうちウェル領域13が形成されていない部分から構成される第1導電型の高抵抗領域12とを備え、ウェル領域13のうちソース領域14が形成されていない部分は第2導電型であり、ウェル領域13のチャネル方向に沿った断面において、ウェル領域13の側面Aと炭化珪素層10の表面に平行な平面とのなす角度αは、ソース領域14の側面Bと炭化珪素層10の表面に平行な平面とのなす角度βよりも大きい。
【選択図】図1
Description
本発明は、炭化珪素層を有する半導体装置及びその製造方法に関する。
炭化珪素(シリコンカーバイド:SiC)は、珪素(Si)に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。SiCを用いたパワー素子は、Siパワー素子よりも電力損失を大幅に低減できるなどの利点がある。SiCを用いたパワー素子のうち代表的なスイッチング素子として、例えば特許文献1に開示されるような縦型MOSFETが知られている。
以下、図面を参照しながら、SiCを用いた従来のMOSFETの構成を、縦型蓄積型MOSFETを例に説明する。縦型蓄積型MOSFETは、一般的に複数のユニットセルを備えている。図13は、従来の縦型蓄積型MOSFETにおけるユニットセル200を示す断面模式図である。
縦型蓄積型MOSFETは、半導体基板11の主面上に形成された炭化珪素層10を有している。半導体基板11は、例えば、4H−SiCからなるn+型の炭化珪素基板であり、典型的には(0001)Si面より数度(オフ角)傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素層10は、ドリフト領域12、p型ウェル領域113、ソース領域114、コンタクト領域(p+領域)115を有している。ウェル領域113は、炭化珪素層10のうち選択された領域にp型の不純物(例えばAl)を注入することによって形成されている。コンタクト領域115は、ウェル領域113の内部に形成され、ウェル領域113におけるp型の不純物濃度よりも高い濃度でp型の不純物(Al)を含む領域である。ソース領域114は、ウェル領域113の上部に設けられたn型の領域であり、炭化珪素層10にn型の不純物(例えば窒素)を注入することによって形成されている。ドリフト領域12は、炭化珪素層10のうちウェル領域113およびソース領域114が形成されていない領域から構成され、その導電型はn型である。ソース領域114とドリフト領域112とは、炭化珪素層10の表面に形成されたチャネル層16によって接続されている。
チャネル層16の上には、ゲート酸化膜17を介して、ゲート電極19が設けられている。ゲート電極19は、層間絶縁膜22で覆われている。炭化珪素層10の上にはソース電極18が形成されている。ソース電極18は、コンタクト領域115およびソース領域114と接続されている。ソース電極18は、また、ソース電極18の上に形成された上部配線電極23と接続されている。炭化珪素基板11の裏面には、ドレイン電極21が形成されている。
このようなユニットセル200を備えたMOSFETでは、ゲート電極19に電圧を印加すると、ゲート電極19の下にあるチャネル層16に電流を流すことができるため、ドレイン電極21からドリフト領域12、チャネル層16およびソース領域114を介してソース電極18へ電流が流れる。
上記MOSFETを作製する際には、炭化珪素層10に対して不純物を注入することによって、ウェル領域113、ソース領域114およびコンタクト領域115などの領域をそれぞれ規定する不純物注入領域を形成する必要がある。本明細書では、炭化珪素層に対して不純物を注入することによって形成される領域を「不純物注入領域」と称することにする。
炭化珪素層10に対する不純物の注入は、シリコン層に対する不純物の注入よりも高い温度(500℃程度)で行われるため、炭化珪素層10に不純物を注入するプロセスで用いる不純物注入用マスクとして、耐熱性の高いSiO2膜が主に用いられる。また、シリコン層に対して不純物を注入する場合とは異なり、炭化珪素層10に注入された不純物は1700℃程度の高温で活性化される。さらに、炭化珪素層10では不純物の熱拡散がほとんど生じないため、炭化珪素層10の伝導度を制御するためには、炭化珪素層10のうちウェル領域113などを形成しようとする領域に不純物注入領域を形成する必要があり、そのような不純物注入領域は、エネルギーを変えながら何重にも不純物を打ち込む、いわゆる多段注入を行うことによって形成される。
以下、図面を参照しながら、炭化珪素層に不純物注入領域を形成する一般的なプロセスを、p型のウェル領域とn型のソース領域とを形成するプロセスを例に説明する。
まず、図14(a)に示すように、半導体基板11の上にn型の炭化珪素層10を堆積し、次いで、図14(b)に示すように、炭化珪素層10の上にSiO2層(厚さ:約2μm)134を堆積する。
続いて、SiO2層134の上にフォトレジストを塗布してパターニングすることにより、図14(c)に示すように、SiO2層134の表面のうち選択された領域上にフォトレジスト層136を形成する。
次に、図15(a)に示すように、フォトレジスト層136をマスクとして、RIE(Reactive Ion Etching)法を用いてSiO2層134のドライエッチングを行い、SiO2からなるマスク(p型不純物注入用マスク)134aを形成する。ドライエッチングは、半導体基板11を設置した反応室内にCHF3を導入し、プラズマを発生させて行うことができる。反応室内の圧力は0.6Paとする。ここでは、フォトレジスト層136が十分な厚さを有するように予め調整されており、フォトレジスト層136はドライエッチングによって完全に除去されず、フォトレジスト層136の一部がフォトレジスト層136aとして残るようにエッチング条件を設定している。
フォトレジスト層136aを除去した後、図15(b)に示すように、p型不純物注入用マスク134aを用いて炭化珪素層10のうち選択された領域にp型の不純物を注入する。これにより、p型不純物注入領域138が形成される。p型不純物注入領域138の炭化珪素層表面からの深さは1μm程度とする。不純物の注入は、不純物注入領域138の結晶性を向上させるために、室温ではなく、炭化珪素層10を例えば500℃の温度に加熱して行うことが好ましい。この後、図15(c)に示すように、p型不純物注入用マスク134aをバッファードフッ酸で除去する。
続いて、図16(a)に示すように、炭化珪素層10の上にSiO2層(厚さ:例えば1.4μm)140を堆積する。
次いで、SiO2層140の上にフォトレジストを塗布してパターニングすることにより、図16(b)に示すように、SiO2層140の表面のうち選択された領域上にフォトレジスト層142を形成する。
この後、図16(c)に示すように、フォトレジスト層142をマスクとしてSiO2層140のドライエッチングを行い、SiO2からなるマスク(n型不純物注入用マスク)140aを形成する。ここでは、フォトレジスト層142の一部がフォトレジスト層142aとして残るようにエッチング条件を設定している。ドライエッチングは、図15(a)を参照しながら説明した方法と同様の方法で行うことができる。
次いで、フォトレジスト層142aを除去した後、図17(a)に示すように、n型不純物注入用マスク140aを用いてp型不純物注入領域138のうち選択された領域にn型の不純物を注入する。不純物の注入は、図15(b)を参照しながら説明したように、炭化珪素層10を例えば500℃の温度に加熱して行う。これにより、後にソース領域となるn型不純物注入領域144が形成される。n型不純物注入領域144の炭化珪素層表面からの深さは0.4μm程度とする。なお、p型不純物注入領域138のうちn型の不純物が注入されなかった領域138aは、後にウェル領域となる。また、炭化珪素層10のうち不純物が注入されなかった領域はドリフト領域12となる。この後、図17(b)に示すように、n型不純物注入用マスク140aをバッファードフッ酸で除去する。
この後、必要に応じて、上記と同様の方法で、他のSiO2マスクを用いて炭化珪素層10にp型不純物を注入することにより、コンタクト領域を規定するp型不純物注入領域(図示せず)を形成する。このとき、コンタクト領域を規定するp型不純物注入領域が、後にウェル領域になるp型不純物領域138aと接触するように、注入の際のエネルギーや注入に用いるマスクの形状を適宜選択する。
以上のプロセスで形成されたp型不純物注入領域138a、n型不純物注入領域144、およびコンタクト領域を規定するp型不純物領域に対して1700℃程度の温度で活性化アニールを行うことにより、図17(c)に示すように、ウェル領域113、ソース領域114およびコンタクト領域115が得られる。上述したように、炭化珪素層10に注入された不純物は高温でもほとんど拡散しない(拡散係数が小さい)ため、活性化アニールによって不純物注入領域の界面はほとんど変化しない。
このように、ウェル領域113、ソース領域114およびコンタクト領域115などは、炭化珪素層10に対して不純物を注入するプロセス(不純物注入プロセス)および活性化アニールによって形成される。なお、これらの領域を形成した後、チャネル層16、ゲート絶縁膜17、ドレイン電極21、ソース電極18、ゲート電極19、層間絶縁膜22および上部配線電極23などを形成することにより、図13に示すようなMOSFETを作製できる。
特許第3460585号明細書
本発明者らは、図14〜17を参照しながら上述した不純物注入プロセスに着目して、従来のMOSFETにおける問題点を検討した結果、次のような知見を得た。
再び図13を参照する。ウェル領域113のドリフト領域12に接する側面A(以下、単に「ウェル領域113の側面A」とする)と炭化珪素層10の表面との間の角度をα(α≦90°)とし、ソース領域114のウェル領域113に接する側面B(以下、単に「ソース領域114の側面B」)とする)と炭化珪素層10の表面と間の角度をβ(β≦90°)とする。上記不純物注入プロセスを用いてMOSFETを作製すると、角度αおよびβは、それぞれ、不純物注入の際に用いるマスクの形状によって決まる。具体的には、図15(b)に示すp型不純物注入用マスク134aの側面が炭化珪素層10の表面に対して垂直のとき、すなわち、図15(b)に示す断面図においてp型不純物注入用マスク134aの側面と底面(炭化珪素層10の表面)とのなす角度γが90°のとき、図13に示す角度αは略直角となる。また、図15(b)に示す断面図において、p型不純物注入用マスク134aの側面と底面との間の角度γが鋭角のとき(γ<90°)、図13に示す角度αは鋭角になる。同様に、角度βは、図17(a)に示すSiO2マスク140aにおける側面と底面との間の角度ωに依存する。なお、本明細書では、不純物注入用マスクにおける側面と底面との間の角度(角度γ、ωなど)を「側壁の傾斜角」と称することにする。
従来の不純物注入プロセスでは、注入用マスクにおける側壁の傾斜角と不純物注入領域の側面の角度との関係を考慮した注入用マスクの設計が行われておらず、p型不純物注入用マスク134aもn型不純物注入用マスク140aも同様の方法で形成されていた。従って、これらの不純物注入用マスク134aおよび140aにおける側壁の傾斜角は略等しく(γ=ω)、その結果、図13に示すように、形成されたウェル領域113の側面Aと、ソース領域114の側面Bとは略平行であり、角度αと角度βとは略等しかった(α=β)。
このようなMOSFETでは、炭化珪素層10の表面のうちソース領域114とドリフト領域12とを接続するチャネル部分の長さ(ゲート長)Lgは、p型不純物注入用マスク134aの幅とn型不純物注入用マスク140aの幅との差の1/2の長さLmによって規定される。具体的には、角度αおよびβが等しいと(α=β)、ゲート長Lgは長さLmと略同じになるか、あるいはゲート長Lgは長さLmよりも大きくなる(Lg≧Lm)。ここで、長さLmは、不純物注入用マスクのパターニングを行うためのフォトリソグラフィ工程における露光装置のマスクアライメント精度を考慮して設計される。そのため、ゲート長Lgも不純物注入用マスクの加工精度に依存することになり、ゲート長Lgを小さくしようとしてもマスクの加工精度に制限されてしまう。例えば、露光装置としてコンタクトアライナーを使用する場合、長さLmの設計値を2μmよりも大きくする必要があり、従ってゲート長Lgの設計値も2μmよりも大きくなる。長さLmがより小さくなるように各不純物注入用マスクの幅を設計してゲート長Lgを2μm以下にしようとしても、不純物注入用マスクの加工ずれにより、ソース領域114とドリフト領域12とが接してしまい(Lg=0)、チャネル部分を確保できないおそれがある。
このように、従来は、ゲート長Lgの設計値が露光装置の合わせ精度に制限されるため、ゲート長Lgを短く抑えてチャネル部分の抵抗(チャネル抵抗)を低減することは困難であった。一般的に、炭化珪素を用いたMOSFETでは、素子全体のオン抵抗のうちチャネル抵抗の占める割合が大きいため、チャネル抵抗を低減できなければ、素子全体のオン抵抗を十分に低減することができず、低損失化を実現できない。
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、炭化珪素層を有する半導体素子において、チャネル抵抗を低減し、素子全体のオン抵抗を低減することにある。
本発明の半導体素子は、基板と、前記基板の主面上に設けられた炭化珪素層と、前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、前記ゲート絶縁膜上に設けられたゲート電極と、前記基板の裏面に設けられたドレイン電極とを備えた半導体素子であって、前記炭化珪素層に形成されたウェル領域と、前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第1導電型のソース領域と前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第1導電型の高抵抗領域とをさらに備え、前記ウェル領域のうち前記ソース領域が形成されていない部分は第2導電型であり、前記ウェル領域のチャネル方向に沿った断面において、前記ウェル領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度αは、前記ソース領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度βよりも大きい。
ある好ましい実施形態において、前記角度βは80度以下である。
本発明の他の半導体素子は、基板と、前記基板の主面上に設けられた炭化珪素層と、前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、前記ゲート絶縁膜上に設けられたゲート電極と、前記基板の裏面に設けられたドレイン電極とを備えた半導体素子であって、前記炭化珪素層に形成されたウェル領域と、前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第1導電型のソース領域と前記炭化珪素層のうち前記複数のウェル領域が形成されていない部分から構成される第1導電型の高抵抗領域とをさらに備え、前記ウェル領域のうち前記ソース領域が形成されていない部分は第2導電型であり、前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Lgは、前記ソース領域の底面を含む平面における前記ウェル領域の端部と前記ソース領域の端部との距離Lよりも小さい。
ある好ましい実施形態において、前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Lgは2μm以下である。
前記炭化珪素層と前記ゲート絶縁膜との間に、前記ソース領域を前記高抵抗領域に接続するチャネル層をさらに備えてもよい。
前記基板は炭化珪素基板であってもよい。あるいは、前記基板はシリコン基板であってもよい。
本発明の半導体素子の製造方法は、(A)表面に炭化珪素層が形成された基板を用意する工程と、(B)高濃度注入用マスクを用いて、前記炭化珪素層の選択された第1領域に第1導電型不純物をイオン注入して、ソース領域を形成する工程と、(C)低濃度注入用マスクを用いて、前記炭化珪素層のうち前記第1領域を含むように選択され、前記第1領域よりも深い第2領域に第2導電型不純物をイオン注入して、低濃度不純物領域を形成する工程とを包含し、前記高濃度注入用マスクにおける側壁の傾斜角ωは、前記低濃度注入用マスクにおける側壁の傾斜角γよりも小さい。
ある好ましい実施形態において、前記工程(B)は前記工程(C)の後に行われ、前記工程(B)は、前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程を含む。
前記工程(B)は前記工程(C)の前に行われ、前記工程(B)は、前記低濃度注入用マスクを形成する工程と、前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程とを含み、前記工程(B)と前記工程(C)との間に、前記膜を除去する工程をさらに包含してもよい。
ある好ましい実施形態において、前記工程(B)は前記工程(C)の前に行われ、前記工程(B)は、第1の膜から前記高濃度注入用マスクを形成する工程を含み、前記工程(C)は、前記第1の膜と異なる第2の膜から前記低濃度注入用マスクを形成する工程を含んでもよい。
前記工程(C)は前記工程(B)の前に行われ、前記工程(C)は、第2の膜から前記低濃度注入用マスクを形成する工程を含み、前記工程(B)は、前記第2の膜と異なる第1の膜から前記高濃度注入用マスクを形成する工程を含んでもよい。
本発明によると、炭化珪素層を有する半導体素子において、炭化珪素層に対して不純物を注入する際に用いるマスクの加工精度にかかわらず、信頼性を確保しつつ、ゲート長を従来よりも小さくできる。従って、チャネル抵抗を低減できるので、素子全体のオン抵抗を低減できる。
さらに、本発明によると、製造プロセスを複雑化することなく、オン抵抗の低減された半導体素子を提供できる。
以下、図面を参照しながら、本発明による半導体素子の実施形態を説明する。
(第1の実施形態)
図1は、本実施形態の半導体素子の構造を示す断面模式図である。本実施形態の半導体素子は、炭化珪素を用いた縦型MOSFETであり、蓄積チャネル構造を有している。図1では、ゲート電極を中心とした単一のユニットセル100を示しているが、本実施形態の半導体素子は、典型的には複数のユニットセルから構成されている。なお、縦型MOSFETにおける「ユニットセル」は、一般的にはソース電極を中心とする単位構造を指す場合が多いが、本明細書では、図1に示すようにゲート電極を中心とした単位構造を指すものとする。
図1は、本実施形態の半導体素子の構造を示す断面模式図である。本実施形態の半導体素子は、炭化珪素を用いた縦型MOSFETであり、蓄積チャネル構造を有している。図1では、ゲート電極を中心とした単一のユニットセル100を示しているが、本実施形態の半導体素子は、典型的には複数のユニットセルから構成されている。なお、縦型MOSFETにおける「ユニットセル」は、一般的にはソース電極を中心とする単位構造を指す場合が多いが、本明細書では、図1に示すようにゲート電極を中心とした単位構造を指すものとする。
本実施形態の縦型MOSFETは、4H−SiC(0001)からなるn+型の半導体基板11と、半導体基板11の上に形成された4H−SiC(0001)からなる炭化珪素層10とを有している。半導体基板11は、(0001)Si面より<11−20>(112バー0)方向に約8度(オフ角)傾けた表面を有するオフカット基板である。半導体基板11の抵抗率は約0.02Ωcm2である。炭化珪素層10は、半導体基板11の主面上にエピタキシャル成長によって形成されたエピタキシャル層(厚さ:約8μm)である。なお、半導体基板11と炭化珪素層10との間に、バッファー層と呼ばれる高濃度のn型炭化珪素層を介在させてもよい。
炭化珪素層10は、ドリフト領域12、p型ウェル領域13、およびソース領域14を有している。ウェル領域13は、炭化珪素層10のうち選択された領域にp型の不純物(Al)を注入した後、約1700度の温度でアニールを行うことによって形成されている。ウェル領域13におけるAl濃度は約2×1018cm-3であり、ウェル領域13の底面の深さは炭化珪素層10の表面から1μm程度である。ソース領域14は、ウェル領域13の上部に設けられたn型の領域である。ソース領域14は、炭化珪素層10にn型の不純物(窒素)を注入した後、約1700度の温度でアニールを行うことによって形成されている。ソース領域14における窒素濃度は1×1019cm-3であり、ソース領域14の底面の深さは炭化珪素層10の表面から約0.4μm程度である。なお、炭化珪素層10は、ウェル領域13と接するコンタクト領域15を有していてもよい。コンタクト領域15は、ウェル領域13におけるp型の不純物濃度よりも高い濃度でp型の不純物(Al)を含むp+型の領域である。ドリフト領域(高抵抗領域)12は、炭化珪素層10のうちウェル領域13およびソース領域14が形成されていない領域から構成されたn型の領域である。ドリフト領域12におけるn型の不純物(窒素)の濃度は8×1015cm-3である。
ソース領域14とドリフト領域12とは、炭化珪素層10の表面に形成されたチャネル層16によって接続されている。ここでは、チャネル層16は、隣接するウェル領域13の上に、これらの間に位置するドリフト領域12を跨いで形成されている。チャネル層16は、例えばn型4H−SiCからなる層を含んでいる。本実施形態におけるチャネル層16は、意図的なドーピングを行わないで形成されたアンドープSiC層とn型不純物を含むSiC層(ドープ層)とを交互に積層させた構造を有するデルタドープ層である。ドープ層の厚さは10nm程度、アンドープSiC層の厚さは40nm程度であり、デルタドープ層全体の厚さは約0.2μmである。なお、チャネル層16はデルタドープ層に限定されず、エピタキシャル成長によって形成されたn型のSiC層であってもよい。また、図1では、チャネル層16の下面がソース領域14の上面に接するように配置されているが、半導体素子の作製プロセスによっては、チャネル層16の端面がソース領域14の端面に接するように配置される場合もある。
チャネル層16の上には、厚さが約80nmのゲート絶縁膜17を介して、ゲート電極19が設けられている。ゲート絶縁膜17は、炭化珪素層の表面を熱酸化することによって形成できる。本実施形態におけるゲート電極19はアルミニウムから形成されているが、他の金属やポリシリコン等の半導体から形成されていてもよい。
また、炭化珪素層10の上には、ソース領域14と接するソース電極18が設けられている。ソース電極18は、ソース領域14とオーミック接合を形成している。このようなソース電極18は、例えばニッケル膜を形成した後、約1000℃の温度で熱処理を行うことによって形成できる。ソース電極18は、コンタクト領域15を介してウェル領域13と電気的に接続されていてもよく、これによって、ソース電極14とウェル領域13との間の電気抵抗を低減できる。
半導体基板11の裏面には、例えばニッケルからなるドレイン電極21が設けられている。ドレイン電極21は、半導体基板11とオーミック接合を形成している。このようなどレイン電極21は、ニッケル膜を形成した後に、約1000℃の温度で熱処理を行うことによって形成できる。
ゲート電極19は層間絶縁膜22で覆われており、層間絶縁膜22およびソース電極18の上には上部配線電極23が形成されている。上部配線電極23は、複数のユニットセルにおけるソース電極19を互いに電気的に接続している。
このようなMOSFETでは、ソース電極18を設置した状態で、ドレイン電極21およびゲート電極19にプラスの電圧を印加すると、チャネル層16に電流が流れるので、ドレイン電極21からドリフト領域12、チャネル層16およびソース領域14を介してソース電極18へ電流(ドレイン電流)を流すことができる。
本実施形態のMOSFETは、図13に示す従来のMOSFETと比べて、以下の点で異なっている。
本実施形態では、ウェル領域13のチャネル方向に沿った断面において、ウェル領域13の側面Aと炭化珪素層10の表面に平行な平面とのなす角度αは、ソース領域14の側面Bと炭化珪素層10の表面に平行な平面とのなす角度βよりも大きい。従って、ウェル領域13の上面におけるウェル領域13の端部とソース領域14の端部との距離、すなわちゲート長Lgは、ソース領域14の底面を含む平面におけるウェル領域13の端部とソース領域14の端部との距離Lよりも小さくなる。また、後述するように、本実施形態によると、p型不純物注入用マスクおよびn型不純物注入用マスクの幅によって規定される長さLmよりもゲート長Lgを短くできる。
前述したように、従来のMOSFETにおけるゲート長Lgは、マスクの幅によって規定される長さLmと略同じか、または長さLmよりも大きく、マスクの加工精度に依存していた。これに対し、本実施形態のMOSFETでは、後述するようなプロセスを用いるために、ゲート長Lgをマスクの加工精度による限界を超えてさらに小さくすることが可能になる。その結果、チャネル抵抗を従来よりも低減でき、素子全体のオン抵抗を低く抑えることができる。
本実施形態における角度αは90°以下であればよく、例えば70°以上85°以下である。また、角度βは角度αよりも小さければよく、例えば40°以上80°以下である。角度βが70°以下であれば、より効果的にチャネル抵抗を低減できるので好ましい。また、本実施形態におけるゲート長Lgは、好ましくは2μm以下、より好ましくは 1μm以下である。これにより、チャネル抵抗を従来よりも大幅に低減できる。
なお、図1では、炭化珪素層10に不純物を注入することによって形成されたソース領域14およびウェル領域13の側面AおよびBは平面であるが、これらの側面AおよびBは曲面であってもよい。
以下、図面を参照しながら、側面AおよびBが曲面の場合における角度αおよびβを説明する。図2は、ウェル領域13のチャネル方向に沿った断面模式図である。この断面図において、ウェル領域13の底面の深さdの1/2の深さにおける側面Aの接線Pを引き、この接線Pと炭化珪素層10の表面に平行な平面との角度をαとする。図示しないが、ソース領域14の場合も同様であり、ソース領域14の底面の深さの1/2の深さにおける側面Bの接線と、炭化珪素層10の表面に平行な平面との角度をβとする。
次に、図面を参照しながら、本実施形態のMOSFETを作製する際に用いる不純物注入プロセスを説明する。ここでは、ウェル領域13やソース領域14を形成するためのプロセスを例に述べる。
まず、図3(a)に示すように、半導体基板11の上にn型の炭化珪素層10を堆積し、次いで、図3(b)に示すように、炭化珪素層10の上にSiO2層(厚さ:約2μm)34を堆積する。
続いて、SiO2層34の上にフォトレジスト膜を形成し、フォトリソグラフィ工程でフォトレジスト膜のパターニングを行うことにより、図3(c)に示すように、SiO2層34の表面のうち選択された領域上にフォトレジスト層36を形成する。形成されたフォトレジス層36における側壁と底面(すなわち炭化珪素層10の表面)との間の角度θpは90°以下であり、例えば80°〜90°である。角度θpは、上記フォトリソグラフィ工程において、露光条件やプリベーク温度、ポストベーク温度、レジスト粘度などを適宜選択することによって制御することができる。
次に、図4(a)に示すように、フォトレジスト層36をマスクとして、RIE法を用いてSiO2層34のドライエッチングを行い、SiO2からなるマスク(p型不純物注入用マスク)34aを形成する。ドライエッチングは、半導体基板11を設置した反応室内にCHF3を導入し、プラズマを発生させて行うことができる。反応室内の圧力は0.6Paとする。本実施形態では、SiO2層34とともにフォトレジスト層36もエッチングされる条件でドライエッチングを行う。また、フォトレジスト層36が十分な厚さを有するように予め調整されており、フォトレジスト層36の一部がフォトレジスト層36aとして残るようにエッチング条件を設定している。
本実施形態では、ドライエッチングによって得られたp型不純物注入用マスク34aにおける側壁と炭化珪素層10の表面との間の角度(側壁の傾斜角)γは、フォトレジスト層36における角度θpやSiO2層34のエッチング条件によって決まり、例えば80°〜88°である。
なお、上記ドライエッチングを、フォトレジスト層36がエッチングされない条件で行うことによって、フォトレジスト層36の角度θpにかかわらず、角度γが略90°となるようなp型不純物注入用マスク34aを形成してもよい。
次いで、フォトレジスト層36aを除去した後、図4(b)に示すように、p型不純物注入用マスク34aを用いて炭化珪素層10のうち選択された領域にp型の不純物を注入する。これにより、ウェル領域を規定するp型不純物注入領域38が形成される。不純物の注入は、不純物注入領域38の結晶性を向上させるために、室温ではなく、炭化珪素層10を例えば500℃の温度に加熱して行うことが好ましい。p型不純物注入領域38の底面の深さは、炭化珪素層表面からの1μm程度とする。また、p型不純物注入領域38の側面A’と炭化珪素層10の表面との間の角度α’は、p型不純物注入用マスク34aにおける側壁の傾斜角γによって決まる。ここでは、角度α’は70〜85度程度になる。なお、p型の不純物として例えばアルミニウムを用いる場合、マスク34aに対するアルミニウムイオンの注入深さが炭化珪素層10に対するアルミニウムイオンの注入深さよりも大きくなるので、角度α’は側壁の傾斜角γよりも小さくなる。この後、図4(c)に示すように、p型不純物注入用マスク34aをバッファードフッ酸で除去する。
続いて、図5(a)に示すように、炭化珪素層10の上にSiO2層(厚さ:例えば1.4μm)40を堆積する。
次いで、SiO2層40の上にフォトレジスト膜を形成し、フォトリソグラフィ工程でフォトレジスト膜のパターニングを行うことにより、図5(b)に示すように、SiO2層40の表面のうち選択された領域上にフォトレジスト層42を形成する。本実施形態では、形成されたフォトレジス層42における側壁と底面(すなわち炭化珪素層10の表面)との間の角度θnは、フォトレジスト層36における角度θpよりも小さく、例えば60°〜85°である。角度θnは、上記フォトリソグラフィ工程において、露光条件やプリベーク温度、ポストベーク温度、レジスト粘度などを適宜選択することによって制御することができる。例えば、ポストベーク温度をより高くすることにより、フォトレジスト層42における角度θnをより小さくできる。
この後、図5(c)に示すように、フォトレジスト層42をマスクとしてSiO2層40のドライエッチングを行い、SiO2からなるマスク(n型不純物注入用マスク)40aを形成する。ここでは、フォトレジスト層42の一部がフォトレジスト層42aとして残るようにエッチング条件を設定している。ドライエッチングは、図4(a)を参照しながら説明した方法と同様の方法で行ってもよい。
上記ドライエッチングによって得られたn型不純物注入用マスク40aにおける側壁と炭化珪素層10の表面との間の角度(側壁の傾斜角)ωは、図4(a)に示すp型不純物注入用マスク34aにおける側壁の角度γよりも小さくなるように設定される。側壁の傾斜角ωは、フォトレジスト層42における角度θnや上記ドライエッチングの条件によって決まる。本実施形態では、SiO2層40のエッチングを、SiO2層34のエッチングと同じ条件で行っており、また、フォトレジスト層42における角度θnはフォトレジスト層36における角度θpよりも小さいので、側壁の傾斜角ωはp型不純物注入用マスク34aにおける側壁の角度γよりも小さくなり、例えば60°〜85°である。
次いで、フォトレジスト層42aを除去した後、図6(a)に示すように、n型不純物注入用マスク40aを用いてp型不純物注入領域38のうち選択された領域にn型の不純物を注入する。不純物の注入は、図4(b)を参照しながら説明したように、炭化珪素層10を例えば500℃の温度に加熱して行う。これにより、後にソース領域となるn型不純物注入領域44が形成される。p型不純物注入領域38のうちn型の不純物が注入されなかった領域38aは、後にウェル領域となる。また、炭化珪素層10のうち不純物が注入されなかった領域はドリフト領域12となる。
形成されたn型不純物注入領域44の底面の深さは、炭化珪素層10の表面から0.4μm程度とする。また、n型不純物注入領域44の側面B’と炭化珪素層10の表面との間の角度β’は、n型不純物注入用マスク40aにおける側壁の傾斜角ωによって決まり、ここでは、角度β’は40〜80度程度になる。このように、傾斜角ωは傾斜角γよりも小さく、n型不純物注入領域44の側面の角度β’は、傾斜角γによって決まるp型不純物注入領域38の側面の角度α’よりも小さくなる。従って、図6(a)に示す断面図において、p型不純物注入領域38の側面A’とn型不純物注入領域44の側面B’との距離は、炭化珪素層10の表面で小さく、炭化珪素層10が深くなるほど大きくなる。このとき、炭化珪素層10の表面における側面A’と側面B’との距離Lg’は、p型不純物注入用マスク34aの幅とn型不純物注入用マスク40aの幅との差の1/2の長さLmよりも小さい。
この後、図6(b)に示すように、n型不純物注入用マスク40aをバッファードフッ酸で除去する。
続いて、必要に応じて、上記と同様の方法で、他のSiO2マスクを用いて炭化珪素層10にp型不純物を注入することにより、他のp型不純物注入領域を形成する(図示せず)。他のp型不純物注入領域は、後に炭化珪素層10の上に形成されるソース電極とp型不純物領域38aによって規定されるウェル領域とを接続するためのコンタクト領域を規定する。
以上の不純物注入プロセスで形成されたp型不純物注入領域38a、n型不純物注入領域44およびコンタクト領域を規定するp型不純物注入領域に対して1700℃程度の温度で活性化アニールを行うことにより、図6(c)に示すように、ウェル領域13、ソース領域14およびコンタクト領域15が得られる。
上述したように、炭化珪素層10に注入された不純物は高温でもほとんど拡散しないため、活性化アニールによって不純物注入領域の界面は変化しない。そのため、不純物注入領域の側面A’や側面B’は、略そのままウェル領域13の側面Aやソース領域の側面Bとなり、側面A’や側面B’と炭化珪素層10の表面との間の角度α’や角度β’は、ウェル領域13における角度αやソース領域14における角度βと略等しくなる。さらに、炭化珪素層10の表面におけるn型不純物注入領域44の側面B’とp型不純物注入領域の側面A’との距離Lg’は、活性化アニール後に得られるソース領域14の側面Bとウェル領域の側面Aとの炭化珪素層10の表面における距離、すなわちゲート長Lgと略等しい。
このように、本実施形態では、n型不純物注入用マスク40aにおける側壁の傾斜角ωがp型不純物注入用マスク34aにおける側壁の傾斜角γをよりも小さくなるように、各マスク34a、40aの形状を制御している。なお、図示した不純物注入用マスク34a、40aはいずれも平面状の側壁を有し、その断面形状は台形であるが、これらのマスク34a、40aの形状は図示した形状に限定されない。例えばマスクの側壁が曲面であってもよい。側壁が曲面である場合のマスク34aの断面模式図を図7に例示する。このようなマスク34aにおける「側壁の傾斜角γ」は、図7に示す断面図において、マスク34aの高さhの1/2の高さにおける側壁の接線Rを引き、この接線Rと炭化珪素層10の表面に平行な平面との角度とする。図示しないが、マスク40aの場合も同様であり、マスク40aの高さの1/2の高さにおける側壁の接線と、炭化珪素層10の表面に平行な平面との角度を「側壁の傾斜角ω」とする。
本実施形態における不純物注入プロセスは、上述したような側壁の傾斜角γ、ωを有する不純物注入用マスク34a、40aを用いているので、従来の不純物注入プロセスに比べて以下のような利点を有している。
ウェル領域およびソース領域をそれぞれ規定する不純物注入領域を形成するためのp型不純物注入用マスクおよびn型不純物注入用マスクは、通常、フォトリソグラフィ工程によって加工されるため、これらのマスク幅の差の1/2の長さLmは、フォトリソグラフィ工程で用いる露光装置のマスクアライメント精度に制限される。従来のプロセスでは、ウェル領域の側面Aとソース領域の側面Bとは略平行であったため、MOSFETにおけるゲート長Lgは上記長さLmと同じか、または長さLmよりも大きくなってしまい、露光装置のマスクアライメント精度よりも小さいゲート長Lg(例えば2μm以下)を実現できなかった。
これに対し、本実施形態のプロセスでは、ウェル領域13の側面Aの角度αがソース領域14の側面Bの角度βよりも大きくなるように上記各不純物注入用マスクの形状を制御するので、図6(a)に示す距離Lg’、すなわちゲート長Lgを、露光装置のマスクアライメント精度に制限される長さLmよりも小さくすることができる。このように、ゲート長Lgを従来よりも小さくできるので、チャネル抵抗を低減できる。
上記プロセスでは、フォトレジスト層36の角度θpおよびフォトレジスト層42の角度θnを制御することによって、不純物注入用マスク34a、40aの側壁の傾斜角γ、ωを調整しているが、SiO2層34およびSiO2層40に対するエッチング条件を適宜選択することによって、不純物注入用マスク40aの側壁の傾斜角ωを不純物注入用マスク34aの側壁の傾斜角γよりも小さくなるように制御することも可能である。
また、図3〜図6を参照しながら説明した不純物注入プロセスでは、炭化珪素層10にp型不純物を注入する工程を行った後にn型不純物を注入する工程を行うが、n型不純物を注入する工程を先に行ってもよい。以下、図面を参照しながら、炭化珪素層10にn型不純物を注入する工程を、p型不純物を注入する工程よりも先に行う場合のプロセスを説明する。
まず、図8(a)に示すように、半導体基板11の上に形成された炭化珪素層10の表面のうち選択された領域上にn型不純物注入用マスク40aを形成し、これを用いて、炭化珪素層10にn型不純物を注入する。これにより、炭化珪素層10にn型不純物領域44が形成される。n型不純物注入用マスク40aは、図5(a)〜(c)を参照しながら説明した方法と同様の方法で形成される。n型不純物注入用マスク40aにおける側壁の傾斜角ωは、例えば60°〜85°である。また、n型不純物を注入する工程は、図6(a)を参照しながら説明した工程と同様である。この後、n型不純物注入用マスク40aを除去する。
次いで、図8(b)に示すように、炭化珪素層10の表面にp型不純物注入用マスク34aを形成し、これを用いて、炭化珪素層10にp型不純物を注入する。このとき、p型不純物が注入された領域のうちn型不純物注入領域44以外の領域38aは、ウェル領域を規定するp型不純物領域38aとなる。p型不純物注入用マスク34aは、図3(b)〜(c)および図4(a)を参照しながら説明した方法と同様の方法で形成される。p型不純物注入用マスク34aにおける側壁の傾斜角γは、上記傾斜角ωよりも大きく、例えば80°〜88°である。また、p型不純物注入用マスク34aの幅は、n型不純物注入用マスク40aの幅よりも小さい。p型不純物を注入する工程は、図4(b)を参照しながら説明した工程と同様である。この後、p型不純物注入用マスク34aを除去する。
この後、必要に応じて、炭化珪素層10にp型不純物を注入することにより、コンタクト領域を規定するp型不純物領域を形成する(図示せず)。
次いで、図8(c)に示すように、不純物注入領域38a、44、およびコンタクト領域を規定するp型不純物領域に対する活性化アニールを行い、ウェル領域13、ソース領域14およびコンタクト領域15をそれぞれ形成する。得られたウェル領域13の側面Aの角度αは、ソース領域14の側面Bの角度βよりも大きくなるので、ゲート長Lgをマスク幅の差の1/2の長さLmよりも小さくできる。
このように、炭化珪素層10にn型不純物を注入する工程を行った後にp型不純物を注入する工程を行った場合でも、n型不純物注入用マスク40aにおける側壁の傾斜角ωをp型不純物注入用マスク34aにおける側壁の傾斜角γよりも小さく制御することによって、従来よりもゲート長Lgの小さいMOSFETを作製できる。
本実施形態における不純物注入用マスクの材料は、図3〜図6および図8を参照しながら説明したプロセスで用いた材料に限定されない。上記プロセスでは、SiO2を用いてp型不純物注入用マスク34aを形成しているが、代わりに不純物注入の際の高温に耐え得る他の材料(例えばSi)を用いてもよい。
また、ウェル領域13やソース領域14の導電型は互いに異なっていればよく、上記に示す導電型に限定されない。例えばウェル領域13の導電型はn型であり、ソース領域14の導電型はp型であってもよい。その場合も、ソース領域14を形成するための不純物注入用マスクにおける側壁の傾斜角ωを、ウェル領域13を形成するための不純物注入用マスクにおける側壁の傾斜角γをよりも小さくすることにより、上述したような効果と同様の効果が得られる。なお、本明細書において、ウェル領域13やソース領域14の導電型にかかわらず、ウェル領域13を形成するために用いる不純物注入用マスクを「低濃度注入用マスク」、ソース領域14を形成するための用いる不純物注入用マスクを「高濃度注入用マスク」とそれぞれ称することにする。
(第2の実施形態)
以下、本発明による半導体素子の第2の実施形態を説明する。本実施形態の半導体素子は、図1を参照しながら説明した実施形態1のMOSFETと同様の構成を有する縦型MOSFETである。
以下、本発明による半導体素子の第2の実施形態を説明する。本実施形態の半導体素子は、図1を参照しながら説明した実施形態1のMOSFETと同様の構成を有する縦型MOSFETである。
本実施形態は、次に説明する不純物注入プロセスを用いて作製される点で、前述の実施形態1と異なっている。前述の実施形態1における不純物注入プロセスでは、異なるSiO2膜(SiO2層34、40)を用いてp型不純物注入用マスク34aおよびn型不純物注入用マスク40aをそれぞれ形成しているが、本実施形態における不純物注入プロセスでは、p型不純物注入用マスクを利用して自己整合によりn型不純物注入用マスクを形成する。
まず、図3(a)〜(c)および図4(a)を参照しながら前述した方法と同様の方法で、炭化珪素層10の上にp型不純物注入用マスク34aを形成する(図示せず)。
続いて、図9(a)に示すように、p型不純物注入用マスク34aを用いて、炭化珪素層10にp型不純物を注入することにより、p型不純物注入領域38を形成する。p型不純物の注入は、図4(b)を参照しながら前述した方法と同様の方法で行う。
次に、図9(b)に示すように、p型不純物注入用マスク34aおよび炭化珪素層10を覆うようにフォトレジストを塗布し、フォトレジスト膜71を形成する。このとき、フォトレジスト膜71のうちp型不純物注入用マスク34aの側壁上に位置する部分は他の部分よりも厚くなる。この後、フォトレジスト膜71の全面を露光する。露光の際、オーバー露光にならないように露光条件を設定する。
続いて、フォトレジスト膜71の現像を行うと、フォトレジスト膜71のうち厚い部分が残り、他の部分は除去される。その結果、図9(c)に示すように、p型不純物注入用マスク34aの側壁上に現像残り(フォトレジスト膜71a)が生じる。このフォトレジスト膜71aは、図9(c)に示す断面図では略三角形で表わすことができる。
p型不純物注入用マスク34aおよびフォトレジスト膜71aは、n型不純物注入用マスク50を構成する。n型不純物注入用マスク50における側壁(すなわち現像残り71の表面)と炭化珪素層10の表面との間の角度δをn型不純物注入用マスク50における側壁の傾斜角とすると、n型不純物注入用マスク50における側壁の傾斜角δは、p型不純物注入用マスク34aにおける側壁の傾斜角γよりも小さく(δ<γ)、例えば60 °〜85°である。側壁の傾斜角δやn型不純物注入用マスク50の幅は、フォトレジスト膜71を形成する際のフォトレジストの塗布条件やフォトレジスト膜71に対する露光条件などによって制御され得る。なお、n型不純物注入用マスク50における側壁は曲面であってもよく、その場合、側壁の傾斜角δは、図7を参照しながら説明した傾斜角γと同様に定義される。
次いで、図10(a)に示すように、n型不純物注入用マスク50を用いて、炭化珪素層10にn型不純物を注入する。不純物の注入は、炭化珪素層10を例えば500℃の温度に加熱して行う。このとき、フォトレジスト膜71aは高温雰囲気によって硬化するが、p型不純物注入用マスク34aの側壁に支えられているため、この工程によってフォトレジスト膜71aの形状は大幅に変わらない。従って、フォトレジスト膜71aは注入用マスクとして十分に機能する。
上記不純物注入工程により、後にソース領域となるn型不純物注入領域44が形成される。p型不純物注入領域38のうちn型の不純物が注入されなかった領域38aは、後にウェル領域となる。また、炭化珪素層10のうち不純物が注入されなかった領域はドリフト領域12となる。形成されたn型不純物注入領域44の底面の深さは、炭化珪素層10の表面から0.4μm程度とする。また、n型不純物注入領域44の側面B’と炭化珪素層10の表面との間の角度β’は、n型不純物注入用マスク50における側壁の傾斜角δによって決まり、ここでは、角度β’は40〜80度程度になる。
次に、図10(b)に示すように、n型不純物注入用マスク50を除去する。具体的には、硫酸と過酸化水素水との混合液を用いて、硬化したフォトレジスト膜71aの除去を行う。さらに、酸素プラズマによるアッシングを行い、フォトレジスト膜71aを確実に除去する。フォトレジスト膜71aを除去した後に、バッファードフッ酸を用いてp型不純物注入用マスク34aを除去する。
この後、必要に応じて、前述の実施形態と同様の方法により、コンタクト領域を規定するp型不純物注入領域を形成する。
続いて、図10(c)に示すように、不純物注入領域38a、44およびコンタクト領域を規定するp型不純物注入領域に対して、約1700℃の温度で活性化アニールを行い、ウェル領域13、ソース領域14およびコンタクト領域15をそれぞれ形成する。
本実施形態における不純物注入プロセスを用いると、フォトリソグラフィ工程におけるマスクアライメントを行うことなく、p型不純物注入用マスク34aよりも幅の広い、かつ、側壁の傾斜角の小さいn型不純物注入用マスク50を高精度に形成できるので有利である。また、露光条件やフォトレジストの塗布条件を適宜選択すれば、ウェル領域13における側面Aの角度αおよびソース領域14における側面Bの角度βを制御できるだけでなく、p型不純物注入用マスク34aの幅とn型不純物注入用マスク50の幅との差を、露光装置のマスクアライメント精度に制限されることなく小さくすることが可能になる。従って、極めて微細なゲート長Lgを実現できるので、チャネル抵抗を大幅に低減できる。本実施形態におけるゲート長Lgは、例えば2μm以下、好ましくは1μm以下、より好ましくは0.5μm以下である。
本実施形態においても、炭化珪素層10にp型不純物を注入する工程よりも前に、n型不純物を注入する工程を行ってもよい。以下、図面を参照しながら、n型不純物を注入する工程を先に行う場合のプロセスを説明する。以下のプロセスでは、p型不純物注入用マスク34aを形成した後、p型不純物の注入を行う前に、n型不純物注入用マスク50を形成する点で、上述したプロセスと異なっている。
まず、図11(a)に示すように、半導体基板11の上に形成された炭化珪素層10の表面のうち選択された領域上にn型不純物注入用マスク50を形成し、これを用いて、炭化珪素層10にn型不純物を注入する。これにより、炭化珪素層10にn型不純物領域44が形成される。n型不純物注入用マスク50は、p型不純物注入用マスク34aの側壁上に、図9(b)および(c)を参照しながら説明した方法と同様の方法でフォトレジスト膜71aを形成することによって形成できる。
n型不純物を注入した後、図11(b)に示すように、フォトレジスト膜71aのみを除去してp型不純物注入用マスク34aを露出させ、これを用いて炭化珪素層10にp型不純物を注入する。p型不純物が注入された領域のうちn型不純物注入領域44以外の領域は、ウェル領域を規定するp型不純物領域38aとなる。フォトレジスト膜71aの除去は、硫酸と過酸化水素水との混合液を用いて行うことができる。その後、さらに、酸素プラズマによるアッシングを行うと、フォトレジスト膜71aをより確実に除去できる。
この後、必要に応じて、炭化珪素層10にp型不純物を注入することにより、コンタクト領域を規定するp型不純物領域を形成する(図示せず)。
次いで、図11(c)に示すように、不純物注入領域38a、44、およびコンタクト領域を規定するp型不純物領域に対する活性化アニールを行うと、ウェル領域13、ソース領域14およびコンタクト領域15をそれぞれ形成することができる。
本実施形態における不純物注入用マスクの材料は、図9〜図11を参照しながら説明したプロセスで用いた材料に限定されない。上記プロセスでは、SiO2を用いてp型不純物注入用マスク34aを形成しているが、代わりに不純物注入の際の高温に耐え得る他の材料(例えばSi)を用いてもよい。また、上記プロセスでは、p型不純物注入用マスク34aの側壁を覆う膜としてフォトレジスト膜71aを用いているが、p型不純物注入用マスク34aの側壁上に形成でき、かつ、p型不純物注入用マスク34aの側壁の傾斜角γよりも小さい傾斜角δ(δ<γ)が得られる膜であれば、フォトレジスト以外の材料からなる膜であってもよい。好ましくは、液体材料を乾燥することによって形成可能な膜を用いる。これにより、p型不純物注入用マスク34aの側壁を覆う膜を簡便に形成できるので、製造コストを低く抑え、スループットを向上できる利点がある。より好ましくは、本実施形態のように、フォトレジストを用いてp型不純物注入用マスク34aの側壁を覆う膜を形成する。フォトレジストを用いると、真空プロセスを行うことなく所望の膜を形成でき、かつ露光装置のマスク合わせを必要としないので、プロセスをより簡便にできる。
また、本実施形態における不純物注入プロセスでも、実施形態1と同様に、ウェル領域13およびソース領域14の導電型は上記に示す導電型に限定されない。さらに、ウェル領域13およびソース領域14の導電型にかかわらず、ソース領域14を形成するための不純物注入用マスク(高濃度注入用マスク)50における側壁の傾斜角ωが、ウェル領域13を形成するための不純物注入用マスク(低濃度注入用マスク)34aにおける側壁の傾斜角γよりも小さければよい。
本発明における半導体基板11は、炭化珪素基板あるいはシリコン基板であることが好ましい。半導体基板11として炭化珪素基板を用いると、基板表面に炭化珪素をホモエピタキシャル成長させることができ、また、半導体基板11としてシリコン基板を用いると、基板表面に立方晶の炭化珪素を成長させることができる。いずれの場合も、良好な単結晶炭化珪素層10を形成できる。
上述した実施形態1および2では、半導体基板11として4H−SiCからなる炭化珪素基板を用いているが、代わりに、6H−SiC、15R−SiC、3C−SiCなどの他のポリタイプからなる炭化珪素基板を用いてもよい。さらに、半導体基板11の面方位やオフカット方位なども、実施形態1および2における半導体基板11の面方位やオフカット方位に限定されない。
本発明の半導体素子は、チャネル層を有する蓄積型のMOSFETであることが好ましく、これによってチャネル抵抗をさらに低くできる。本発明におけるチャネル層の構成は、実施形態1および2におけるチャネル層16の構成に限定されない。実施形態1および2では、チャネル層16はデルタドープ層であるが、エピタキシャル成長によって形成されたエピチャネル層であってもよいし、注入チャネル層であってもよい。
なお、本発明の半導体素子は、チャネル層を有していない、反転型のMOSFETであってもよい。
図12は、反転型のMOSFETを例示する断面模式図である。図12では、簡単のために、図1に示す構成要素と実質的に同じ機能を有する構成要素は同じ参照符号で示している。図示する反転型MOSFETは、図1に示す蓄積型MOSFETと同様の構成を有しているが、炭化珪素層10とゲート絶縁膜17との間にチャネル層16を備えていない点で異なっている。反転型MOSFETであっても、実施形態1および2で説明したように、不純物注入用マスクの形状を制御することによって、ウェル領域13およびソース領域14の側面A、Bの角度α、βを制御できるので、従来よりも小さいゲート長Lgを実現できる。
本発明における各電極の材料も、上記実施形態における電極材料(ニッケルやアルミニウム)に限定されない。また、これらの電極は積層構造を有していてもよい。
本発明の半導体素子の作製方法も、実施形態1および2で示した方法に限定されない。エッチング条件やガス種、活性化アニール温度などのプロセスの条件も上記実施形態で例示する条件に限定されず、適宜選択できる。さらに、本発明の半導体素子は、発明の範囲内における基本構造が異ならない限り、種々の変形が可能である。
本発明によると、炭化珪素層を用いた半導体素子において、ゲート長Lgを従来よりも小さくできるので、チャネル抵抗を低く抑えることができる。従って、素子全体のオン抵抗を低減できる。
本発明は、炭化珪素層を有する縦型MOSFETおよびそれを備えた半導体素子に広く適用できる。本発明の半導体素子は、省エネルギーを実現できるパワーデバイスとして種々の分野で利用され得る。
10 炭化珪素層
11 半導体基板
12 ドリフト領域
13 ウェル領域
14 ソース領域
15 コンタクト領域
16 チャネル層
17 ゲート絶縁膜
18 ソース電極
19 ゲート電極
21 ドレイン電極
22 層間絶縁膜
23 上部配線電極
100 ユニットセル
11 半導体基板
12 ドリフト領域
13 ウェル領域
14 ソース領域
15 コンタクト領域
16 チャネル層
17 ゲート絶縁膜
18 ソース電極
19 ゲート電極
21 ドレイン電極
22 層間絶縁膜
23 上部配線電極
100 ユニットセル
Claims (12)
- 基板と、
前記基板の主面上に設けられた炭化珪素層と、
前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記基板の裏面に設けられたドレイン電極と
を備えた半導体素子であって、
前記炭化珪素層に形成されたウェル領域と、
前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第1導電型のソース領域と
前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第1導電型の高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記ソース領域が形成されていない部分は第2導電型であり、
前記ウェル領域のチャネル方向に沿った断面において、前記ウェル領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度αは、前記ソース領域の側面と前記炭化珪素層の表面に平行な平面とのなす角度βよりも大きい半導体素子。 - 前記角度βは80度以下である請求項1に記載の半導体素子。
- 基板と、
前記基板の主面上に設けられた炭化珪素層と、
前記炭化珪素層上に形成されたゲート絶縁膜およびソース電極と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記基板の裏面に設けられたドレイン電極と
を備えた半導体素子であって、
前記炭化珪素層に形成されたウェル領域と、
前記ウェル領域の内部に形成され、前記ソース電極に電気的に接触する第1導電型のソース領域と
前記炭化珪素層のうち前記ウェル領域が形成されていない部分から構成される第1導電型の高抵抗領域と
をさらに備え、
前記ウェル領域のうち前記ソース領域が形成されていない部分は第2導電型であり、
前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Lgは、前記ソース領域の底面を含む平面における前記ウェル領域の端部と前記ソース領域の端部との距離Lよりも小さい半導体素子。 - 前記ウェル領域の上面における前記ウェル領域の端部と前記ソース領域の端部との距離Lgは2μm以下である請求項1から3のいずれかに記載の半導体素子。
- 前記炭化珪素層と前記ゲート絶縁膜との間に、前記ソース領域を前記高抵抗領域に接続するチャネル層をさらに備えた請求項1から4のいずれかに記載の半導体素子。
- 前記基板は炭化珪素基板である請求項1から5のいずれかに記載の半導体素子。
- 前記基板はシリコン基板である請求項1から5のいずれかに記載の半導体素子。
- (A)表面に炭化珪素層が形成された基板を用意する工程と、
(B)高濃度注入用マスクを用いて、前記炭化珪素層の選択された第1領域に第1導電型不純物をイオン注入して、ソース領域を形成する工程と、
(C)低濃度注入用マスクを用いて、前記炭化珪素層のうち前記第1領域を含むように選択され、前記第1領域よりも深い第2領域に第2導電型不純物をイオン注入して、低濃度不純物領域を形成する工程とを包含し、
前記高濃度注入用マスクにおける側壁の傾斜角ωは、前記低濃度注入用マスクにおける側壁の傾斜角γよりも小さい半導体素子の製造方法。 - 前記工程(B)は前記工程(C)の後に行われ、
前記工程(B)は、前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程を含む請求項8に記載の半導体素子の製造方法。 - 前記工程(B)は前記工程(C)の前に行われ、
前記工程(B)は、
前記低濃度注入用マスクを形成する工程と、
前記低濃度注入用マスクの側壁の少なくとも一部を覆う膜を形成して、前記膜および前記低濃度注入用マスクを含む高濃度注入用マスクを形成する工程と
を含み、
前記工程(B)と前記工程(C)との間に、前記膜を除去する工程をさらに包含する請求項8に記載の半導体素子の製造方法。 - 前記工程(B)は前記工程(C)の前に行われ、
前記工程(B)は、第1の膜から前記高濃度注入用マスクを形成する工程を含み、
前記工程(C)は、前記第1の膜と異なる第2の膜から前記低濃度注入用マスクを形成する工程を含む請求項8に記載の半導体素子の製造方法。 - 前記工程(C)は前記工程(B)の前に行われ、
前記工程(C)は、第2の膜から前記低濃度注入用マスクを形成する工程を含み、
前記工程(B)は、前記第2の膜と異なる第1の膜から前記高濃度注入用マスクを形成する工程を含む請求項8に記載の半導体素子の製造方法。
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