JP2015115570A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015115570A
JP2015115570A JP2013258870A JP2013258870A JP2015115570A JP 2015115570 A JP2015115570 A JP 2015115570A JP 2013258870 A JP2013258870 A JP 2013258870A JP 2013258870 A JP2013258870 A JP 2013258870A JP 2015115570 A JP2015115570 A JP 2015115570A
Authority
JP
Japan
Prior art keywords
silicon carbide
region
main surface
impurity
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013258870A
Other languages
English (en)
Inventor
良輔 久保田
Ryosuke Kubota
良輔 久保田
山田　俊介
Shunsuke Yamada
俊介 山田
拓 堀井
Taku Horii
拓 堀井
田中　聡
Satoshi Tanaka
聡 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013258870A priority Critical patent/JP2015115570A/ja
Publication of JP2015115570A publication Critical patent/JP2015115570A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

【課題】ゲート酸化膜の絶縁破壊耐性を向上可能な炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート酸化膜１５とを備えている。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａに接する。炭化珪素基板１０は、第１の不純物を有するソース領域１４と、第２の不純物を有するボディ領域１３と、ボディ領域１３によってソース領域１４と隔てられたドリフト領域１２とを含む。断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。
【選択図】図１

Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、ゲート酸化膜を有する炭化珪素半導体装置およびその製造方法に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、特開平８−８２１０号公報（特許文献１）には、炭化珪素基板に対してオーミック接触する電極を備えた炭化珪素半導体素子の製造方法が記載されている。当該炭化珪素半導体素子の製造方法によれば、炭化珪素基板の表面に対してイオン注入が行われた後に、当該表面からイオン注入するイオン種の濃度がピーク値にある深さまで当該表面層が熱酸化される。当該熱酸化によって形成された酸化層が除去された後、露出した表面に金属電極が形成される。
特開平８−８２１０号公報
炭化珪素基板の表面を熱酸化することによりゲート酸化膜を形成する場合におけるゲート酸化膜の成長速度は、炭化珪素が含む不純物の種類および不純物の濃度によって異なる。たとえば、ソース領域とボディ領域との境界において不純物の濃度が急峻に変化すると、ソース領域とボディ領域との境界上におけるゲート酸化膜に大きな段差が生じる。ゲート酸化膜の段差部には電界が集中しやくなるため、ゲート酸化膜の絶縁破壊に対する耐性が劣化する。
本発明は、上記の課題を解決するためになされたものであって、その目的は、ゲート酸化膜の絶縁破壊に対する耐性を向上可能な炭化珪素半導体装置およびその製造方法を提供することである。
本発明に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート酸化膜とを備えている。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。ゲート酸化膜は、炭化珪素基板の第１の主面に接する。炭化珪素基板は、第１の主面においてゲート酸化膜と接し、第１導電型を有し、かつ第１の不純物を有するソース領域と、ソース領域と接し、第１の主面においてゲート酸化膜と接し、第２導電型を有し、かつ第２の不純物を有するボディ領域と、ボディ領域によってソース領域と隔てられ、第１の主面においてゲート酸化膜と接し、かつ第１導電型を有するドリフト領域とを含む。断面視において、ゲート酸化膜は、ボディ領域およびソース領域の境界部と、ゲート酸化膜とが接する第１の位置から、第２の主面に平行な方向であってかつボディ領域からソース領域に向かう方向にゲート酸化膜の厚みが連続的に大きくなる第１の領域を含む。
本発明に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対側の第２の主面とを有する炭化珪素基板が準備される。炭化珪素基板の第１の主面に接するゲート酸化膜が形成される。炭化珪素基板は、第１の主面においてゲート酸化膜と接し、第１導電型を有し、かつ第１の不純物を有するソース領域と、ソース領域と接し、第１の主面においてゲート酸化膜と接し、第２導電型を有し、かつ第２の不純物を有するボディ領域と、ボディ領域によってソース領域と隔てられ、第１の主面においてゲート酸化膜と接し、かつ第１導電型を有するドリフト領域とを含む。断面視において、ゲート酸化膜は、ボディ領域およびソース領域の境界部と、ゲート酸化膜とが接する第１の位置から、第２の主面に平行な方向であってかつボディ領域からソース領域に向かう方向にゲート酸化膜の厚みが連続的に大きくなる第１の領域を含む。
本発明によれば、ゲート酸化膜の絶縁破壊に対する耐性を向上可能な炭化珪素半導体装置およびその製造方法を提供することである。
本発明の実施の形態１に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 図１における領域ＩＩの拡大図である。 図１におけるｘ方向に沿った、ソース領域における第１の不純物の濃度分布と、ボディ領域における第２の不純物の濃度分布と、ドリフト領域における第３の不純物の濃度分布とを示す図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に説明するためのフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 図７におけるｙ方向沿った、コンタクト領域における第４の不純物の濃度分布と、ソース領域における第１の不純物の濃度分布と、ボディ領域における第２の不純物の濃度分布と、ドリフト領域における第３の不純物の濃度分布とを示す図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第２の工程の変形例を概略的に説明するための断面模式図である。 本発明の実施の形態３に係る炭化珪素半導体装置の製造方法を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の実施の形態４に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の実施の形態５に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の実施の形態５に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。
［本願発明の実施形態の説明］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（１）実施の形態に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート酸化膜１５とを備えている。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａに接する。炭化珪素基板１０は、第１の主面１０ａにおいてゲート酸化膜１５と接し、第１導電型を有し、かつ第１の不純物を有するソース領域１４と、ソース領域１４と接し、第１の主面１０ａにおいてゲート酸化膜１５と接し、第２導電型を有し、かつ第２の不純物を有するボディ領域１３と、ボディ領域１３によってソース領域１４と隔てられ、第１の主面１０ａにおいてゲート酸化膜１５と接し、かつ第１導電型を有するドリフト領域１２とを含む。断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。
上記（１）に係る炭化珪素半導体装置１によれば、断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。これにより、ボディ領域１３およびソース領域１４の境界部４ａ上におけるゲート酸化膜１５の第１の領域１５ａの厚みが緩やかに変化するので、ゲート酸化膜１５に大きな段差部が発生することを抑制することができる。結果として、ゲート酸化膜１５の段差部に電界が集中することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（２）上記（１）に係る炭化珪素半導体装置１において、断面視において、ゲート酸化膜１５は、ボディ領域１３およびドリフト領域１２の境界部３ａと、ゲート酸化膜１５とが接する第２の位置３ｂから、第２の主面１０ｂに平行な方向であってかつドリフト領域１２からボディ領域１３に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第２の領域１５ｂを含んでいてもよい。これにより、ボディ領域１３およびドリフト領域１２の境界部３ａ上におけるゲート酸化膜１５の第２の領域１５ｂの厚みが緩やかに変化するので、ゲート酸化膜１５に大きな段差部が発生することを抑制することができる。結果として、ゲート酸化膜１５の段差部に電界が集中することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１において、断面視において、第１の領域１５ａの最大膜厚ｔ１から第１の領域１５ａの最小膜厚ｔ２を引いた値を、第２の主面１０ｂに平行な方向に沿った第１の領域１５ａの幅ｗ１で除した値は、０．２未満であってもよい。これにより、ゲート酸化膜１５の絶縁破壊耐性を効果的に向上することができる。
（４）上記（１）または（３）のいずれかに係る炭化珪素半導体装置１において、断面視において、第１の領域１５ａとソース領域１４との境界部４ｃにおける第１の不純物の最大濃度ａ１から第１の不純物の最小濃度ａ２を引いた値を、第２の主面１０ｂに平行な方向に沿った第１の領域１５ａの幅で除した値は、１×１０25ａｔｏｍｓ／ｃｍ4未満であってもよい。これにより、ゲート酸化膜１５の絶縁破壊耐性を効果的に向上することができる。
（５）上記（１）または（４）のいずれかに係る炭化珪素半導体装置１において、ソース領域１４と接し、かつ第１の領域１５ａと連接するゲート酸化膜１５の第３の領域１５ｃの厚みから、ボディ領域１３と接し、かつ第１の領域１５ａに対して第３の領域１５ｃとは反対側のゲート酸化膜１５の第４の領域１５ｄの厚みを引いた値は、５０ｎｍ以下であってもよい。これにより、ゲート酸化膜１５の絶縁破壊耐性を効果的に向上することができる。
（６）実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａに接するゲート酸化膜１５が形成される。炭化珪素基板１０は、第１の主面１０ａにおいてゲート酸化膜１５と接し、第１導電型を有し、かつ第１の不純物を有するソース領域１４と、ソース領域１４と接し、第１の主面１０ａにおいてゲート酸化膜１５と接し、第２導電型を有し、かつ第２の不純物を有するボディ領域１３と、ボディ領域１３によってソース領域１４と隔てられ、第１の主面１０ａにおいてゲート酸化膜１５と接し、かつ第１導電型を有するドリフト領域１２とを含む。断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。
上記（６）に係る炭化珪素半導体装置１の製造方法によれば、断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。これにより、ボディ領域１３およびソース領域１４の境界部４ａ上におけるゲート酸化膜１５の第１の領域１５ａの厚みが緩やかに変化するので、ゲート酸化膜１５に大きな段差部が発生することを抑制することができる。結果として、ゲート酸化膜１５の段差部に電界が集中することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（７）上記（６）に係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程において、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度の最大値を、第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度の最大値で除した値が２５００以下となるように、ソース領域１４およびボディ領域１３の各々が形成されてもよい。これにより、ソース領域１４が含む第１の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ソース領域１４上に形成されるゲート酸化膜１５の第３の領域１５ｃの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（８）上記（６）または（７）に係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程において、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度は、第１の主面１０ａの法線方向におけるソース領域１４の第１の不純物の濃度の最大値よりも低くなるようにソース領域１４が形成され、かつ第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度は、第１の主面１０ａの法線方向におけるボディ領域１３の第２の不純物の濃度の最大値よりも低くなるようにボディ領域１３が形成されてもよい。これにより、ソース領域１４が含む第１の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ソース領域１４上に形成されるゲート酸化膜１５の第３の領域１５ｃの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（９）上記（６）〜（８）のいずれかに係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程において、炭化珪素基板１０の第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度を、第１の主面１０ａにおけるドリフト領域１２の第３の不純物の濃度で除した値が２５０以下となるように、ボディ領域１３およびドリフト領域１２の各々が形成されてもよい。これにより、ドリフト領域１２が含む第３の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ドリフト領域１２上に形成されるゲート酸化膜１５の第５の領域１５ｅの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（１０）上記（６）〜（９）のいずれかに係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接して透過膜４１を形成する工程と、透過膜４１を通して炭化珪素基板１０に対して第１の不純物をイオン注入することにより、ソース領域１４を形成する工程を含んでいてもよい。これにより、ソース領域１４が含む第１の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ソース領域１４上に形成されるゲート酸化膜１５の第３の領域１５ｃの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（１１）上記（６）に係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接し、かつ第１の主面１０ａに対して傾斜している表面４３ａを有するマスク層４３を形成する工程と、マスク層４３を用いて炭化珪素基板１０に対して第１の不純物をイオン注入することにより、ソース領域１４を形成する工程とを含んでもよい。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度勾配を小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みの勾配を小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（１２）上記（６）に係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接してマスク層４４を形成する工程と、マスク層４４を用いて、炭化珪素基板１０の第１の主面１０ａの法線方向から傾斜した角度で炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入することにより、ソース領域１４を形成する工程とを含んでもよい。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度勾配を小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みの勾配を小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（１３）上記（６）に係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接して第１の開口部４５ａを有する第１のマスク層４５を形成する工程と、第１のマスク層４５を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程と、第１のマスク層４５を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程後、炭化珪素基板１０の第１の主面１０ａに接して第２の開口部４６ａを有する第２のマスク層４６を形成する工程と、第２のマスク層４６を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程とを備えてもよい。第２のマスク層４６を形成する工程では、平面視において、第２のマスク層４６の第２の開口部４６ａは、第１の開口部４５ａが形成されていた位置の内側に位置するように形成される。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度を段階的に小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みを段階的に小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（１４）上記（６）に係る炭化珪素半導体装置１の製造方法において、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接して第１の開口部４７ａを有する第１のマスク層４７を形成する工程と、第１のマスク層４７を用いて、炭化珪素基板１０に対して第１の不純物をイオン注入する工程と、第１のマスク層４７を用いて、炭化珪素基板１０に対して第１の不純物をイオン注入する工程後、炭化珪素基板１０の第１の主面１０ａに接して第２の開口部４８ａを有する第２のマスク層４８を形成する工程と、第２のマスク層４８を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程とを備えてもよい。第２のマスク層４８を形成する工程では、平面視において、第２のマスク層４８の第２の開口部４８ａは、第１の開口部４７ａが形成されていた位置を含むように形成される。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度を段階的に小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みを段階的に小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
［本願発明の実施形態の詳細］
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
図１を参照して、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート酸化膜１５と、層間絶縁膜２１と、ソース電極１６と、表面保護電極１９と、ドレイン電極２０と、裏面保護電極２３とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１００ｍｍより大きく、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面または（０００１）面から８°以下程度オフした面であり、第２の主面１０ｂは、（０００−１）面または（０００−１）面から８°以下程度オフした面である。炭化珪素基板１０の厚みは、たとえば７００μｍ以下であり、好ましくは５００μｍ以下である。
炭化珪素エピタキシャル層５は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを有している。ドリフト領域１２は、窒素などのドナー不純物を含むｎ型（第１導電型）の領域である。ドリフト領域１２におけるドナー不純物の濃度は、たとえば６．０×１０15ｃｍ-3程度である。ボディ領域１３はｐ型（第２導電型）を有する領域である。ボディ領域１３に含まれるアクセプタ不純物は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などである。ボディ領域１３に含まれるアクセプタ不純物の濃度は、たとえば３．０×１０17ｃｍ-3程度である。
ソース領域１４は、リンなどのドナー不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３に取り囲まれるように、ボディ領域１３の内部に形成されている。ソース領域１４のドナー不純物の濃度は、ドリフト領域１２のドナー不純物の濃度よりも高い。ソース領域１４のドナー不純物の濃度はたとえば２．５×１０19ｃｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２と隔てられている。
コンタクト領域１８はｐ型領域である。コンタクト領域１８は、ソース領域１４に囲まれて設けられており、ボディ領域１３に接して形成されている。コンタクト領域１８は、たとえばＡｌまたはＢなどの不純物をボディ領域１３に含まれる不純物よりも高い濃度で含んでいる。コンタクト領域１８におけるＡｌまたはＢなどの不純物濃度はたとえば１×１０20ｃｍ-3である。
ゲート酸化膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素基板１０の第１の主面１０ａに接して形成されている。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート酸化膜１５は、たとえば二酸化珪素からなっている。ゲート酸化膜１５の厚みは、たとえば４０ｎｍ以上６０ｎｍ以下程度である。ゲート酸化膜１５の構造の詳細については後述する。
ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。ゲート電極２７は、炭化珪素基板１０との間にゲート酸化膜１５を挟むようにゲート酸化膜１５上に設けられている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２の上方にゲート酸化膜１５を介して形成されている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはＡｌなどの導電体からなっている。
ソース電極１６は、ゲート酸化膜１５から離れる向きに、ソース領域１４上からコンタクト領域１８上にまで延在するように、炭化珪素基板１０の第１の主面１０ａに接して配置されている。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８の各々と接する。ソース電極１６は、たとえばアルミニウムを含む材料からなり、好ましくはＴｉＡｌＳｉからなる。ソース電極１６は、ソース領域１４とオーミック接合している。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８の各々とオーミック接合している。
層間絶縁膜２１は、炭化珪素基板１０の第１の主面１０ａに対向する位置に設けられている。具体的には、層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート酸化膜１５の各々に接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。表面保護電極１９は、層間絶縁膜２１を覆い、かつソース電極１６に接するように設けられている。表面保護電極１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。
ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。このドレイン電極２０は、ＮｉＳｉ（ニッケルシリサイド）など、炭化珪素単結晶基板１１とオーミック接合可能な材料からなっている。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。裏面保護電極２３は、ドレイン電極２０の炭化珪素単結晶基板１１とは反対側の主面に接して形成されている。裏面保護電極２３は、たとえばＡｌを含む材料からなる。
図２を参照して、ゲート酸化膜１５の構造について詳細に説明する。図２に示すように、ソース領域１４、ボディ領域１３およびドリフト領域１２の各々は、第１の主面１０ａにおいてゲート酸化膜１５と接する。断面視（炭化珪素基板１０の第２の主面１０ｂに平行な方向に沿った方向の視野）において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、炭化珪素基板１０の第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。ゲート酸化膜１５の厚みが連続的に大きくなる場合とは、ゲート酸化膜１５の厚みが単調に増加する場合、ゲート酸化膜１５の厚みが複数のステップを有する階段状に大きくなる場合および局所的に見るとゲート酸化膜１５の厚みが波のように増加と減少とを繰り返すが全体で見るとゲート酸化膜１５が大きくなっている場合などを含む。
断面視において、第１の領域１５ａの最大膜厚ｔ１から第１の領域１５ａの最小膜厚ｔ２を引いた値を、炭化珪素基板１０の第２の主面１０ｂに平行な方向に沿った第１の領域１５ａの幅ｗ１で除した値は、好ましくは０．２未満であり、より好ましくは０．０８５未満である。第１の領域１５ａの最小膜厚ｔ２は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂにおけるゲート酸化膜１５の厚みである。ゲート酸化膜１５は、ソース領域１４と接し、かつ第１の領域１５ａと連接する第３の領域１５ｃを含む。ゲート酸化膜１５の第３の領域１５ｃの厚みは、ほぼ一定である。第１の領域１５ａの最大膜厚ｔ１は、第３の領域１５ｃと、第１の領域１５ａと、ソース領域１４とが接する三重点４ｄにおけるゲート酸化膜１５の厚みである。第１の領域１５ａの最大膜厚ｔ１は、第３の領域１５ｃの膜厚とほぼ同じである。炭化珪素基板１０の第２の主面１０ｂと平行な方向に沿った第１の領域１５ａの幅ｗ１は、好ましくは５０ｎｍ以上３００ｎｍ以下であり、たとえば１１７ｎｍである。
好ましくは、ゲート酸化膜１５は、断面視において、ボディ領域１３およびドリフト領域１２の境界部３ａと、ゲート酸化膜１５とが接する第２の位置３ｂから、第２の主面１０ｂに平行な方向であってかつドリフト領域１２からボディ領域１３に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第２の領域１５ｂを含んでいる。断面視において、ゲート酸化膜１５の第２の領域１５ｂの最大膜厚ｔ３から第２の領域１５ｂの最小膜厚ｔ４を引いた値を、炭化珪素基板１０の第２の主面１０ｂに平行な方向に沿った第２の領域１５ｂの幅ｗ２で除した値は、好ましくは０．０３未満であり、より好ましくは０．０１未満である。第２の領域１５ｂの最小膜厚ｔ４は、ボディ領域１３およびドリフト領域１２の境界部３ａと、ゲート酸化膜１５とが接する第２の位置３ｂにおけるゲート酸化膜１５の厚みである。ゲート酸化膜１５は、第１の領域１５ａに対して第３の領域１５ｃとは反対側に位置する第４の領域１５ｄを含む。第４の領域１５ｄは、第１の領域１５ａおよび第２の領域１５ｂに挟まれた領域である。ゲート酸化膜１５の第４の領域１５ｄの厚みは、ほぼ一定である。第２の領域１５ｂの最大膜厚ｔ３は、第４の領域１５ｄと、第２の領域１５ｂと、ボディ領域１３とが接する三重点３ｄにおけるゲート酸化膜１５の厚みである。第２の領域１５ｂの最大膜厚ｔ３は、第４の領域１５ｄの膜厚とほぼ同じである。炭化珪素基板１０の第２の主面１０ｂと平行な方向に沿った第２の領域１５ｂの幅ｗ２は、好ましくは５０ｎｍ以上２５０ｎｍ以下であり、たとえば１４０ｎｍである。
ゲート酸化膜１５の第３の領域１５ｃの厚みから、ゲート酸化膜１５の第４の領域１５ｄの厚みを引いた値は、好ましくは５０ｎｍ以下であり、より好ましくは２０ｎｍ以下であり、さらに好ましくは１０ｎｍ以下である。またゲート酸化膜１５は、第２の領域１５ｂに対して第４の領域１５ｄとは反対側に位置する第５の領域１５ｅを含む。第５の領域１５ｅの厚みは、ほぼ一定であり、第２の領域１５ｂの最小膜厚ｔ４とほぼ同じである。ゲート酸化膜１５の第３の領域１５ｃ、第４の領域１５ｄおよび第５の領域１５ｅの厚みは、それぞれ、たとえば５５ｎｍ、４５ｎｍおよび４４ｎｍである。
図２を参照して、ソース領域１４は、第１のソース領域部１４ａと、第２のソース領域部１４ｂとを含む。第１のソース領域部１４ａは、第１の領域１５ａと、ボディ領域１３とに接する。第２のソース領域部１４ｂは、第３の領域１５ｃと、第１のソース領域部１４ａとに接する。炭化珪素基板１０の第２の主面１０ｂと平行な方向であって、かつボディ領域１３からソース領域１４に向かう方向に向かうに従って、第１のソース領域部１４ａの厚みは小さくなる。ボディ領域１３は、第１のボディ領域部１３ａと、第２のボディ領域部１３ｂとを含む。第１のボディ領域部１３ａは、第２の領域１５ｂと、ドリフト領域１２とに接する。第２のボディ領域部１３ｂは、第４の領域１５ｄと、第１のソース領域部１４ａと、第１のボディ領域部１３ａとに接する。炭化珪素基板１０の第２の主面１０ｂと平行な方向であって、かつボディ領域１３からソース領域１４に向かう方向に向かうに従って、第１のボディ領域部１３ａの厚みは小さくなる。
図３を参照して、炭化珪素基板１０の第２の主面１０ｂと平行な方向（図２におけるｘ方向）に沿ったソース領域１４、ボディ領域１３およびドリフト領域１２の各々の不純物濃度について説明する。図３において、不純物濃度１４ｃ、不純物濃度１３ｃおよび不純物濃度１２ｃは、それぞれ、ソース領域１４にイオン注入された第１の不純物（たとえばリン）の濃度、ボディ領域１３にイオン注入された第２の不純物（たとえばアルミニウム）の濃度およびドリフト領域１２が含む第３の不純物（たとえば窒素）の濃度を示す。図３に示すように、ゲート酸化膜１５の第１の領域１５ａと第３の領域１５ｃとの境界部に対応するソース領域１４内の位置ｘ１における第１の不純物の不純物濃度は、不純物濃度ａ１（たとえば２．５×１０19ｃｍ-3）である。ボディ領域１３とソース領域１４との境界部４ａ（位置ｘ２）における第１の不純物の不純物濃度および第２の不純物の不純物濃度は、不純物濃度ａ２（たとえば３．０×１０17ｃｍ-3）である。位置ｘ１から位置ｘ２に向かうに従って、ソース領域１４における第１の不純物の濃度は連続的に小さくなる。不純物の濃度が連続的に小さくなる場合とは、不純物の濃度が単調に減少する場合、不純物の濃度が複数のステップを有する階段状に小さくなる場合および局所的に見ると不純物の濃度が波のように増加と減少とを繰り返すが全体で見ると不純物の濃度が小さくなっている場合などを含む。
断面視において、第１の領域１５ａとソース領域１４との境界部４ｃにおける第１の不純物の最大濃度ａ１から第１の不純物の最小濃度ａ２を引いた値を、第２の主面１０ｂに平行な方向に沿った第１の領域１５ａの幅ｗ１で除した値は、好ましくは１×１０25ａｔｏｍｓ／ｃｍ4未満であり、より好ましくは２×１０24ａｔｏｍｓ／ｃｍ4未満である。第１の領域１５ａとソース領域１４との境界部４ｃにおける第１の不純物の最大濃度ａ１は、たとえば２．５×１０19ｃｍ-3であり、第１の領域１５ａとソース領域１４との境界部４ｃにおける第１の不純物の最小濃度ａ２は、たとえば３．０×１０17ｃｍ-3である。
同様に、ゲート酸化膜１５の第２の領域１５ｂと第４の領域１５ｄとの境界部に対応するボディ領域１３内の位置ｘ３における第２の不純物の濃度は、不純物濃度ａ２（たとえば３．０×１０17ｃｍ-3）である。ボディ領域１３とドリフト領域１２との境界部３ａ（位置ｘ４）における第２の不純物の不純物濃度および第３の不純物の不純物濃度は、不純物濃度ａ３（たとえば６．０×１０15ｃｍ-3）である。位置ｘ３から位置ｘ４に向かうに従って、ボディ領域１３における第２の不純物の濃度は連続的に小さくなる。断面視において、第２の領域１５ｂとボディ領域１３との境界部３ｃにおける第２の不純物の最大濃度ａ２から第２の不純物の最小濃度ａ３を引いた値を、第２の主面１０ｂに平行な方向に沿った第２の領域１５ｂの幅ｗ２で除した値は、好ましくは１．０×１０２３ａｔｏｍｓ／ｃｍ4未満であり、より好ましくは３．６×１０２２ａｔｏｍｓ／ｃｍ4未満である。なお、上記不純物の濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定可能である。
次に、本実施の形態に係るＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極１６とドレイン電極２０との間に電圧が印加されても、ボディ領域１３とドリフト領域１２との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧が印加されると、ボディ領域１３のゲート酸化膜１５と接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板準備工程（Ｓ１０：図４）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなるインゴットをスライスすることにより、炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上に炭化珪素エピタキシャル層５が、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。具体的には、炭化珪素単結晶基板１１上に、水素（Ｈ2）を含むキャリアガスと、モノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8）および窒素（Ｎ2）などを含む原料ガスとが供給され、炭化珪素単結晶基板１１がたとえば１５００℃以上１７００℃以下程度に加熱される。これにより、炭化珪素エピタキシャル層５が炭化珪素単結晶基板１１上に形成される。以上により、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０は、第２の主面１０ｂを形成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、第１の主面１０ａを形成する炭化珪素エピタキシャル層５とを含む（図５参照）。
次に、透過膜形成工程（Ｓ２０：図４）が実施される。図６を参照して、炭化珪素基板１０の第１の主面１０ａに接して透過膜４１（スルー膜）が形成される。透過膜４１として、たとえば二酸化珪素、ポリシリコンまたはチタンなどを使用することができる。なお、透過膜形成工程は省略されてもよい。
次に、イオン注入工程（Ｓ３０：図４）が実施される。具体的には、図７を参照して、炭化珪素基板１０の第１の主面１０ａに対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、透過膜４１を通して炭化珪素基板１０の第１の主面１０ａに対して注入されることにより、炭化珪素エピタキシャル層５内に導電型がｐ型のボディ領域１３が形成される。ボディ領域１３は、アルミニウムなどの第２の不純物を含む領域である。次に、たとえばＰ（リン）イオンが、透過膜４１を通して、上記Ａｌイオンの注入深さよりも浅い深さまでボディ領域１３内に注入されることにより、導電型がｎ型のソース領域１４が形成される。ソース領域１４は、たとえばリンなどの第１の不純物を含む領域である。次に、たとえばＡｌイオンが、透過膜４１を通して、ソース領域１４よりも深く、ボディ領域１３よりも浅い深さまで、ソース領域１４内に対してさらに注入される。これにより、ソース領域１４に囲まれ、第１の主面１０ａからボディ領域１３まで、炭化珪素基板１０の第１の主面１０ａの法線方向に沿って延在し、かつ導電型がｐ型のコンタクト領域１８が形成される。コンタクト領域１８は、たとえばアルミニウムなどの不純物を含む領域である。炭化珪素エピタキシャル層５において、ボディ領域１３、ソース領域１４およびコンタクト領域１８のいずれも形成されない領域は、ドリフト領域１２となる。炭化珪素エピタキシャル層５にボディ領域１３、ソース領域１４およびコンタクト領域１８が形成された後、透過膜４１が炭化珪素基板１０の第１の主面１０ａから除去される（図７参照）。
図８を参照して、炭化珪素基板１０の第２の主面１０ｂの法線方向（図７におけるｙ方向）に沿ったドリフト領域１２、ソース領域１４、ボディ領域１３およびドリフト領域１２の各々の不純物濃度について説明する。図８において、不純物濃度１８ｄ、不純物濃度１４ｄ、不純物濃度１３ｄおよび不純物濃度１２ｄは、それぞれ、コンタクト領域１８にイオン注入された第４の不純物（たとえばアルミニウム）の濃度、ソース領域１４にイオン注入された第１の不純物（たとえばリン）の濃度、ボディ領域１３にイオン注入された第２の不純物（たとえばアルミニウム）の濃度およびドリフト領域１２が含む第３の不純物（たとえば窒素）の濃度を示す。ｙ方向の位置０は、炭化珪素基板１０の第１の主面１０ａに対応する位置である。
図８に示すように、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度ｂ１は、第１の主面１０ａの法線方向におけるソース領域１４の第１の不純物の濃度の最大値よりも低くなるようにソース領域１４が形成され、かつ第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度ｂ２は、第１の主面１０ａの法線方向におけるボディ領域１３の第２の不純物の濃度の最大値よりも低くなるようにボディ領域１３が形成される。好ましくは、炭化珪素基板１０の第１の主面１０ａにおけるコンタクト領域１８の第４の不純物の濃度ｂ０は、第１の主面１０ａの法線方向におけるコンタクト領域１８の第４の不純物の濃度の最大値よりも低くなるようにコンタクト領域１８が形成される。
図８に示すように、ｙ方向に沿ったソース領域１４が含む第１の不純物の濃度が最大値を示す位置ｙ１におけるソース領域１４が含む第１の不純物の濃度と、当該位置ｙ１におけるボディ領域１３が含む第２の不純物の濃度との差は、位置０におけるソース領域１４が含む第１の不純物の濃度と位置０におけるボディ領域１３が含む第２の不純物の濃度との差よりも大きい。言い換えれば、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４が含む第１の不純物の濃度と第１の主面１０ａにおけるボディ領域１３が含む第２の不純物の濃度との差が、ソース領域１４が含む第１の不純物の濃度が最大値を示す位置ｙ１におけるソース領域１４が含む第１の不純物の濃度と、当該位置ｙ１におけるボディ領域１３が含む第２の不純物の濃度との差よりも小さくなるように、ボディ領域１３およびソース領域１４の各々が形成される。
炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度の最大値を、第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度の最大値で除した値が、好ましくは２５００以下、より好ましくは１７００以下となるように、ソース領域１４およびボディ領域１３の各々が形成される。同様に、炭化珪素基板１０の第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度を、第１の主面１０ａにおけるドリフト領域１２の第３の不純物の濃度で除した値が、好ましくは２５０以下、より好ましくは９０以下となるように、ボディ領域１３およびドリフト領域１２の各々が形成されてもよい。具体的には、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度の最大値は、５×１０１８ｃｍ-3以上５×１０１９ｃｍ-3以下である。炭化珪素基板１０の第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度の最大値は、２×１０１６ｃｍ-3以上５×１０１７ｃｍ-3以下である。炭化珪素基板１０の第１の主面１０ａにおけるドリフト領域１２の第３の不純物の濃度の最大値は、２×１０１５ｃｍ-3以上１×１０１６ｃｍ-3以下である。
次に、活性化アニール工程（Ｓ３５：図４）が実施される。具体的には、ボディ領域１３、ソース領域１４およびコンタクト領域１８を含む炭化珪素基板１０が、たとえば１６００℃以上２０００℃以下の温度で３０分間程度加熱される。以上により、炭化珪素基板１０に、ｐ型を有するボディ領域１３と、ｎ型を有するソース領域１４と、ｐ型を有するコンタクト領域１８とが形成される。
次に、ゲート酸化膜形成工程（Ｓ４０：図４）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａ側に、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とが形成された炭化珪素基板１０が加熱炉内に配置される。加熱炉に対して窒素ガスが導入された状態を維持しながら、炭化珪素基板１０の温度を室温から１３００℃まで加熱する。炭化珪素基板１０が１３００℃なった後、酸素ガスが加熱炉に対して導入される。酸素雰囲気中において、炭化珪素基板１０を１３００℃程度の温度で１時間程度保持することにより、炭化珪素基板１０の第１の主面１０ａが熱酸化されることによりゲート酸化膜１５が形成される。以上のようにして、炭化珪素基板１０の第１の主面１０ａを覆うように二酸化珪素からなるゲート酸化膜１５が形成される（図９参照）。
図２を参照して、ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とに接して形成される。断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。ゲート酸化膜１５は、断面視において、ボディ領域１３およびドリフト領域１２の境界部３ａと、ゲート酸化膜１５とが接する第２の位置３ｂから、第２の主面１０ｂに平行な方向であってかつドリフト領域１２からボディ領域１３に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第２の領域１５ｂを含んでいてもよい。炭化珪素基板１０は、第１の主面１０ａにおいてゲート酸化膜１５と接し、第１の不純物を有するソース領域１４と、ソース領域１４と接し、第１の主面１０ａにおいてゲート酸化膜１５と接し、かつ第２の不純物を有するボディ領域１３と、ボディ領域１３によってソース領域１４と隔てられ、第１の主面１０ａにおいてゲート酸化膜１５と接するドリフト領域１２とを含む。
次に、ＮＯアニール工程（Ｓ５０：図４）が実施される。具体的には、窒素を含む雰囲気中においてゲート酸化膜１５が形成された炭化珪素基板１０が１３００℃程度の温度で熱処理される。窒素を含む気体とは、たとえば一酸化窒素（ＮＯ）、一酸化二窒素、二酸化窒素およびアンモニアなどである。好ましくは、ゲート酸化膜１５が形成された炭化珪素基板１０が、窒素を含む気体中において、１３００℃以上１５００℃以下の温度で、たとえば１時間程度保持される。
次に、Ａｒアニール工程（Ｓ６０：図４）が実施される。具体的には、アルゴンなどの不活性ガス雰囲気中において、ゲート酸化膜１５が形成された炭化珪素基板１０が１３００℃程度の温度で熱処理される。好ましくは、アルゴンガス中において、ゲート酸化膜１５が形成された炭化珪素基板１０が、たとえば１１００℃以上１５００℃以下の温度で１時間程度保持される。より好ましくは、ゲート酸化膜１５が形成された炭化珪素基板１０は、１３００℃以上１５００℃以下の温度に保持される。
次に、ゲート電極形成工程（Ｓ７０：図４）が実施される。たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜１５上に、不純物を含むポリシリコンからなるゲート電極２７が形成される。ゲート電極２７は、ゲート酸化膜１５を介してドリフト領域１２、ソース領域１４およびボディ領域１３に対向して形成される。
次に、層間絶縁膜形成工程（Ｓ８０：図４）が実施される。たとえば二酸化珪素からなる層間絶縁膜２１が、ゲート酸化膜１５およびゲート電極２７を覆うように形成される。具体的には、たとえば６５０℃以上７５０℃以下程度の温度下において６時間程度、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）ガスが炭化珪素基板１０上に供給される。これにより、ゲート酸化膜１５および層間絶縁膜２１によりゲート電極２７を覆うように層間絶縁膜２１が形成される。次に、ソース電極１６が形成される予定の領域において層間絶縁膜２１およびゲート酸化膜１５が、たとえばドライエッチングにより除去される。
次に、ソース電極形成工程（Ｓ９０：図４）が実施される。図１０を参照して、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８の各々と接するようにソース電極１６が形成される。ソース電極１６は、アルミニウムを含む材料からなり、好ましくは、Ｔｉと、Ａｌと、Ｓｉとを含む。ソース電極１６は、たとえばスパッタリング法により形成される。
次に、合金化アニール工程（Ｓ１００：図７）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａに接して形成されたソース電極１６が、たとえば９００℃以上１１００℃以下の熱処理が５分程度実施される。これにより、ソース電極１６を構成する金属の少なくとも一部が、炭化珪素基板が含む珪素と反応してシリサイド化して合金化層を形成する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８の各々とオーミック接合する。
次に、図１１を参照して、ソース電極１６に接し、かつ層間絶縁膜２１を覆うように表面保護電極１９が形成される。表面保護電極１９は、好ましくはＡｌを含む材料からなり、たとえばＡｌＳｉＣｕである。表面保護電極１９形成後、ランプアニール工程が実施されてもよい。ランプアニール工程では、たとえば７００℃以上８００℃以下の温度下で、たとえば３０秒間程度、表面保護電極１９が設けられた炭化珪素基板１０が加熱される。
次に、炭化珪素基板１０の第２の主面１０ｂと接して、たとえばＮｉＳｉからなるドレイン電極２０が形成される。ドレイン電極２０は、たとえばＴｉＡｌＳｉなどであっても構わない。ドレイン電極２０の形成は、好ましくはスパッタリング法により実施されるが、蒸着により実施されても構わない。当該ドレイン電極２０が形成された後、当該ドレイン電極２０がたとえばレーザーアニールにより加熱される。これにより、当該ドレイン電極２０の少なくとも一部がシリサイド化し、炭化珪素単結晶基板１１とオーミック接合するドレイン電極２０が形成される。次に、ドレイン電極２０に接して裏面保護電極２３が形成される。裏面保護電極２３は、たとえばＡｌを含む材料からなる。以上のように、図１に示すＭＯＳＦＥＴ１が製造される。
次に、実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
実施の形態１に係るＭＯＳＦＥＴ１によれば、断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。これにより、ボディ領域１３およびソース領域１４の境界部４ａ上におけるゲート酸化膜１５の第１の領域１５ａの厚みが緩やかに変化するので、ゲート酸化膜１５に大きな段差部が発生することを抑制することができる。結果として、ゲート酸化膜１５の段差部に電界が集中することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
また実施の形態１に係るＭＯＳＦＥＴ１によれば、断面視において、ゲート酸化膜１５は、ボディ領域１３およびドリフト領域１２の境界部３ａと、ゲート酸化膜１５とが接する第２の位置３ｂから、第２の主面１０ｂに平行な方向であってかつドリフト領域１２からボディ領域１３に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第２の領域１５ｂを含んでいてもよい。これにより、ボディ領域１３およびドリフト領域１２の境界部３ａ上におけるゲート酸化膜１５の第２の領域１５ｂの厚みが緩やかに変化するので、ゲート酸化膜１５に大きな段差部が発生することを抑制することができる。結果として、ゲート酸化膜１５の段差部に電界が集中することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、断面視において、第１の領域１５ａの最大膜厚ｔ１から第１の領域１５ａの最小膜厚ｔ２を引いた値を、第２の主面１０ｂに平行な方向に沿った第１の領域１５ａの幅ｗ１で除した値は、０．２未満であってもよい。これにより、ゲート酸化膜１５の絶縁破壊耐性を効果的に向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、断面視において、第１の領域１５ａとソース領域１４との境界部４ｃにおける第１の不純物の最大濃度ａ１から第１の不純物の最小濃度ａ２を引いた値を、第２の主面１０ｂに平行な方向に沿った第１の領域１５ａの幅で除した値は、１×１０25ａｔｏｍｓ／ｃｍ4未満であってもよい。これにより、ゲート酸化膜１５の絶縁破壊耐性を効果的に向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１によれば、ソース領域１４と接し、かつ第１の領域１５ａと連接するゲート酸化膜１５の第３の領域１５ｃの厚みから、ボディ領域１３と接し、かつ第１の領域１５ａに対して第３の領域１５ｃとは反対側のゲート酸化膜１５の第４の領域１５ｄの厚みを引いた値は、５０ｎｍ以下であってもよい。これにより、ゲート酸化膜１５の絶縁破壊耐性を効果的に向上することができる。
実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、断面視において、ゲート酸化膜１５は、ボディ領域１３およびソース領域１４の境界部４ａと、ゲート酸化膜１５とが接する第１の位置４ｂから、第２の主面１０ｂに平行な方向であってかつボディ領域１３からソース領域１４に向かう方向にゲート酸化膜１５の厚みが連続的に大きくなる第１の領域１５ａを含む。これにより、ボディ領域１３およびソース領域１４の境界部４ａ上におけるゲート酸化膜１５の第１の領域１５ａの厚みが緩やかに変化するので、ゲート酸化膜１５に大きな段差部が発生することを抑制することができる。結果として、ゲート酸化膜１５の段差部に電界が集中することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程において、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度の最大値を、第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度の最大値で除した値が２５００以下となるように、ソース領域１４およびボディ領域１３の各々が形成されてもよい。これにより、ソース領域１４が含む第１の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ソース領域１４上に形成されるゲート酸化膜１５の第３の領域１５ｃの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程において、炭化珪素基板１０の第１の主面１０ａにおけるソース領域１４の第１の不純物の濃度は、第１の主面１０ａの法線方向におけるソース領域１４の第１の不純物の濃度の最大値よりも低くなるようにソース領域１４が形成され、かつ第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度は、第１の主面１０ａの法線方向におけるボディ領域１３の第２の不純物の濃度の最大値よりも低くなるようにボディ領域１３が形成されてもよい。これにより、ソース領域１４が含む第１の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ソース領域１４上に形成されるゲート酸化膜１５の第３の領域１５ｃの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程において、炭化珪素基板１０の第１の主面１０ａにおけるボディ領域１３の第２の不純物の濃度を、第１の主面１０ａにおけるドリフト領域１２の第３の不純物の濃度で除した値が２５０以下となるように、ボディ領域１３およびドリフト領域１２の各々が形成されてもよい。これにより、ドリフト領域１２が含む第３の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ドリフト領域１２上に形成されるゲート酸化膜１５の第５の領域１５ｅの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接して透過膜４１を形成する工程と、透過膜４１を通して炭化珪素基板１０に対して第１の不純物をイオン注入することにより、ソース領域１４を形成する工程を含んでいてもよい。これにより、ソース領域１４が含む第１の不純物の濃度と、ボディ領域１３が含む第２の不純物の濃度との差を低減することができる。そのため、ソース領域１４上に形成されるゲート酸化膜１５の第３の領域１５ｃの厚みと、ボディ領域１３上に形成されるゲート酸化膜１５の第４の領域１５ｄの厚みとの差を低減することができる。結果として、ゲート酸化膜１５の厚みの小さい領域に電界が集中することを効果的に抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（実施の形態２）
次に、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法について説明する。実施の形態２に係るＭＯＳＦＥＴ１の構造は、実施の形態１に係るＭＯＳＦＥＴ１と同様である。実施の形態２に係るＭＯＦＥＴ１の製造方法は、イオン注入工程（Ｓ３０：図４）において、炭化珪素基板１０の第１の主面１０ａに沿った方向において厚みが変化するマスクを使用している点において実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程は実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。
図１２を参照して、炭化珪素基板１０の第１の主面１０ａ上にマスク層４２が形成される。マスク層４２は、炭化珪素基板１０の第１の主面１０ａに対して傾斜している表面４２ａと、第１の主面１０ａとほぼ平行な表面４２ｂとを有している。当該マスク層４２を用いて炭化珪素基板１０の第１の主面１０ａに対して第２の不純物を、第１の主面１０ａの法線方向（矢印の方向）にイオン注入することにより、ボディ領域１３が形成される。ボディ領域１３が形成された後、ボディ領域１３とドリフト領域１２との境界部３ａ上に、マスク層４２の第１の主面１０ａに対して傾斜している表面４２ａが位置する。
図１３を参照して、炭化珪素基板１０の第１の主面１０ａ上に、ソース領域１４が形成される予定の領域に開口を有するマスク層４３が形成される。マスク層４３は、炭化珪素基板１０の第１の主面１０ａに対して傾斜している表面４３ａと、第１の主面１０ａとほぼ平行な表面４３ｂとを有している。第１の主面１０ａとほぼ平行な表面４３ｂは、対向する２つのボディ領域１３に挟まれたドリフト領域１２に対向するように位置する。当該マスク層４３を用いてボディ領域１３に対して第１の不純物を、第１の主面１０ａの法線方向にイオン注入することにより、ボディ領域１３に囲まれたソース領域１４が形成される。ソース領域１４が形成された後、ボディ領域１３とソース領域１４との境界部４ａ上に、マスク層４２の第１の主面１０ａに対して傾斜している表面４３ａが位置する。
図１４を参照して、炭化珪素基板１０の第１の主面１０ａに対して傾斜している表面４３ａを有するマスク層４３の代わりに、幅の異なる複数のマスク層が積層されたマスク層４９が用いられてもよい。マスク層４９は、炭化珪素基板１０の第１の主面１０ａに接する第１のマスク層４９ｃと、第１のマスク層４９ｃ上に設けられかつ第１のマスク層４９ｃの幅よりも小さい幅を有する第２のマスク層４９ｂと、第２のマスク層４９ｂ上に設けられかつ第２のマスク層４９ｂの幅よりも小さい幅を有する第３のマスク層４９ａとを含む。炭化珪素基板１０の第１の主面１０ａと平行な方向であって、かつボディ領域１３からソース領域１４に向かう方向に向かって、マスク層４９の厚みは階段状に小さくなっている。
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接し、かつ第１の主面１０ａに対して傾斜している表面４３ａを有するマスク層４３を形成する工程と、マスク層４３を用いて炭化珪素基板１０に対して第１の不純物をイオン注入することにより、ソース領域１４を形成する工程とを含んでもよい。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度勾配を小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みの勾配を小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（実施の形態３）
次に、実施の形態３に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法について説明する。実施の形態３に係るＭＯＳＦＥＴ１の構造は、実施の形態１に係るＭＯＳＦＥＴ１と同様である。実施の形態３に係るＭＯＦＥＴ１の製造方法は、イオン注入工程（Ｓ３０：図４）において、炭化珪素基板１０の第１の主面１０ａの法線方向に対して傾斜する方向に不純物がイオン注入される点において実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程は実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。
図１５を参照して、炭化珪素基板１０の第１の主面１０ａに接してマスク層４４が形成される。マスク層４４は、ソース領域１４が形成される予定の領域に開口を有する。当該マスク層４４を用いて、炭化珪素基板１０の第１の主面１０ａの法線方向から傾斜した角度に沿った方向（矢印の方向）で、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入することにより、ソース領域１４が形成される。なお、炭化珪素基板１０の第１の主面１０ａの法線方向から傾斜した角度で、炭化珪素基板１０の第１の主面１０ａに対して第２の不純物をイオン注入することにより、ボディ領域１３が形成されてもよい。
実施の形態３に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接してマスク層４４を形成する工程と、マスク層４４を用いて、炭化珪素基板１０の第１の主面１０ａの法線方向から傾斜した角度で炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入することにより、ソース領域１４を形成する工程とを含む。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度勾配を小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みの勾配を小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（実施の形態４）
次に、実施の形態４に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法について説明する。実施の形態４に係るＭＯＳＦＥＴ１の構造は、実施の形態１に係るＭＯＳＦＥＴ１と同様である。実施の形態４に係るＭＯＦＥＴ１の製造方法は、イオン注入工程（Ｓ３０：図４）において、第１の開口部を有する第１のマスク層を用いて第１のイオン注入を行った後、第１の開口部の幅よりも小さい幅を有する第２の開口部を有する第２のマスク層を用いて第２のイオン注入を行う点において実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程は実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。
図１６を参照して、ボディ領域１３が形成された炭化珪素基板１０の第１の主面１０ａ上に、ソース領域１４が形成される予定の領域上に第１の開口部４５ａを有する第１のマスク層４５が形成される。断面視において、第１の開口部４５ａの幅ｗ１は、ソース領域１４の幅とほぼ同じである。第１のマスク層４５を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物がイオン注入される（第１のイオン注入）。これにより、ボディ領域１３に囲まれるようにソース領域１４の外縁が形成される。
次に、第１のマスク層４５の表面および側面に接し、かつソース領域１４の表面を覆うように第２のマスク層４６が形成される（図１７参照）。次に、図１８を参照して、矢印の方向にエッチングが行われることにより、第１のマスク層４５の側面に第２のマスク層４６を残しつつ、第１のマスク層４５の表面およびソース領域１４の表面の各々から第２のマスク層４６が除去される。これにより、炭化珪素基板１０の第１の主面１０ａに接し、かつ第２の開口部４６ａを有する第２のマスク層４６が形成される。第２のマスク層４６の第２の開口部４６ａは、平面視において、第１の開口部４５ａが形成されていた位置の内側に位置するように形成される。言い換えれば、断面視において、第２のマスク層４６の第２の開口部４６ａの幅ｗ２は、第１のマスク層４５の第１の開口部４５ａの幅ｗ１よりも小さい。次に、第１のマスク層４５および第２のマスク層４６を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物がイオン注入される（第２のイオン注入）。
第１のイオン注入および第２のイオン注入では、同じ不純物（第１の不純物）が注入される。第１のイオン注入における第１の不純物のドーズ量は、第２のイオン注入における第２の不純物のドーズ量と同じであってもよい。また第１のイオン注入における第１の不純物のドーズ量は、第２のイオン注入における第２の不純物のドーズ量よりも少なくてもよい。また同様に、第２の開口部よりも小さい第３の開口部を有する第３のマスク層（図示せず）を形成し、第３のマスク層を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物がイオン注入されてもよい。つまり、マスク層の開口部の幅を徐々に小さくしながら、複数回イオン注入を行うことにより、ソース領域１４が形成されてもよい。同様に、マスク層の開口部の幅を徐々に小さくしながら、複数回イオン注入を行うことにより、ボディ領域１３が形成されてもよい。
実施の形態４に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接して第１の開口部４５ａを有する第１のマスク層４５を形成する工程と、第１のマスク層４５を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程と、第１のマスク層４５を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程後、炭化珪素基板１０の第１の主面１０ａに接して第２の開口部４６ａを有する第２のマスク層４６を形成する工程と、第２のマスク層４６を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程とを備えてもよい。第２のマスク層４６を形成する工程では、平面視において、第２のマスク層４６の第２の開口部４６ａは、第１の開口部４５ａが形成されていた位置の内側に位置するように形成される。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度を段階的に小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みを段階的に小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
（実施の形態５）
次に、実施の形態５に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１およびその製造方法について説明する。実施の形態４に係るＭＯＳＦＥＴ１の構造は、実施の形態１に係るＭＯＳＦＥＴ１と同様である。実施の形態５に係るＭＯＦＥＴ１の製造方法は、イオン注入工程（Ｓ３０：図４）において、第１の開口部を有する第１のマスク層を用いて第１のイオン注入を行った後、第１の開口部の幅よりも大きい幅を有する第２の開口部を有する第２のマスク層を用いて第２のイオン注入を行う点において実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の工程は実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。
図１９を参照して、ボディ領域１３が形成された炭化珪素基板１０の第１の主面１０ａ上に、ソース領域１４が形成される予定の領域上に第１の開口部４７ａを有する第１のマスク層４７が形成される。断面視において、第１の開口部４７ａの幅は、最終的に形成されるソース領域１４の幅よりも小さい。第１のマスク層４７を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物がイオン注入される（第１のイオン注入）。これにより、ボディ領域１３に囲まれるようにソース領域１４の一部が形成される。
次に、第１のマスク層４７を除去した後に、第１のマスク層４７の第１の開口部４７ａの幅ｗ１よりも大きい幅ｗ２の第２の開口部４８ａを有する第２のマスク層４８が、炭化珪素基板１０の第１の主面１０ａ上に形成される。平面視において、第２のマスク層４８の第２の開口部４８ａは、第１の開口部４７ａが形成されていた位置を含むように形成される。言い換えれば、断面視において、第２のマスク層４８の第２の開口部４８ａの幅ｗ２は、第１のマスク層４７の第１の開口部４７ａの幅よりも大きい。次に、第２のマスク層４６を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物がイオン注入される（第２のイオン注入）。
第１のイオン注入および第２のイオン注入では、同じ不純物（第１の不純物）が注入される。第１のイオン注入における第１の不純物のドーズ量は、第２のイオン注入における第２の不純物のドーズ量と同じであってもよい。また第１のイオン注入における第１の不純物のドーズ量は、第２のイオン注入における第２の不純物のドーズ量よりも多くてもよい。また同様に、第２の開口部よりも大きい第３の開口部を有する第３のマスク層（図示せず）を形成し、第３のマスク層を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物がイオン注入されてもよい。つまり、マスク層の開口部の幅を徐々に大きくしながら、複数回イオン注入を行うことにより、ソース領域１４が形成されてもよい。同様に、マスク層の開口部の幅を徐々に大きくしながら、複数回イオン注入を行うことにより、ボディ領域１３が形成されてもよい。
実施の形態５に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０を準備する工程は、炭化珪素基板１０の第１の主面１０ａに接して第１の開口部４７ａを有する第１のマスク層４７を形成する工程と、第１のマスク層４７を用いて、炭化珪素基板１０に対して第１の不純物をイオン注入する工程と、第１のマスク層４７を用いて、炭化珪素基板１０に対して第１の不純物をイオン注入する工程後、炭化珪素基板１０の第１の主面１０ａに接して第２の開口部４８ａを有する第２のマスク層４８を形成する工程と、第２のマスク層４８を用いて、炭化珪素基板１０の第１の主面１０ａに対して第１の不純物をイオン注入する工程とを備えてもよい。第２のマスク層４８を形成する工程では、平面視において、第２のマスク層４８の第２の開口部４８ａは、第１の開口部４７ａが形成されていた位置を含むように形成される。これにより、ソース領域１４とボディ領域１３との境界部４ａ付近における第１の不純物の濃度を段階的に小さくすることができる。これにより、ソース領域１４とボディ領域１３との境界部４ａ上に形成されるゲート酸化膜１５の厚みを段階的に小さくすることができる。結果として、ゲート酸化膜１５に大きな段差部が発生することを抑制することができるので、ゲート酸化膜１５の絶縁破壊耐性を向上することができる。
上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。上記においては、炭化珪素半導体装置の一例として、ＭＯＳＦＥＴについて説明したが、炭化珪素半導体装置は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであっても構わない。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
３ａ，３ｃ，４ａ，４ｃ 境界部
３ｂ 第２の位置
３ｄ，４ｄ 三重点
４ｂ 第１の位置
５ 炭化珪素エピタキシャル層
１０ 炭化珪素基板
１０ａ 第１の主面
１０ｂ 第２の主面
１１ 単結晶基板
１２ ドリフト領域
１３ ボディ領域
１３ａ 第１のボディ領域部
１３ｂ 第２のボディ領域部
１４ ソース領域
１４ａ 第１のソース領域部
１４ｂ 第２のソース領域部
１５ ゲート酸化膜
１５ａ 第１の領域
１５ｂ 第２の領域
１５ｃ 第３の領域
１５ｄ 第４の領域
１５ｅ 第５の領域
１６ ソース電極
１８ コンタクト領域
１９ 表面保護電極
２０ ドレイン電極
２１ 層間絶縁膜
２３ 裏面保護電極
２７ ゲート電極
４１ 透過膜
４２，４３，４４，４９ マスク層
４２ａ，４２ｂ，４３ａ，４３ｂ 表面
４５，４７，４９ｃ 第１のマスク層
４５ａ，４７ａ 第１の開口部
４６，４８，４９ｂ 第２のマスク層
４６ａ，４８ａ 第２の開口部
４９ａ 第３のマスク層
ＣＨ チャネル領域
ｔ１，ｔ３ 最大膜厚
ｔ２，ｔ４ 最小膜厚
ｗ１，ｗ２ 幅

Claims (14)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に接するゲート酸化膜とを備え、
    前記炭化珪素基板は、前記第１の主面において前記ゲート酸化膜と接し、第１導電型を有し、かつ第１の不純物を有するソース領域と、前記ソース領域と接し、前記第１の主面において前記ゲート酸化膜と接し、第２導電型を有し、かつ第２の不純物を有するボディ領域と、前記ボディ領域によって前記ソース領域と隔てられ、前記第１の主面において前記ゲート酸化膜と接し、かつ前記第１導電型を有するドリフト領域とを含み、
    断面視において、前記ゲート酸化膜は、前記ボディ領域および前記ソース領域の境界部と、前記ゲート酸化膜とが接する第１の位置から、前記第２の主面に平行な方向であってかつ前記ボディ領域から前記ソース領域に向かう方向に前記ゲート酸化膜の厚みが連続的に大きくなる第１の領域を含む、炭化珪素半導体装置。
  2. 断面視において、前記ゲート酸化膜は、前記ボディ領域および前記ドリフト領域の境界部と、前記ゲート酸化膜とが接する第２の位置から、前記第２の主面に平行な方向であってかつ前記ドリフト領域から前記ボディ領域に向かう方向に前記ゲート酸化膜の厚みが連続的に大きくなる第２の領域を含む、請求項１に記載の炭化珪素半導体装置。
  3. 断面視において、前記第１の領域の最大膜厚から前記第１の領域の最小膜厚を引いた値を、前記第２の主面に平行な方向に沿った前記第１の領域の幅で除した値は、０．２未満である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 断面視において、前記第１の領域と前記ソース領域との境界部における前記第１の不純物の最大濃度から前記第１の不純物の最小濃度を引いた値を、前記第２の主面に平行な方向に沿った前記第１の領域の幅で除した値は、１×１０25ａｔｏｍｓ／ｃｍ4未満である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記ソース領域と接し、かつ前記第１の領域と連接する前記ゲート酸化膜の第３の領域の厚みから、前記ボディ領域と接し、かつ前記第１の領域に対して前記第３の領域とは反対側の前記ゲート酸化膜の第４の領域の厚みを引いた値は、５０ｎｍ以下である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を準備する工程と、
    前記炭化珪素基板の前記第１の主面に接するゲート酸化膜を形成する工程とを備え、
    前記炭化珪素基板は、前記第１の主面において前記ゲート酸化膜と接し、第１導電型を有し、かつ第１の不純物を有するソース領域と、前記ソース領域と接し、前記第１の主面において前記ゲート酸化膜と接し、第２導電型を有し、かつ第２の不純物を有するボディ領域と、前記ボディ領域によって前記ソース領域と隔てられ、前記第１の主面において前記ゲート酸化膜と接し、かつ前記第１導電型を有するドリフト領域とを含み、
    断面視において、前記ゲート酸化膜は、前記ボディ領域および前記ソース領域の境界部と、前記ゲート酸化膜とが接する第１の位置から、前記第２の主面に平行な方向であってかつ前記ボディ領域から前記ソース領域に向かう方向に前記ゲート酸化膜の厚みが連続的に大きくなる第１の領域を含む、炭化珪素半導体装置の製造方法。
  7. 前記炭化珪素基板を準備する工程において、前記炭化珪素基板の前記第１の主面における前記ソース領域の前記第１の不純物の濃度の最大値を、前記第１の主面における前記ボディ領域の前記第２の不純物の濃度の最大値で除した値が２５００以下となるように、前記ソース領域および前記ボディ領域の各々が形成される、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記炭化珪素基板を準備する工程において、前記炭化珪素基板の前記第１の主面における前記ソース領域の前記第１の不純物の濃度は、前記第１の主面の法線方向における前記ソース領域の前記第１の不純物の濃度の最大値よりも低くなるように前記ソース領域が形成され、かつ前記第１の主面における前記ボディ領域の前記第２の不純物の濃度は、前記第１の主面の前記法線方向における前記ボディ領域の前記第２の不純物の濃度の最大値よりも低くなるように前記ボディ領域が形成される、請求項６または請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 前記炭化珪素基板を準備する工程において、前記炭化珪素基板の前記第１の主面における前記ボディ領域の前記第２の不純物の濃度を、前記第１の主面における前記ドリフト領域の第３の不純物の濃度で除した値が２５０以下となるように、前記ボディ領域および前記ドリフト領域の各々が形成される、請求項６〜請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  10. 前記炭化珪素基板を準備する工程は、前記炭化珪素基板の前記第１の主面に接して透過膜を形成する工程と、
    前記透過膜を通して前記炭化珪素基板に対して前記第１の不純物をイオン注入することにより、前記ソース領域を形成する工程を含む、請求項６〜請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 前記炭化珪素基板を準備する工程は、前記炭化珪素基板の前記第１の主面に接し、かつ前記第１の主面に対して傾斜している表面を有するマスク層を形成する工程と、
    前記マスク層を用いて前記炭化珪素基板に対して前記第１の不純物をイオン注入することにより、前記ソース領域を形成する工程とを含む、請求項６に記載の炭化珪素半導体装置の製造方法。
  12. 前記炭化珪素基板を準備する工程は、前記炭化珪素基板の前記第１の主面に接してマスク層を形成する工程と、
    前記マスク層を用いて、前記炭化珪素基板の前記第１の主面の法線方向から傾斜した角度で前記炭化珪素基板の前記第１の主面に対して前記第１の不純物をイオン注入することにより、前記ソース領域を形成する工程とを含む、請求項６に記載の炭化珪素半導体装置の製造方法。
  13. 前記炭化珪素基板を準備する工程は、前記炭化珪素基板の前記第１の主面に接して第１の開口部を有する第１のマスク層を形成する工程と、
    前記第１のマスク層を用いて、前記炭化珪素基板の前記第１の主面に対して前記第１の不純物をイオン注入する工程と、
    前記第１のマスク層を用いて、前記炭化珪素基板の前記第１の主面に対して前記第１の不純物をイオン注入する工程後、前記炭化珪素基板の前記第１の主面に接して第２の開口部を有する第２のマスク層を形成する工程と、
    前記第２のマスク層を用いて、前記炭化珪素基板の前記第１の主面に対して前記第１の不純物をイオン注入する工程とを備え、
    前記第２のマスク層を形成する工程では、平面視において、前記第２のマスク層の前記第２の開口部は、前記第１の開口部が形成されていた位置の内側に位置するように形成される、請求項６に記載の炭化珪素半導体装置の製造方法。
  14. 前記炭化珪素基板を準備する工程は、前記炭化珪素基板の前記第１の主面に接して第１の開口部を有する第１のマスク層を形成する工程と、
    前記第１のマスク層を用いて、前記炭化珪素基板に対して前記第１の不純物をイオン注入する工程と、
    前記第１のマスク層を用いて、前記炭化珪素基板に対して前記第１の不純物をイオン注入する工程後、前記炭化珪素基板の前記第１の主面に接して第２の開口部を有する第２のマスク層を形成する工程と、
    前記第２のマスク層を用いて、前記炭化珪素基板の前記第１の主面に対して前記第１の不純物をイオン注入する工程とを備え、
    前記第２のマスク層を形成する工程では、平面視において、前記第２のマスク層の前記第２の開口部は、前記第１の開口部が形成されていた位置を含むように形成される、請求項６に記載の炭化珪素半導体装置の製造方法。
JP2013258870A 2013-12-16 2013-12-16 炭化珪素半導体装置およびその製造方法 Pending JP2015115570A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013258870A JP2015115570A (ja) 2013-12-16 2013-12-16 炭化珪素半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013258870A JP2015115570A (ja) 2013-12-16 2013-12-16 炭化珪素半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2015115570A true JP2015115570A (ja) 2015-06-22

Family

ID=53529073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013258870A Pending JP2015115570A (ja) 2013-12-16 2013-12-16 炭化珪素半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2015115570A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128745A (zh) * 2019-12-04 2020-05-08 深圳第三代半导体研究院 一种SiC基MOS器件的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2005303010A (ja) * 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 炭化珪素素子及びその製造方法
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006237511A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009004574A (ja) * 2007-06-21 2009-01-08 Denso Corp 炭化珪素半導体装置の製造方法
JP2009266871A (ja) * 2008-04-22 2009-11-12 Panasonic Corp 炭化珪素半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2005303010A (ja) * 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 炭化珪素素子及びその製造方法
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006237511A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009004574A (ja) * 2007-06-21 2009-01-08 Denso Corp 炭化珪素半導体装置の製造方法
JP2009266871A (ja) * 2008-04-22 2009-11-12 Panasonic Corp 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128745A (zh) * 2019-12-04 2020-05-08 深圳第三代半导体研究院 一种SiC基MOS器件的制作方法

Similar Documents

Publication Publication Date Title
US9716157B2 (en) Silicon carbide semiconductor device
US9362121B2 (en) Method of manufacturing a silicon carbide semiconductor device
EP2717318A1 (en) Silicon carbide semiconductor device and method for manufacturing same
US9263527B2 (en) Silicon carbide semiconductor device and method of manufacturing same
JP6256148B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2015076592A (ja) 炭化珪素半導体装置およびその製造方法
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
US8809945B2 (en) Semiconductor device having angled trench walls
JP2012190865A (ja) 半導体装置の製造方法
JP6119564B2 (ja) 炭化珪素半導体装置の製造方法
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
WO2012120730A1 (ja) 半導体装置の製造方法
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
JP2014127660A (ja) 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
US8748276B2 (en) Method for manufacturing semiconductor device
JP2015115570A (ja) 炭化珪素半導体装置およびその製造方法
JP2014060272A (ja) 炭化珪素半導体装置およびその製造方法
WO2021095609A1 (ja) 炭化珪素半導体装置
JP2015073051A (ja) 炭化珪素半導体装置およびその製造方法
JP2016006900A (ja) 半導体装置の製造方法および半導体装置
JP2023023614A (ja) 炭化珪素半導体装置
JP2023104657A (ja) 炭化珪素半導体装置
JP2015115571A (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160823

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170530

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171121