JP2012190865A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】ＭＯＳＦＥＴの製造方法は、炭化珪素からなるエピタキシャル成長層付き基板８を準備する工程と、エピタキシャル成長層付き基板８にイオン注入を実施する工程と、イオン注入が実施されたエピタキシャル成長層付き基板８上に二酸化珪素からなる保護膜８０を形成する工程と、保護膜８０が形成されたエピタキシャル成長層付き基板８を、酸素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱する工程とを備えている。
【選択図】図５

Description

本発明は半導体装置の製造方法に関し、より特定的には、炭化珪素からなる基板に導入された不純物を活性化させる活性化アニールにおける基板の表面荒れを抑制することが可能な半導体装置の製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような炭化珪素を材料として用いた半導体装置の製造方法では、炭化珪素からなる基板に所望の不純物を導入した後、当該不純物を活性化させる活性化アニールが実施される。ここで、炭化珪素からなる基板の活性化アニールは高温で実施する必要がある。その結果、活性化アニールにより基板の表面荒れが発生する場合がある。この表面荒れは、製造される半導体装置の特性に悪影響を及ぼすおそれがあるため、低減されることが望ましい。
これに対し、イオン注入により導入された不純物の活性化アニールの前に、イオン注入が行なわれた領域の表面を窒化珪素膜により被覆する炭化珪素半導体装置の製造方法が提案されている（たとえば、特許文献１参照）。
特開平７−８６１９９号公報
しかしながら、上記活性化アニールにおいては、基板は１６００℃以上の高温に加熱される必要がある。そのため、上記特許文献１に記載の半導体装置の製造方法では、炭化珪素と窒化珪素との線膨張係数の違い等に起因して、窒化珪素膜に亀裂が生じるおそれがある。そして、保護膜としての窒化珪素膜に亀裂が生じると、基板の表面荒れを十分に抑制できないという問題が生じる。
本発明はこのような問題に対応するためになされたものであって、その目的は、炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することが可能な半導体装置の製造方法を提供することである。
本発明に従った半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板にイオン注入を実施する工程と、イオン注入が実施された基板上に二酸化珪素からなる保護膜を形成する工程と、保護膜が形成された基板を、酸素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱する工程とを備えている。
本発明の半導体装置の製造方法においては、イオン注入が実施された炭化珪素からなる基板に二酸化珪素からなる保護膜を形成した後、酸素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱することにより活性化アニールが実施される。このとき、二酸化珪素からなる保護膜に亀裂が生じ得る状態となった場合でも、炭化珪素基板から離脱する珪素と雰囲気中のガスに含まれる酸素原子とが結合して生成する二酸化珪素により当該亀裂の発生が抑制される。その結果、本発明の半導体装置の製造方法によれば、炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することができる。
上記本発明の半導体装置の製造方法においては、基板を加熱する工程では、保護膜が形成された基板が１７００℃以下の温度域に加熱されてもよい。基板の加熱温度を１７００℃以下とすることにより、二酸化珪素からなる保護膜により基板の表面荒れをより確実に抑制することが可能となる。
上記本発明の半導体装置の製造方法においては、基板を加熱する工程では、保護膜が形成された基板が酸素ガスを含有する雰囲気中において加熱される。
酸素ガスは、安価で取り扱いも容易であるため、上記基板を加熱する工程の雰囲気を構成するガス（酸素原子を含むガス）として好適である。
上記本発明の半導体装置の製造方法においては、保護膜を形成する工程では、熱酸化により保護膜が形成されてもよい。これにより、二酸化珪素からなる保護膜を容易に形成することができる。
上記本発明の半導体装置の製造方法においては、保護膜を形成する工程と基板を加熱する工程とは単一の工程として実施されてもよい。
上記保護膜を熱酸化処理により形成する場合、上記基板は酸素原子を含むガスを含有する雰囲気中において加熱される。そのため、当該保護膜を形成する工程と後続の酸素原子を含むガスを含有する雰囲気中において上記基板を加熱する工程とを単一の工程として実施することができる。これにより、半導体装置の製造プロセスを簡略化することができる。
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、炭化珪素からなる基板の活性化アニールにおける表面荒れを抑制することが可能な半導体装置の製造方法を提供することができる。
本発明の一実施の形態におけるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
まず、本発明の一実施の形態における半導体装置の製造方法により製造可能な半導体装置について説明する。図１を参照して、半導体装置としてのＭＯＳＦＥＴ１００は、ＤｉＭＯＳＦＥＴであって、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにエピタキシャル成長層の主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
ここで、上述のようにＭＯＳＦＥＴ１００では、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近の領域であるチャネル領域において反転層が形成され、当該反転層を電流が流れる。そのため、主面３Ａに面荒れが生じた場合、反転層における抵抗（チャネル抵抗）が上昇し、オン抵抗が高くなるという問題を生じ得る。しかし、本実施の形態におけるＭＯＳＦＥＴ１００は、以下に説明する本実施の形態における半導体装置の製造方法により製造されていることにより、主面３Ａの面荒れが低減され、上記問題の発生が抑制されている。
次に、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法について、図２〜図８を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１１０）では、図３を参照して、たとえば昇華法により製造されたインゴットをスライスして得られた炭化珪素基板１が準備される。
次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。これにより、炭化珪素からなる基板としてのエピタキシャル成長層付き基板８が得られる。
次に、工程（Ｓ１３０）としてイオン注入工程が実施される。この工程（Ｓ１３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
次に、工程（Ｓ１４０）として保護膜形成工程が実施される。この工程（Ｓ１４０）では、図５を参照して、工程（Ｓ１３０）においてイオン注入が実施されたエピタキシャル成長層付き基板８の主面３Ａ上に二酸化珪素からなる保護膜８０が形成される。この保護膜８０は、たとえば熱酸化により形成することができる。また、保護膜８０の厚みは、たとえば０．１μｍ以上１μｍ以下とすることができる。保護膜８０は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などのＣＶＤ法により形成されてもよい。
次に、工程（Ｓ１５０）として活性化アニール工程が実施される。この工程（Ｓ１５０）では、工程（Ｓ１４０）において保護膜８０が形成されたエピタキシャル成長層付き基板８が、酸素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱される。これにより、工程（Ｓ１３０）においてイオン注入によりエピタキシャル成長層付き基板８に導入された不純物が活性化し、所望の導電型のｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６が得られる。
このとき、工程（Ｓ１５０）においてエピタキシャル成長層付き基板８が、たとえばアルゴンガス雰囲気中において加熱された場合、図６に示すように炭化珪素と二酸化珪素との線膨張係数の違い等に起因して保護膜８０に亀裂８０Ａが生じるおそれがある。この場合、エピタキシャル成長層付き基板８から離脱した珪素原子が当該亀裂８０Ａを通して雰囲気中に放出される。その結果、表面荒れが発生する。
これに対し、本実施の形態における工程（Ｓ１５０）では、エピタキシャル成長層付き基板８が酸素原子を含むガスを含有する雰囲気中において加熱される。そのため、エピタキシャル成長層付き基板８から離脱した珪素は雰囲気中の酸素と結合し、二酸化珪素となる。その結果、図７に示すように、エピタキシャル成長層付き基板８と保護膜８０との境界部に二酸化珪素膜８２が形成されるとともに、二酸化珪素からなり亀裂８０Ａを充填（修復）する亀裂抑制部８１が形成される。これにより、亀裂８０Ａの発生や成長が抑制され、表面荒れの発生が低減される。
ここで、上記酸素原子を含むガスとしては、たとえば酸素ガス、オゾンガス、一酸化窒素ガス、二酸化窒素ガス、一酸化炭素ガスなどを採用することができる。酸素ガスは、安価で取り扱いも容易であるため、上記酸素原子を含むガスとして特に好適である。また、工程（Ｓ１５０）では、エピタキシャル成長層付き基板８が、酸素ガス雰囲気中、または酸素ガスとアルゴンガスとを含有し、残部不純物からなる雰囲気中において加熱されてもよい。
また、工程（Ｓ１５０）では、エピタキシャル成長層付き基板８の加熱温度は１７００℃以下とすることが好ましい。エピタキシャル成長層付き基板８の加熱温度を１７００℃以下とすることにより、二酸化珪素からなる保護膜８０、二酸化珪素膜８２および亀裂抑制部８１によって表面荒れをより確実に抑制することができる。
さらに、上記工程（Ｓ１４０）と（Ｓ１５０）とは単一の工程として実施されてもよい。具体的には、たとえばエピタキシャル成長層付き基板８を、酸素ガスとアルゴンガスとを含有し、残部不純物からなる雰囲気に調整された反応室内において１１００℃以上１６００℃以下の温度域に加熱して５分間以上１２０分間以下の時間保持することにより保護膜８０を形成した後、雰囲気を変化させることなく同一の反応室内において１６００℃以上１７００℃以下の温度域に加熱して１分間以上３０分間以下の時間保持することにより活性化アニールを実施する。このように工程（Ｓ１４０）と（Ｓ１５０）とを単一の工程として実施することにより、ＭＯＳＦＥＴ１００の製造プロセスを簡略化することができる。
次に、工程（Ｓ１６０）として保護膜除去工程が実施される。この工程（Ｓ１６０）では、保護膜８０が除去される。保護膜８０の除去は、たとえばフッ酸系の液体を用いて実施してもよいし、フッ素系プラズマ処理により実施してもよい。
次に、工程（Ｓ１７０）として酸化膜形成工程が実施される。この工程（Ｓ１７０）では、図８を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
次に、工程（Ｓ１８０）として電極形成工程が実施される。図８および図１を参照して、この工程（Ｓ１８０）では、まず、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極９３が形成される。その後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、主面３Ａ上においてゲート電極９３を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングにより、ソースコンタクト電極９２を形成すべき領域の層間絶縁膜９４と酸化膜９１とが除去される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。そして、たとえば蒸着法により、導電体であるＡｌからなるソース配線９５が、主面３Ａ上において、層間絶縁膜９４を取り囲むとともに、ｎ＋領域５およびソースコンタクト電極９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
以上のように、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法においては、工程（Ｓ１５０）において二酸化珪素からなる保護膜８０に亀裂８０Ａが生じ得る状態となった場合でも、エピタキシャル成長層付き基板８から離脱する珪素と雰囲気中のガスに含まれる酸素原子とが結合して生成する二酸化珪素により当該亀裂８０Ａの発生が抑制される。その結果、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法によれば、エピタキシャル成長層付き基板８の活性化アニールにおける表面荒れを抑制することができる。
なお、上記実施の形態においては、本発明の半導体装置の製造方法の一例としてＭＯＳＦＥＴが製造される場合について説明したが、本発明の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法は、炭化珪素からなる基板にイオン注入を実施した後、活性化アニールを実施するプロセスが採用される半導体装置の製造方法に広く適用することができ、具体的にはダイオード、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの製造方法にも適用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置の製造方法は、炭化珪素からなる基板にイオン注入を実施した後、活性化アニールを実施するプロセスが採用される半導体装置の製造方法に、特に有利に適用され得る。
１ 炭化珪素基板、１Ａ 主面、２ バッファ層、３ ドリフト層、３Ａ 主面、４ ｐ型ボディ領域、５ ｎ＋領域、６ ｐ＋領域、７ 活性層、８ エピタキシャル成長層付き基板、８０ 保護膜、８０Ａ 亀裂、８１ 亀裂抑制部、８２ 二酸化珪素膜、９１ ゲート酸化膜（酸化膜）、９２ ソースコンタクト電極、９３ ゲート電極、９４ 層間絶縁膜、９５ ソース配線、９６ ドレイン電極、１００ ＭＯＳＦＥＴ。

Claims (5)

  1. 炭化珪素からなる基板を準備する工程と、
    前記基板にイオン注入を実施する工程と、
    前記イオン注入が実施された前記基板上に二酸化珪素からなる保護膜を形成する工程と、
    前記保護膜が形成された前記基板を、酸素原子を含むガスを含有する雰囲気中において１６００℃以上の温度域に加熱する工程とを備えた、半導体装置の製造方法。
  2. 前記基板を加熱する工程では、前記保護膜が形成された前記基板が１７００℃以下の温度域に加熱される、請求項１に記載の半導体装置の製造方法。
  3. 前記基板を加熱する工程では、前記保護膜が形成された前記基板が酸素ガスを含有する雰囲気中において加熱される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記保護膜を形成する工程では、熱酸化により前記保護膜が形成される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記保護膜を形成する工程と前記基板を加熱する工程とは単一の工程として実施される、請求項４に記載の半導体装置の製造方法。
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