JP2014063949A - 炭化珪素半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高い耐圧と低いオン抵抗とを得る。
【解決手段】第１の導電型の不純物が添加されている炭化珪素基板３９の第１の部分３１ａは、第１の深さ位置よりも深くに配置されている。第２の部分３１ｂは、第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置まで配置されている。第３の部分３１ｃは第２の深さ位置から主面Ｐ２まで配置されている。第２の部分３１ｂが有する第２の不純物濃度は、第１の部分３１ａが有する第１の不純物濃度よりも高い。第３の部分３１ｃが有する第３の不純物濃度は、第１の不純物濃度以上かつ第２の不純物濃度未満である。第２の導電型の不純物が添加されているボディ領域３２は、第１の深さ位置よりも浅く第２の深さ位置よりも深い深さ位置に、不純物の濃度ピークを有する。
【選択図】図１

Description

本発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、ゲート電極を有する炭化珪素半導体装置およびその製造方法に関するものである。
特開平１０−２４２４５８号公報（特許文献１）によればＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開示されている。このＭＯＳＦＥＴは、第１の導電型のドリフト領域と、ドリフト領域の一方の主面に選択的に形成された第２の導電型のベース領域と、ベース領域中に選択的に形成された第１の導電型のソース領域とを有する。またこのＭＯＳＦＥＴは、ベース領域の側面に、ドリフト領域より高濃度に不純物添加された第１の導電型の不純物領域を有する。この公報によれば、ＭＯＳＦＥＴにおけるＪＦＥＴ抵抗（ＪＦＥＴ効果）を小さくすることで、オン電圧を低くすることができる旨が記載されている。
特開平１０−２４２４５８号公報
上記公報の技術によれば、ＪＦＥＴ抵抗を小さくするための高濃度領域がベース領域の側面に形成される。ベース領域の側面は基板の表面に達しているので、この高濃度領域は、基板の表面に達し、よってゲート絶縁膜に接する。この高濃度領域中には空乏層が形成されにくいので、これに接するゲート絶縁膜に対して高い電界が加わりやすい。この結果、ゲート絶縁膜の絶縁破壊が生じやすい。よって半導体装置の耐圧を十分に高くすることが困難であった。
本発明はこのような課題に対応するためになされたものであって、その目的は、高い耐圧と低いオン抵抗とを有する炭化珪素半導体装置およびその製造方法を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、ボディ領域と、ソース領域と、ゲート絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極とを有する。炭化珪素基板は第１の主面および第１の主面と反対の第２の主面を有する。炭化珪素基板には、第１の導電型を付与する不純物が添加されている。炭化珪素基板は第１〜第３の部分を有する。第１の部分は、第２の主面を基準にして第１の深さ位置よりも深くに配置されている。第２の部分は、第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置まで配置されている。第３の部分は第２の深さ位置から第２の主面まで配置されている。第１〜第３の部分のそれぞれは第１〜第３の不純物濃度を有する。第２の不純物濃度は第１の不純物濃度よりも高い。第３の不純物濃度は第１の不純物濃度以上かつ第２の不純物濃度未満である。ボディ領域は炭化珪素基板の第２の主面上に部分的に設けられている。ボディ領域には、第２の導電型を付与する不純物が添加されている。ボディ領域は、第１の深さ位置よりも浅く第２の深さ位置よりも深い深さ位置に、第２の導電型を付与する不純物の濃度ピークを有する。ソース領域はボディ領域上に部分的に設けられている。ソース領域は第１の導電型を有する。ゲート絶縁膜は、炭化珪素基板のうち第１の導電型を有する部分と、ソース領域とをつなぐように、ボディ領域上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。第１の主電極は炭化珪素基板の第１の主面上に設けられている。第２の主電極はソース領域に接している。
この炭化珪素半導体装置によれば、炭化珪素基板の第２の部分の不純物濃度に比して第１の部分の不純物濃度が低くされていることで、第１の部分において空乏層が延びやすくなる。これにより炭化珪素基板の絶縁破壊が抑制される。また炭化珪素基板の第２の部分の不純物濃度に比して第３の部分の不純物濃度が低くされていることで、第３の部分において空乏層が延びやすくなる。これにより第３の部分に面するゲート絶縁膜に印加される電界が小さくなる。よってゲート絶縁膜の絶縁破壊が抑制される。つまり炭化珪素基板およびゲート絶縁膜の各々において絶縁破壊が抑制される。これにより炭化珪素半導体装置の耐圧を高めることができる。またこの炭化珪素半導体装置によれば、炭化珪素基板の第１の部分の不純物濃度に比して第２の部分の不純物濃度が高くされている。これにより、第２の部分に対応した深さ位置に不純物の濃度ピークを有するボディ領域から第２の部分への空乏層の延びを抑制することができる。よって炭化珪素半導体装置のオン抵抗を低くすることができる。以上のように、本発明の炭化珪素半導体装置によれば高い耐圧と低いオン抵抗とが得られる。
上記炭化珪素半導体装置において、炭化珪素基板の第２の部分はイオン注入による不純物を含有してもよい。これにより第２の部分の不純物濃度をイオン注入によって高めることができる。すなわちイオン注入を用いて第２の部分を形成することができる。
上記炭化珪素半導体装置において、第３の不純物濃度は第１の不純物濃度と同じであってもよい。これにより炭化珪素基板の第３の部分の不純物濃度を第１の部分の不純物濃度と同じとすることができる。よって製造方法において、第１の不純物濃度および第３の不純物濃度に共通の濃度でエピタキシャル層を形成した後に、第２の部分の不純物濃度を高める注入を行うだけで、第１〜第３の部分を設けることができる。よって炭化珪素半導体装置の製造方法がより簡略化される。
上記炭化珪素半導体装置において、第３の不純物濃度は第１の不純物濃度よりも高くてもよい。これにより、炭化珪素基板の第３の部分の抵抗をより小さくすることができる。これにより炭化珪素半導体装置のオン抵抗をより低くすることができる。
上記炭化珪素半導体装置において、炭化珪素基板の第３の部分は５ｎｍ以上１０ｎｍ以下の厚さを有してもよい。第３の部分が５ｎｍ以上の厚さを有することにより、第３の部分に面するゲート絶縁膜に印加される電界がより小さくされ得る。第３の部分が１０ｎｍ以下の厚さを有することにより、第３の部分に比して抵抗率の低い第２の部分がより浅い位置まで設けられるので、炭化珪素半導体装置のオン抵抗をより低くすることができる。
本発明の一の局面に従う、炭化珪素半導体装置の製造方法は、次の工程を有する。第１の主面および第１の主面と反対の第２の主面を有し、第１の導電型を付与する不純物が添加された炭化珪素基板が準備される。第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置までの領域における体積当たりドース量が、第１の深さ位置よりも深い領域における体積当たりドース量、および第２の主面から第２の深さ位置までの領域における体積当たりドース量の各々に比して大きくなるように、第１の導電型を付与する不純物が炭化珪素基板の第２の主面上へ注入される。第２の導電型を有するボディ領域が炭化珪素基板の第２の主面上に部分的に形成されるように、炭化珪素基板の第２の主面上へ、第２の導電型を付与する不純物が注入される。第２の導電型を付与する不純物を注入する工程は、体積当たりドース量が第１の深さ位置および第２の深さ位置の間にピークを有するように行われる。第１の導電型を付与する不純物をボディ領域およびボディ領域となる領域のいずれかの上へ部分的に注入することによって、第１の導電型を有するソース領域が形成される。炭化珪素基板のうち第１の導電型を有する部分と、ソース領域とをつなぐように、ボディ領域上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。炭化珪素基板の第１の主面上に第１の主電極が形成される。ソース領域に接する第２の主電極が形成される。
上記一の局面に従う製造方法によれば、炭化珪素基板への不純物の注入の結果として、第１〜第３の部分が設けられる。第１の部分は、第２の主面を基準にして第１の深さ位置よりも深くに配置される。第２の部分は、第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置まで配置される。第３の部分は第２の深さ位置から第２の主面まで配置される。第１〜第３の部分のそれぞれは第１〜第３の不純物濃度を有する。第２の不純物濃度は第１の不純物濃度よりも高い。第３の不純物濃度は第１の不純物濃度以上かつ第２の不純物濃度未満である。またボディ領域は、第１の深さ位置よりも浅く第２の深さ位置よりも深い深さ位置に、第２の導電型を付与する不純物の濃度ピークを有するように形成される。炭化珪素基板の第２の部分の不純物濃度に比して第１の部分の不純物濃度が低くされることで、第１の部分において空乏層が延びやすくなる。これにより炭化珪素基板の絶縁破壊が抑制される。また炭化珪素基板の第２の部分の不純物濃度に比して第３の部分の不純物濃度が低くされることで、第３の部分において空乏層が延びやすくなる。これにより第３の部分に面するゲート絶縁膜に印加される電界が小さくなる。よってゲート絶縁膜の絶縁破壊が抑制される。つまり炭化珪素基板およびゲート絶縁膜の各々において絶縁破壊が抑制される。これにより炭化珪素半導体装置の耐圧を高めることができる。またこの炭化珪素半導体装置によれば、炭化珪素基板の第１の部分の不純物濃度に比して第２の部分の不純物濃度が高くされる。これにより、第２の部分に対応した深さ位置に不純物の濃度ピークを有するボディ領域から第２の部分への空乏層の延びを抑制することができる。よって炭化珪素半導体装置のオン抵抗を低くすることができる。以上のように、この製造方法によれば高い耐圧と低いオン抵抗とが得られる。またこの製造方法によれば、炭化珪素基板の第１〜第３の部分の間での不純物濃度の相違を、不純物の注入によって調整することができる。
上記一の局面に従う製造方法において、第１の導電型を付与する不純物を炭化珪素基板の第２の主面上へ注入する工程は、注入マスクを用いることなく行われてもよい。これにより製造方法がより単純化される。
上記一の局面に従う製造方法において、第１の導電型を付与する不純物を炭化珪素基板の第２の主面上へ注入する工程は、ボディ領域およびボディ領域となる領域のいずれかの少なくとも一部を被覆する注入マスクを用いて行われてもよい。これにより、ボディ領域において、第１および第２の導電型を付与する不純物が互いに相殺してしまう程度を抑制することができる。つまり、導電型に実質的に寄与しない不純物の量を少なくすることができる。よってボディ領域上のチャネル抵抗を低くすることができるので、炭化珪素半導体装置のオン抵抗をより低くすることができる。
本発明の他の局面に従う、炭化珪素半導体装置の製造方法は、次の工程を有する。第１の主面および第１の主面と反対の第２の主面を有し、第１の導電型を付与する不純物が添加された炭化珪素基板が準備される。炭化珪素基板は、第２の主面を基準にして第１の深さ位置よりも深くに配置された第１の部分と、第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置まで配置された第２の部分と、第２の深さ位置から第２の主面まで配置された第３の部分とを含む。第１〜第３の部分のそれぞれは第１〜第３の不純物濃度を有する。第２の不純物濃度は第１の不純物濃度よりも高い。第３の不純物濃度は第１の不純物濃度以上かつ第２の不純物濃度未満である。炭化珪素基板を準備する工程は、単結晶基板上に第１の不純物濃度でエピタキシャルに第１の部分を成長させる工程と、第１の部分の上に第２の不純物濃度でエピタキシャルに第２の部分を成長させる工程と、第２の部分の上に第３の不純物濃度でエピタキシャルに第３の部分を成長させる工程とを含む。第２の導電型を有するボディ領域が炭化珪素基板の第２の主面上に部分的に形成されるように、炭化珪素基板の第２の主面上へ、第２の導電型を付与する不純物が注入される。第２の導電型を付与する不純物を注入する工程は、体積当たりドース量が第１の深さ位置および第２の深さ位置の間にピークを有するように行われる。第１の導電型を付与する不純物をボディ領域およびボディ領域となる領域のいずれかの上へ部分的に注入することによって、第１の導電型を有するソース領域が形成される。炭化珪素基板のうち第１の導電型を有する部分と、ソース領域とをつなぐように、ボディ領域上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。炭化珪素基板の第１の主面上に第１の主電極が形成される。ソース領域に接する第２の主電極が形成される。
上記他の局面に従う製造方法によれば、炭化珪素基板の第２の部分の不純物濃度に比して第１の部分の不純物濃度が低くされることで、第１の部分において空乏層が延びやすくなる。これにより炭化珪素基板の絶縁破壊が抑制される。また炭化珪素基板の第２の部分の不純物濃度に比して第３の部分の不純物濃度が低くされることで、第３の部分において空乏層が延びやすくなる。これにより第３の部分に面するゲート絶縁膜に印加される電界が小さくなる。よってゲート絶縁膜の絶縁破壊が抑制される。つまり炭化珪素基板およびゲート絶縁膜の各々において絶縁破壊が抑制される。これにより炭化珪素半導体装置の耐圧を高めることができる。またこの炭化珪素半導体装置によれば、炭化珪素基板の第１の部分に比して第２の部分の不純物濃度が高くされる。これにより、第２の部分に対応した深さ位置に不純物の濃度ピークを有するボディ領域から第２の部分への空乏層の延びを抑制することができる。よって炭化珪素半導体装置のオン抵抗を低くすることができる。以上のように、この製造方法によれば高い耐圧と低いオン抵抗とが得られる。またこの製造方法によれば、炭化珪素基板の第１〜第３の部分の間での不純物濃度の相違を、第１〜第３の部分の各々のエピタキシャル成長時に調整することができる。
以上の説明から明らかなように、本発明によれば、高い耐圧と低いオン抵抗とが得られる。
本願発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の矢印Ｚに示される深さ方向における不純物濃度プロファイルの例を示すグラフ図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 本願発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本願発明の実施の形態３における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図２の変形例としての不純物濃度プロファイルを示すグラフ図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
（実施の形態１）
図１に示すように、本実施の形態の炭化珪素半導体装置は、特に電力用半導体装置として適したＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、より具体的には縦型ＤｉＭＯＳＦＥＴ(Double-Implanted MOSFET)である。ＭＯＳＦＥＴ１００（炭化珪素半導体装置）は、エピタキシャル基板３９（炭化珪素基板）と、ボディ領域３２と、ソース領域３３と、コンタクト領域３４と、ゲート酸化膜４１（ゲート絶縁膜）と、ゲート電極４２と、層間絶縁膜４３と、ドレイン電極６１（第１の主電極）と、ソース電極５１（第２の主電極）と、ソース配線層５２とを有する。
エピタキシャル基板３９は裏面Ｐ１（第１の主面）および裏面Ｐ１と反対の上面Ｐ２（第２の主面）を有する。エピタキシャル基板３９には、ｎ型（第１の導電型）を付与する不純物、すなわちドナーが添加されている。エピタキシャル基板３９は、単結晶基板３０と、その上に設けられた炭化珪素層とを有する。この炭化珪素層は、ｎ型を有するドリフト領域３１を含む。ドリフト領域３１は、耐圧保持部３１ａ（第１の部分）と、ＪＦＥＴ部３１ｂ（第２の部分）と、表層部３１ｃ（第３の部分）とを有する。本実施の形態においてはＪＦＥＴ部３１ｂはイオン注入による不純物を含有する。なおこの炭化珪素層と単結晶基板３０との間にバッファ層が設けられてもよい。
矢印Ｚ（図１）に示される深さ方向における不純物濃度Ｎのプロファイル（図２）を参照して、耐圧保持部３１ａは、上面Ｐ２を基準にして深さ位置ｔ1（第１の深さ位置）よりも深くに配置されている。ＪＦＥＴ部３１ｂは、深さ位置ｔ1から深さ位置ｔ1よりも浅い深さ位置ｔ2（第２の深さ位置）まで配置されている。表層部３１ｃは深さ位置ｔ2から上面Ｐ２まで配置されている。深さ位置ｔ2は５ｎｍ程度以上１０ｎｍ程度以下であることが好ましい。言い換えれば、表層部３１ｃは５ｎｍ程度以上１０ｎｍ程度以下の厚さを有することが好ましい。
耐圧保持部３１ａ、ＪＦＥＴ部３１ｂおよび表層部３１ｃのそれぞれは不純物濃度Ｎ1〜Ｎ3（第１〜第３の不純物濃度）を有する。不純物濃度Ｎ2は不純物濃度Ｎ1よりも高い。不純物濃度Ｎ3は不純物濃度Ｎ1以上かつ不純物濃度Ｎ2未満である。不純物濃度Ｎ3は不純物濃度Ｎ2の８０％以下であることが好ましい。本実施の形態においては不純物濃度Ｎ3は不純物濃度Ｎ1よりも高い。
不純物濃度Ｎ1およびＮ3の各々は１×１０14ｃｍ-3程度以上１×１０17ｃｍ-3程度以下が好ましい。不純物濃度Ｎ2は６×１０15ｃｍ-3程度以上１×１０17ｃｍ-3程度以下が好ましい。たとえば、不純物濃度Ｎ1が５×１０15ｃｍ-3程度であり、不純物濃度Ｎ2が８×１０15ｃｍ-3程度であり、不純物濃度Ｎ3がそれらの間程度である。
ボディ領域３２はエピタキシャル基板３９の上面Ｐ２上に部分的に設けられている。ボディ領域３２には、ｐ型（第１の導電型と異なる第２の導電型）を付与する不純物、すなわちアクセプタが添加されている。この不純物は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）である。ボディ領域３２はＪＦＥＴ部３１ｂおよび表層部３１ｃの各々を挟んでいる。ボディ領域３２間の間隔（図１における横方向の寸法）は、たとえば１μｍ以上５μｍ以下である。
ボディ領域３２は、深さ位置ｔ1よりも浅く深さ位置ｔ2よりも深い深さ位置ｔmaxにアクセプタの濃度ピークＣＰを有する。濃度ピークＣＰにおける不純物濃度Ｎmaxは１×１０18ｃｍ-3程度以上であることが好ましい。不純物濃度Ｎmaxは不純物濃度Ｎ1〜Ｎ3の各々の１００倍以上であることが好ましい。ボディ領域３２が達している深さ位置ｔ0は、たとえば０．５μｍ程度以上１μｍ程度以下である。
ソース領域３３はボディ領域３２上に部分的に設けられている。ソース領域３３はｎ型を有する。ソース領域３３に添加されている不純物は、たとえばリン（Ｐ）である。
コンタクト領域３４はｐ型を有する。コンタクト領域３４はボディ領域３２上においてボディ領域３２に取り囲まれるとともに、ソース領域３３に隣接している。コンタクト領域３４の不純物濃度は、同一深さ位置での比較において、ボディ領域３２の不純物濃度よりも大きいことが好ましい。
ゲート酸化膜４１は、上面Ｐ２上において、表層部３１ｃとボディ領域３２とを覆っている。これによりゲート酸化膜４１は、エピタキシャル基板３９のうちｎ型を有する部分である表層部３１ｃと、ソース領域３３とをつなぐように、ボディ領域３２上に設けられている。ゲート酸化膜４１は、たとえば二酸化珪素（ＳｉＯ２）から作られている。ゲート電極４２はゲート酸化膜４１上に設けられている。ゲート電極４２は導電体から作られており、たとえば、不純物が添加されたポリシリコン、Ａｌなどの金属、または合金から作られている。
ソース電極５１はソース領域３３およびコンタクト領域３４の各々に接している。ドレイン電極６１はエピタキシャル基板３９の裏面Ｐ１上に設けられている。ソース電極５１およびドレイン電極６１はオーミック電極である。ソース電極５１およびドレイン電極６１は、好ましくはシリサイドから作られており、たとえばニッケルシリサイド（ＮｉｘＳｉｙ）から作られている。
層間絶縁膜４３は、ゲート電極４２を覆っている。層間絶縁膜４３は、たとえば二酸化珪素（ＳｉＯ２）から作られている。ソース配線層５２は、層間絶縁膜４３上に配置された部分と、ソース電極５１上に配置された部分とを有する。ソース配線層５２は、好ましくは金属または合金から作られており、たとえばアルミニウムから作られている。
次にＭＯＳＦＥＴ１００の製造方法について、以下に説明する。
図３に示すように、単結晶基板３０上におけるエピタキシャル成長によってドリフト領域３１が形成される。これにより裏面Ｐ１および上面Ｐ２を有し、ドナーが添加されたエピタキシャル基板３９が準備される。
図４の矢印に示すように、エピタキシャル基板３９の上面Ｐ２上、すなわちドリフト領域３１上へ、ドナーが注入される。この注入は、深さ位置ｔ1から深さ位置ｔ1よりも浅い深さ位置ｔ2までの領域における体積当たりドース量が、深さ位置ｔ1よりも深い領域における体積当たりドース量、および上面Ｐ２から深さ位置ｔ2までの領域における体積当たりドース量の各々に比して大きくなるように行われる。この結果、ドリフト領域３１に耐圧保持部３１ａとＪＦＥＴ部３１ｂと表層部３１ｃとが設けられる。この注入は、注入マスクを用いることなく行われる。
図５に示すように、ボディ領域３２がエピタキシャル基板３９の上面Ｐ２上に部分的に形成されるように、エピタキシャル基板３９の上面Ｐ２上へ、注入マスク８２を用いてアクセプタが注入される。この注入は、体積当たりドース量が深さ位置ｔ1および深さ位置ｔ2の間にピークを有するように行われる。
図６に示すように、ドナーをボディ領域３２上へ注入マスク８３を用いて部分的に注入することによって、ソース領域３３が形成される。なおこのドナーの注入は、図５に示すボディ領域３２の形成の前に行われてもよい。すなわち、既に形成済みのボディ領域３２上ではなく、ボディ領域３２となる領域上にドナーが注入されてもよい。
図７に示すように、アクセプタを上面Ｐ２上へ注入マスク８４を用いて部分的に注入することによって、コンタクト領域３４が形成される。
次に、注入された不純物を活性化させるための活性化アニールが行われる。たとえば、活性化アニールの雰囲気はアルゴン（Ａｒ）雰囲気であり、アニール温度は１７００℃であり、アニール時間は３０分間である。なお上述した各イオン注入は活性化アニール前に行われればよく、それらの順番は限定されない。
図８に示すように、エピタキシャル基板３９の上面Ｐ２上にゲート酸化膜４１が形成される。ゲート酸化膜４１はボディ領域３２上において表層部３１ｃ（エピタキシャル基板３９のうちｎ型を有する部分）とソース領域３３とをつなぐように形成される。ゲート酸化膜４１は、たとえば、酸素雰囲気中での炭化珪素の熱酸化によって形成することができる。たとえば、アニール温度は１３００℃であり、アニール時間は６０分間である。
図９に示すように、ゲート酸化膜４１上にゲート電極４２が形成される。図１０に示すように、ゲート電極４２を覆う層間絶縁膜４３が堆積される。
図１１を参照して、ソース電極５１を形成するための領域が確保されるように、層間絶縁膜４３およびゲート酸化膜４１の一部が除去される。ソース領域３３およびコンタクト領域３４に接するソース電極５１が形成される。たとえば、蒸着法を用いたニッケル（Ｎｉ）膜の形成と、そのシリサイド化とが行われる。
図１２に示すように、エピタキシャル基板３９の裏面Ｐ１上にドレイン電極６１が形成される。たとえば、蒸着法を用いたニッケル（Ｎｉ）膜の形成と、そのシリサイド化とが行われる。
再び図１を参照して、たとえば蒸着法を用いて、ソース配線層５２が形成される。以上により、ＭＯＳＦＥＴ１００が得られる。
本実施の形態によれば、図２に示すように、ＪＦＥＴ部３１ｂの不純物濃度Ｎ2に比して耐圧保持部３１ａの不純物濃度Ｎ1が低くされている。これにより、耐圧保持部３１ａにおいて空乏層が延びやすくなる。よってエピタキシャル基板３９の絶縁破壊が抑制される。またエピタキシャル基板３９のＪＦＥＴ部３１ｂの不純物濃度Ｎ2に比して表層部３１ｃの不純物濃度Ｎ3が低くされていることで、表層部３１ｃにおいて空乏層が延びやすくなる。これにより表層部３１ｃに面するゲート酸化膜４１に印加される電界が小さくなる。よってゲート酸化膜４１の絶縁破壊が抑制される。つまりエピタキシャル基板３９およびゲート酸化膜４１の各々において絶縁破壊が抑制される。これによりＭＯＳＦＥＴ１００の耐圧を高めることができる。
またボディ領域３２は、図２に示すように、上面Ｐ２近傍（Ｚ＝０近傍）、すなわちチャネルとして機能する領域において、深さ位置ｔ1およびｔ2の間の部分に比して低い不純物濃度を有する。これによりチャネル移動度を高めることができる。またボディ領域３２は、深さ位置ｔ1およびｔ2の間の部分において、上面Ｐ２近傍に比して高い不純物濃度を有する。これによりパンチスルー現象を抑制することができる。
また耐圧保持部３１ａの不純物濃度Ｎ1に比してＪＦＥＴ部３１ｂの不純物濃度Ｎ2が高くされている。これにより、ボディ領域３２からＪＦＥＴ部３１ｂへの空乏層の延びを抑制することができる。よっていわゆるＪＦＥＴ抵抗が小さくなる。この空乏層の延びは、ボディ領域３２の濃度ピークＣＰが存在する深さ位置ｔmaxにおいて特に進行しやすい。本実施の形態によれば、深さ位置ｔmaxに不純物濃度の高いＪＦＥＴ部３１ｂが位置していることで、このような空乏層の延びを効果的に抑制することができる。よってＭＯＳＦＥＴ１００のオン抵抗を低くすることができる。
またエピタキシャル基板３９の表層部３１ｃが５ｎｍ以上の厚さを有する場合、表層部３１ｃに面するゲート酸化膜４１に印加される電界がより小さくされ得る。表層部３１ｃが１０ｎｍ以下の厚さを有する場合、表層部３１ｃに比して抵抗率の低いＪＦＥＴ部３１ｂがより浅い位置まで設けられるので、ＭＯＳＦＥＴ１００のオン抵抗をより低くすることができる。
（実施の形態２）
図１３に示すように、本実施の形態においては、ＪＦＥＴ部３１ｂおよび表層部３１ｃの形成に際して、注入マスクを用いないドナーの注入（図４）に代わって、注入マスク８１を用いた注入が行われる。注入マスク８１は、ボディ領域３２となる領域（または既に形成済のボディ領域３２）の少なくとも一部を被覆する。これにより、ＭＯＳＦＥＴ１００（図１）のボディ領域３２において、ドナーおよびアクセプタが互いに相殺してしまう程度を抑制することができる。つまり、導電型に実質的に寄与しない不純物の量を少なくすることができる。よってボディ領域３２上のチャネル抵抗を低くすることができるので、ＭＯＳＦＥＴ１００のオン抵抗をより低くすることができる。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（実施の形態３）
図１４に示すように、本実施の形態においては、単結晶基板３０上に不純物濃度Ｎ1でエピタキシャルに耐圧保持部３１ａが成長させられる。次に耐圧保持部３１ａの上に不純物濃度Ｎ2でエピタキシャルにＪＦＥＴ部３１ｂが成長させられる。次にＪＦＥＴ部３１ｂの上に不純物濃度Ｎ3でエピタキシャルに表層部３１ｃが成長させられる。これによりエピタキシャル基板３９が準備される。この後、図５〜図１２と同様の工程を経て、ＭＯＳＦＥＴ１００（図１）とほぼ同様のＭＯＳＦＥＴが得られる。
本実施の形態によれば、エピタキシャル基板３９の耐圧保持部３１ａ、ＪＦＥＴ部３１ｂおよび表層部３１ｃの間での不純物濃度の相違を、各々のエピタキシャル成長時に調整することができる。
なお上記各実施の形態において、耐圧保持部３１ａの不純物濃度Ｎ1と、表層部３１ｃの不純物濃度Ｎ3とは、図１５に示すように同じであってもよい。この場合、不純物濃度Ｎ1＝Ｎ3を有するエピタキシャル層を形成した後に、注入工程（図４）において深さｔ1〜ｔ2間へのドナー注入を行うだけで、耐圧保持部３１ａとＪＦＥＴ部３１ｂと表層部３１ｃとを設けることができる。よってＭＯＳＦＥＴ１００の製造方法が簡略化される。
なお不純物濃度の測定は、たとえばＳＩＭＳ(Secondary Ion Mass Spectroscopy)により行い得る。また不純物濃度プロファイル（図２および図１５）において深さ位置ｔ0が深さ位置ｔ1よりも深く位置しているが、深さ位置ｔ1が深さ位置ｔ0よりも深く位置してもよい。
また第１および第２の導電型は互いに異なる導電型であればよく、よって第１の導電型がｐ型でありかつ第２の導電型がｎ型であってもよい。ただし第１の導電型がｎ型でありかつ第２の導電型がｐ型である場合の方が、逆の場合に比して、チャネル抵抗をより小さくすることができる。またゲート絶縁膜は酸化膜に限定されるものではなく、よって炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
３０ 単結晶基板、３１ ドリフト領域、３１ａ 耐圧保持部、３１ｂ ＪＦＥＴ部、３１ｃ 表層部、３２ ボディ領域、３３ ソース領域、３４ コンタクト領域、３９ エピタキシャル基板（炭化珪素基板）、４１ ゲート酸化膜（ゲート絶縁膜）、４２ ゲート電極、４３ 層間絶縁膜、５１ ソース電極（第２の主電極）、５２ ソース配線層、６１ ドレイン電極（第１の主電極）、１００ ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (9)

  1. 炭化珪素半導体装置であって、
    第１の主面および前記第１の主面と反対の第２の主面を有し、第１の導電型を付与する不純物が添加された炭化珪素基板を備え、前記炭化珪素基板は、前記第２の主面を基準にして第１の深さ位置よりも深くに配置された第１の部分と、前記第１の深さ位置から前記第１の深さ位置よりも浅い第２の深さ位置まで配置された第２の部分と、前記第２の深さ位置から前記第２の主面まで配置された第３の部分とを含み、前記第１〜第３の部分のそれぞれは第１〜第３の不純物濃度を有し、前記第２の不純物濃度は前記第１の不純物濃度よりも高く、前記第３の不純物濃度は前記第１の不純物濃度以上かつ前記第２の不純物濃度未満であり、前記炭化珪素半導体装置はさらに
    前記炭化珪素基板の前記第２の主面上に部分的に設けられ、第２の導電型を付与する不純物が添加されたボディ領域を備え、前記ボディ領域は、前記第１の深さ位置よりも浅く前記第２の深さ位置よりも深い深さ位置に、前記第２の導電型を付与する不純物の濃度ピークを有し、前記炭化珪素半導体装置はさらに
    前記ボディ領域上に部分的に設けられ、前記第１の導電型を有するソース領域と、
    前記炭化珪素基板のうち前記第１の導電型を有する部分と、前記ソース領域とをつなぐように、前記ボディ領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記炭化珪素基板の前記第１の主面上に設けられた第１の主電極と、
    前記ソース領域に接する第２の主電極とを備える、炭化珪素半導体装置。
  2. 前記炭化珪素基板の前記第２の部分はイオン注入による不純物を含有する、請求項１に記載の炭化珪素半導体装置。
  3. 前記第３の不純物濃度は前記第１の不純物濃度と同じである、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第３の不純物濃度は前記第１の不純物濃度よりも高い、請求項１または２に記載の炭化珪素半導体装置。
  5. 前記第３の部分は５ｎｍ以上１０ｎｍ以下の厚さを有する、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
  6. 第１の主面および前記第１の主面と反対の第２の主面を有し、第１の導電型を付与する不純物が添加された炭化珪素基板を準備する工程と、
    第１の深さ位置から前記第１の深さ位置よりも浅い第２の深さ位置までの領域における体積当たりドース量が、前記第１の深さ位置よりも深い領域における体積当たりドース量、および前記第２の主面から前記第２の深さ位置までの領域における体積当たりドース量の各々に比して大きくなるように、前記第１の導電型を付与する不純物を前記炭化珪素基板の前記第２の主面上へ注入する工程と、
    第２の導電型を有するボディ領域が前記炭化珪素基板の前記第２の主面上に部分的に形成されるように、前記炭化珪素基板の前記第２の主面上へ、前記第２の導電型を付与する不純物を注入する工程を備え、前記第２の導電型を付与する不純物を注入する工程は、体積当たりドース量が前記第１の深さ位置および前記第２の深さ位置の間にピークを有するように行われ、さらに
    前記第１の導電型を付与する不純物を前記ボディ領域および前記ボディ領域となる領域のいずれかの上へ部分的に注入することによって、前記第１の導電型を有するソース領域を形成する工程と、
    前記炭化珪素基板のうち前記第１の導電型を有する部分と、前記ソース領域とをつなぐように、前記ボディ領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と
    前記炭化珪素基板の前記第１の主面上に第１の主電極を形成する工程と、
    前記ソース領域に接する第２の主電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  7. 前記第１の導電型を付与する不純物を前記炭化珪素基板の前記第２の主面上へ注入する工程は、注入マスクを用いることなく行われる、請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記第１の導電型を付与する不純物を前記炭化珪素基板の前記第２の主面上へ注入する工程は、前記ボディ領域および前記ボディ領域となる領域のいずれかの少なくとも一部を被覆する注入マスクを用いて行われる、請求項６に記載の炭化珪素半導体装置の製造方法。
  9. 第１の主面および前記第１の主面と反対の第２の主面を有し、第１の導電型を付与する不純物が添加された炭化珪素基板を準備する工程を備え、前記炭化珪素基板は、前記第２の主面を基準にして第１の深さ位置よりも深くに配置された第１の部分と、前記第１の深さ位置から前記第１の深さ位置よりも浅い第２の深さ位置まで配置された第２の部分と、前記第２の深さ位置から前記第２の主面まで配置された第３の部分とを含み、前記第１〜第３の部分のそれぞれは第１〜第３の不純物濃度を有し、前記第２の不純物濃度は前記第１の不純物濃度よりも高く、前記第３の不純物濃度は前記第１の不純物濃度以上かつ前記第２の不純物濃度未満であり、前記炭化珪素基板を準備する工程は、単結晶基板上に前記第１の不純物濃度でエピタキシャルに前記第１の部分を成長させる工程と、前記第１の部分の上に前記第２の不純物濃度でエピタキシャルに前記第２の部分を成長させる工程と、前記第２の部分の上に前記第３の不純物濃度でエピタキシャルに前記第３の部分を成長させる工程とを含み、さらに
    第２の導電型を有するボディ領域が前記炭化珪素基板の前記第２の主面上に部分的に形成されるように、前記炭化珪素基板の前記第２の主面上へ、前記第２の導電型を付与する不純物を注入する工程を備え、前記第２の導電型を付与する不純物を注入する工程は、体積当たりドース量が前記第１の深さ位置および前記第２の深さ位置の間にピークを有するように行われ、さらに
    前記第１の導電型を付与する不純物を前記ボディ領域および前記ボディ領域となる領域のいずれかの上へ部分的に注入することによって、前記第１の導電型を有するソース領域を形成する工程と、
    前記炭化珪素基板のうち前記第１の導電型を有する部分と、前記ソース領域とをつなぐように、前記ボディ領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記炭化珪素基板の前記第１の主面上に第１の主電極を形成する工程と、
    前記ソース領域に接する第２の主電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058661A (ja) * 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 半導体装置
JP2020047943A (ja) * 2014-08-29 2020-03-26 住友電気工業株式会社 炭化珪素半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5910801B1 (ja) 2014-08-01 2016-04-27 住友電気工業株式会社 エピタキシャルウエハおよびその製造方法
JP6159471B2 (ja) * 2014-11-26 2017-07-05 新電元工業株式会社 炭化珪素半導体装置及びその製造方法
US9704999B2 (en) * 2015-03-20 2017-07-11 Wisconsin Alumni Research Foundation Thin film transistors with trench-defined nanoscale channel lengths
US10541300B2 (en) 2016-05-26 2020-01-21 General Electric Company Semiconductor device and method of making thereof
CN107302024A (zh) * 2017-07-26 2017-10-27 电子科技大学 一种碳化硅vdmos器件
JP7099369B2 (ja) * 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法
IT202000032441A1 (it) * 2020-12-24 2022-06-24 Consiglio Nazionale Ricerche Dispositivo transistore mosfet in carburo di silicio avente migliorate caratteristiche e relativo procedimento di fabbricazione
TWI818652B (zh) * 2022-07-29 2023-10-11 鴻海精密工業股份有限公司 半導體裝置的製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253966A (ja) * 1988-04-01 1989-10-11 Nec Corp 縦型電界効果トランジスタ
WO1997011497A1 (en) * 1995-09-20 1997-03-27 Hitachi, Ltd. Fabrication method of vertical field effect transistor
WO2004036655A1 (ja) * 2002-10-18 2004-04-29 National Institute Of Advanced Industrial Science And Technology 炭化ケイ素半導体装置及びその製造方法
JP2004537162A (ja) * 2001-04-11 2004-12-09 シリコン・セミコンダクター・コーポレイション パワーデバイスとその製造方法
JP2005252157A (ja) * 2004-03-08 2005-09-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242458A (ja) * 1997-02-25 1998-09-11 Toshiba Corp 半導体装置
US6426260B1 (en) * 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
US7727904B2 (en) * 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US8035112B1 (en) * 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01253966A (ja) * 1988-04-01 1989-10-11 Nec Corp 縦型電界効果トランジスタ
WO1997011497A1 (en) * 1995-09-20 1997-03-27 Hitachi, Ltd. Fabrication method of vertical field effect transistor
JP2004537162A (ja) * 2001-04-11 2004-12-09 シリコン・セミコンダクター・コーポレイション パワーデバイスとその製造方法
WO2004036655A1 (ja) * 2002-10-18 2004-04-29 National Institute Of Advanced Industrial Science And Technology 炭化ケイ素半導体装置及びその製造方法
JP2005252157A (ja) * 2004-03-08 2005-09-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047943A (ja) * 2014-08-29 2020-03-26 住友電気工業株式会社 炭化珪素半導体装置
JP2016058661A (ja) * 2014-09-11 2016-04-21 国立研究開発法人産業技術総合研究所 半導体装置

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