JP2008262999A - Mos型半導体装置 - Google Patents
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Abstract
【目的】オン電圧を上昇させることなく、ラッチアップ耐量を向上させ、リーク電流を減少させることができるトップゲート構造を有するMOS型半導体装置の提供。
【構成】トップゲート構造を備えるMOS型半導体装置において、ゲート酸化膜9直下の半導体結晶層に、他導電型ベース領域13と一導電型エミッタ領域14とが第二開口部5と初期絶縁膜2の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域14とカソード電極12との接触領域が半導体多結晶層8にあるMOS型半導体装置とする。
【選択図】 図1
【構成】トップゲート構造を備えるMOS型半導体装置において、ゲート酸化膜9直下の半導体結晶層に、他導電型ベース領域13と一導電型エミッタ領域14とが第二開口部5と初期絶縁膜2の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域14とカソード電極12との接触領域が半導体多結晶層8にあるMOS型半導体装置とする。
【選択図】 図1
Description
この発明は、MOS型半導体装置およびその製造方法に関し、特にはトップゲート構造を有するIGBT(絶縁ゲート型バイポーラトランジスタ)等のMOS型半導体装置に関する。
本発明にかかるMOS型半導体装置の一種であるIGBTについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、IGBTの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、IGBTの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
以下、本発明にかかるIGBTの特性等について簡単に説明する。IGBTの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のIGBTほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失(特に、ターンオフ損失)は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を同時に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、IGBTのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が1:5程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はIE効果と呼ばれている。このIE効果については、既にその詳細が発表されている(例えば、非特許文献1参照)。IE効果の大きいカソード構造として、プレーナ構造のpベースを囲むように高濃度n層を挿入したHiGT構造などが提案されている(例えば、特許文献1、特許文献2参照。)。このように、従来のIGBTでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにIE効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するIGBTについても既に特許文献が公開されている(特許文献3、特許文献4、特許文献5)。
またさらに、IGBTのオン電圧とターンオフ損失間のトレードオフ関係を改善するために、pnシリコン基板のn側基板表面に絶縁膜に包接された断面形状を有するゲート電極層を介して積層された薄膜シリコン半導体層からなるカソード膜を備える構造のIGBTであって、このカソード膜が以下の製造方法によって作成される構造を有するものがある。つまり、前記絶縁膜に包接された断面形状のゲート電極層には、絶縁膜で絶縁された状態で開口部が形成され、この開口部に露出するn側シリコン基板表面をシード層として堆積形成されるエピタキシャルシリコン層を前記開口部内だけでなく、ゲート電極上の絶縁膜上にまで成長させることにより、pnシリコン基板と開口部で電気的に接続されるようにした薄膜シリコン半導体層からなる前記カソード膜とする製造方法により形成される構造のIGBTについても発表されている(特許文献6)。
特開2003−347549号公報
特表2002−532885号公報
米国特許出願公開第2006/0076583号明細書
特開2007−43028号公報
特開2006−237553号公報
特開2002−158356号公報
フロリン・ウドレア、他1名、(A unified analytical modelfor the carrier dynamics in Trench Insulated Gate Bipolar Transistors)J、ISPSD’95、p.190−195
またさらに、IGBTのオン電圧とターンオフ損失間のトレードオフ関係を改善するために、pnシリコン基板のn側基板表面に絶縁膜に包接された断面形状を有するゲート電極層を介して積層された薄膜シリコン半導体層からなるカソード膜を備える構造のIGBTであって、このカソード膜が以下の製造方法によって作成される構造を有するものがある。つまり、前記絶縁膜に包接された断面形状のゲート電極層には、絶縁膜で絶縁された状態で開口部が形成され、この開口部に露出するn側シリコン基板表面をシード層として堆積形成されるエピタキシャルシリコン層を前記開口部内だけでなく、ゲート電極上の絶縁膜上にまで成長させることにより、pnシリコン基板と開口部で電気的に接続されるようにした薄膜シリコン半導体層からなる前記カソード膜とする製造方法により形成される構造のIGBTについても発表されている(特許文献6)。
しかしながら、前記特許文献6に示されるIGBTは、シリコン基板上の基板絶縁膜上に前述のエピタキシャル成長によるシリコン半導体層から形成される薄膜のカソード膜を必要とし、オン状態では大電流を流し阻止時においては高電界が印加されるため、良好なデバイス特性を得るには、前記カソード膜を結晶欠陥の少ない(望ましくは無い)良質な結晶性シリコン半導体層とすることが肝要である。しかし、実際には、このようなシリコン半導体層を基板絶縁膜上に形成すると、多結晶化しやすいので、良質な結晶性シリコン半導体層を形成することは、生産効率的にも、結晶性の観点からも困難性が見られる。そこで、前記特許文献5に記載されるシリコン半導体層の製造方法をさらに改良して、いっそう良質な単結晶性シリコン半導体層を得られるようにした製造方法もいくつか試みられている。
たとえば、図5(a)に示す従来の製造方法を示す要部断面図のように、シリコン半導体基板21に形成された初期酸化膜22に第一開口領域23を、基板酸化膜24に第二開口領域25を形成するために、厚い初期酸化膜22へのフォトエッチングで第一開口領域23を形成し、薄い基板酸化膜24の形成および再度フォトエッチングを行い、第二開口領域25を形成した後、この第二開口領域25に露出するシリコン基板面をシード層としてシリコンエピタキシャル成長を開始し、第一開口領域23内の薄い基板酸化膜24上を横方向にも成長させて第一開口領域23の凹部を埋めるようにエピタキシャルシリコン層26を形成する。
その後、図5(b)に示すように、第一開口領域23外側の厚い初期酸化膜22+基板酸化膜24(シリコン酸化膜)の厚さを基準にして、エピタキシャルシリコン層26の上部を研磨により除去しエピタキシャル成長膜表面をシリコン酸化膜24と面一に平坦化して薄膜のシリコン結晶膜27を形成する。前記特許文献5に示されるIGBTの製造方法を改良したこのエピタキシャルシリコン層の形成方法によれば、良質な薄膜結晶膜からなるシリコン半導体層を基板酸化膜24上に形成できる。そして、この薄膜のシリコン結晶膜にMOS型構造に必要な機能領域を形成すれば、トップゲート構造のカソ−ド膜が構成される。
しかし、このように、ドリフト層となるシリコン基板21上に基板酸化膜24を挟んで、その上に積層される薄膜の単結晶シリコン半導体層からなるカソード構造を有するトップゲート構造のIGBTの製造方法では、基板酸化膜24上には、できるだけ直接に結晶シリコンを成長させないような製造方法とするため(基板酸化膜24上に付着させると多結晶シリコン層となり易いので)、シリコンガスソース(たとえばジクロロシラン)とシリコンのエッチング作用のあるガスソース(たとえばHCl)を基板上に同時供給し、前述のように、基板酸化膜24に設けられた第二開口部25からシリコン半導体層を厚さ方向と横方向にエピタキシャル成長(エピタキシャル横方向成長)させて第一開口領域(カソード領域)23をシリコン結晶膜で埋める構造となる。
ところが、エピタキシャル横方向成長は厚さ方向と横方向の成長速度がほぼ同じ(等方的)であるため、薄膜のカソード膜を形成するために、たとえば横方向に10μm埋めるためには、厚さも10μmのエピタキシャル成長が必要になる。その結果、薄膜のカソード膜27の必要な厚さはたとえば1μm程度にすぎないのに、実際のエピタキシャル成長層(前記シリコンエピタキシャル成長膜26)の厚さは10μm程度にもなってしまうので、厚さ10μmの内のほとんど、すなわち9μmを研磨で削って除去することになる。このためエピタキシャル成長工程と研磨工程の処理時間が非常に長くなる。従って、このような基板酸化膜24上へのエピタキシャル成長によるカソード膜27の形成方法を採用する限り、低率の生産効率となり高コストなデバイスにならざるを得ないという問題がある。
さらに、図5(a)に示すような形状で10μmのような厚いエピタキシャルシリコン層を形成すると、膜中に大きな残留応力が発生してしまうため、厚さ1μmに減厚してカソード膜を構成するシリコン半導体層中にも、成長中に形成された結晶欠陥が残ることが避けられないという問題もある。これらの結果、このような製造方法では結晶欠陥による電流のリーク等が発生し、良好なデバイス特性が得られなくなる。
さらに、前述のような観点で考え出された前記特許文献3、4、5に記載される、表面カソード側のキャリアの高注入構造を特徴とする、トップゲート構造を有するIGBTなどのMOS型半導体装置においては、前述したように、オン電圧とターンオフ損失とのトレードオフ問題を改善することはできるが、ホール電流が薄膜カソード膜内に形成されるp型ベース領域に非常に狭い抵抗の大きい領域に流れるため、カソード膜内での電圧降下が大きくなり、カソード膜内に形成されるn++型エミッタ領域からの電子の注入を招き易くなり寄生トランジスタ、寄生サイリスタが非制御状態でラッチアップする、すなわち、ラッチアップ耐量が充分に確保できないという問題がある。このトップゲート構造を有するIGBTでは、薄膜(たとえば、厚さ約0.7μm)のカソード膜(シリコン結晶層)を厚くすれば、この問題は改善されるが、その場合、オン電圧の上昇、耐圧の低下などの別の問題が付随するので、この観点からカソード膜を厚くすることは避けなければならない。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は前述の問題点を解消し、オン電圧を上昇させることなく、ラッチアップ耐量を向上させ、リーク電流を減少させることができるトップゲート構造を有するMOS型半導体装置を提供することである。
上述の問題を解決するために、一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を、前記第二開口部近辺で前記初期絶縁膜と同程度の厚さに埋める一導電型半導体単結晶層と該半導体単結晶層の外側に形成される一導電型半導体多結晶層とを含む一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域内の表面層に設けられる、一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるMOS型半導体装置において、前記ゲート絶縁膜直下の前記半導体結晶層に、前記他導電型ベース領域と前記一導電型エミッタ領域とが第二開口部と初期絶縁膜の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域とカソード電極との接触領域が前記半導体多結晶層にあるMOS型半導体装置とすることにより、前記本発明の目的は達成される。
上述の問題を解決するために、前記他導電型ベース領域または他導電型ベース領域と前記他導電型ボディ領域と、前記カソード電極との接触領域が前記一導電型半導体単結晶層にある特許請求の範囲の請求項1記載のMOS型半導体装置とすることが好ましい。
本発明によれば、オン電圧を上昇させることなく、ラッチアップ耐量を向上させ、リーク電流を減少させるトップゲート構造を有するMOS型半導体装置を提供することができる。
図1は本発明の実施例1にかかるMOS型半導体装置を示す要部断面図である。図2は本発明の実施例1にかかるMOS型半導体装置の製造方法を主要な工程(a)、(b)、(c)順に示す要部断面図である。図3は本発明にかかる図2(c)に対応するMOS型半導体装置の要部平面図である。図4は従来のMOS型半導体装置の等価回路図(a)と本発明のMOS型半導体装置の等価回路図(b)である。
以下、本発明にかかるMOS型半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図1に、本発明のMOS型半導体装置の製造方法を示す実施例1にかかるユニットセルのMOSゲート側のみの断面図を示す。MOS型半導体装置としては、MOSFET、IGBTなどがあるが、本発明では、特徴部分がMOSゲート側にあるので、いずれであってもよい。シリコン半導体基板としては、n型FZ−シリコン基板1のミラー研磨仕上げを用いる。半導体基板の比抵抗は30〜200Ωcmの範囲が好ましく、IGBTに求められる耐圧によって選択する。たとえば、80Ωcmの基板1を用いて作製すれば、耐圧1200VのIGBTとすることができる。
図1に、本発明のMOS型半導体装置の製造方法を示す実施例1にかかるユニットセルのMOSゲート側のみの断面図を示す。MOS型半導体装置としては、MOSFET、IGBTなどがあるが、本発明では、特徴部分がMOSゲート側にあるので、いずれであってもよい。シリコン半導体基板としては、n型FZ−シリコン基板1のミラー研磨仕上げを用いる。半導体基板の比抵抗は30〜200Ωcmの範囲が好ましく、IGBTに求められる耐圧によって選択する。たとえば、80Ωcmの基板1を用いて作製すれば、耐圧1200VのIGBTとすることができる。
図2(a)に示すように、シリコン半導体基板1の一方の主面に熱酸化またはCVDにより形成される厚さ0.3μm〜1.0μm程度の初期酸化膜2を設ける。ここでは初期酸化膜2の厚さは0.7μmとした。
次に、その初期酸化膜2上にフォトレジストによるパターニングを施して、この初期酸化膜2を幅2μmのストライプ状の平面パターンとなるように選択的にエッチングして、幅5μm〜25μmの第一開口部3を形成してシリコン基板1面を露出させる。ここではその幅を20μmとした。
次に、その初期酸化膜2上にフォトレジストによるパターニングを施して、この初期酸化膜2を幅2μmのストライプ状の平面パターンとなるように選択的にエッチングして、幅5μm〜25μmの第一開口部3を形成してシリコン基板1面を露出させる。ここではその幅を20μmとした。
続いて、熱酸化またはCVDにより基板酸化膜4を厚さ0.05μm〜0.2μmの範囲のいずれかの厚さに全面形成した後、フォトリソグラフィによって、この基板酸化膜4の中央に幅4μmの第二開口部5を形成する。基板酸化膜4の膜厚は前述のように0.05μm〜0.2μmの範囲が好ましいが、ここでは、基板酸化膜4の厚さを0.1μmとした。初期酸化膜2のところの厚さは、当初の厚さ0.7μmに基板酸化膜4の厚さ0.1μmを合わせて0.8μmになる。ここまでの工程は、前述の背景技術で説明した図5(a)と同様のプロセスとなる。
その後、ジクロロシラン(SiH2Cl2)、HClおよびホスフィン(PH3、エピタキシャルシリコン成長膜中のP:リン濃度が1×1014atoms/cm3になる量)などのガスを同時に供給し、反応温度1000℃、10kPaの圧力雰囲気で、露出した第二開口部5内のシリコン基板表面をシード層としてシリコンをエピタキシャル横方向成長させる。n型エピタキシャルシリコン層6−1の成長は第二開口部5のシリコン基板面で始まり、成長面が基板酸化膜4の厚みを超えると成長は基板酸化膜4上を横方向にも進む。n型エピタキシャルシリコン層6−1の膜厚が4μmになったところで、ストップさせる。すると、第二開口部5周囲の基板酸化膜上を横方向にも4μm拡がったエピタキシャルシリコン層6−1が形成される。
次に、モノシラン(SiH4)とホスフィン(PH3、多結晶シリコン層中のP:リン濃度が1×1014atoms/cm3になるように供給する)を同時に供給し、反応温度600℃、100Paの圧力雰囲気で減圧CVDにより厚さ1μmの多結晶シリコン層6−2を全面に形成する(図2(a))。
エピタキシャルシリコン成長層や多結晶シリコン層の成長に用いる、シリコンガスソースとしては前記モノシラン(SiH4)と前記ホスフィンPH3の他、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、シラン(SiCl4)等と、エッチング作用のあるガスソースとしてHCl、Cl2、ClF3等およびドーパントガスとしてジボランB2H6、アルシン(AsH3)等を適用できる。成膜方法としては、前記減圧CVD法の他、常圧CVD法等を適用できる。また、反応温度としては、500℃〜1200℃の範囲が適用できる。さらに、必要に応じてシリコン半導体層の結晶性の回復等を目的として、膜成長工程後や研磨工程後にアニール熱処理を加えることもできる。
エピタキシャルシリコン成長層や多結晶シリコン層の成長に用いる、シリコンガスソースとしては前記モノシラン(SiH4)と前記ホスフィンPH3の他、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、シラン(SiCl4)等と、エッチング作用のあるガスソースとしてHCl、Cl2、ClF3等およびドーパントガスとしてジボランB2H6、アルシン(AsH3)等を適用できる。成膜方法としては、前記減圧CVD法の他、常圧CVD法等を適用できる。また、反応温度としては、500℃〜1200℃の範囲が適用できる。さらに、必要に応じてシリコン半導体層の結晶性の回復等を目的として、膜成長工程後や研磨工程後にアニール熱処理を加えることもできる。
次に、前記初期酸化膜2、基板酸化膜4の合計厚さ0.8μmを基準にして、このシリコン酸化膜(2+4)と面一になるように、エピタキシャルシリコン層6−1と多結晶シリコン層6−2とを研磨して厚さ0.7μmの、第一開口部3の凹部内を満たすシリコン単結晶層部分の第一カソード膜7と、多結晶シリコン層部分の第二カソード膜8を形成する(図2(b))。図2(b)に示されるシリコン酸化膜(2+4)はエピタキシャルシリコン層の研磨の際、上層のシリコン酸化膜4も研磨されてシリコン酸化膜2となってもよい。
続いて、図2(c)に示すように、第一開口部3の凹部内を満たす第一、第二カソード膜7、8上に熱酸化あるいはCVDによるゲート酸化膜9を全面に形成する。ここでは、熱酸化膜を厚さ0.1μmで形成した。次に、ゲート電極10となる導電性ポリシリコン層を0.5μm程度の厚さで、CVDにより全面に形成した後、フォトリソグラフィにより、この導電性ポリシリコン層を部分的に除去してゲート電極10とする。厚さ50nmのスクリーニング酸化膜(図示せず)を成長させた後、前記導電性ポリシリコン層(ゲート電極)10をマスクにして、加速エネルギー45keVで、ドーズ量2×1014cm−2のボロンイオン注入および熱処理を行い、第一カソード膜にp型ベース領域(p型チャネル領域)13を形成する。このp型ベース領域13表面にフォトリソグラフィにより、選択的に加速エネルギー100keVでドーズ量3×1015cm−2のボロンイオン注入を行う。さらに再度のフォトリソグラフィにより、選択的に加速エネルギー120keVでドーズ量5×1015cm−2の砒素イオンをイオン注入し、窒素雰囲気で1000℃の熱処理を行って高濃度のp+型ボディ領域15とn++型エミッタ領域14を第二カソ−ド膜(シリコン多結晶層)8を中心にして、さらに第一カソード膜(シリコン単結晶層)7にかけて形成する。
図2(c)に示すようにp型ベース領域13はn++型エミッタ領域14を越えて第一カソード膜7方の中央よりに拡がっている。この際、形成されたp型ベース領域13表面のうち、n++型エミッタ領域14の表面と前記第一カソード膜7の表面とに挟まれる表面が、前記ゲート電極10直下であって、かつ第一カソード膜(シリコン単結晶層)7の表面であるように、前記イオン注入のマスクとなるゲート電極10をパターニングすることが必要である。なお、図2(c)におけるp+ボディ領域15については、p型ベース領域13より高濃度にすることにより後述のカソード電極12とのコンタクト性が向上するので、形成することが望ましい。
ここで、図2(c)の断面図から後述のカソード電極12を除いた平面図を図3に示す。図3に示すように、エミッタ領域14は第二カソード膜(シリコン多結晶膜)8の表面にイオン注入の開口を設け、さらに、p型ベース領域13はシリコン多結晶膜8とシリコン単結晶膜7とに跨って開口を設けてイオン注入を行う。このようにすることにより、ゲート酸化膜9直下のシリコン単結晶膜7の表面にp型ベース領域13とエミッタ領域14とがたとえば、5μmピッチの平面パターンで交互に露出するように形成する。
さらに、前記ゲート電極10上には層間絶縁膜(PSG膜―リンシリケートガラス膜)11を介して接し、n++型エミッタ領域14とp+型ボディ領域15(またはp型ベース領域)には共通にオーミック接触する金属カソード電極(Al−Si)12をスパッタ工程およびフォトリソグラフィ工程により形成する(図2(c))。
この実施例1では、少なくとも、デバイスユニット中央部の第二開口部5から基板酸化膜上を横方向に前記ゲート電極10の直下の表面に相当する位置まではシリコン単結晶層である第一カソード膜7が形成され、その外側に多結晶シリコン層からなる第二カソード膜8が形成されていることが肝要である。このようにすることにより、ゲート電極直下のp型ベース領域13表面に形成されるチャネル(反転層)は良好な結晶性が確保でき、n++型エミッタ領域14の直下の領域をキャリア移動度の小さい多結晶シリコン層として
短い距離で効率的に抵抗Rを付加できるので、ラッチアップ耐量の大きい良好な半導体特性を得ることができる。
この実施例1では、少なくとも、デバイスユニット中央部の第二開口部5から基板酸化膜上を横方向に前記ゲート電極10の直下の表面に相当する位置まではシリコン単結晶層である第一カソード膜7が形成され、その外側に多結晶シリコン層からなる第二カソード膜8が形成されていることが肝要である。このようにすることにより、ゲート電極直下のp型ベース領域13表面に形成されるチャネル(反転層)は良好な結晶性が確保でき、n++型エミッタ領域14の直下の領域をキャリア移動度の小さい多結晶シリコン層として
短い距離で効率的に抵抗Rを付加できるので、ラッチアップ耐量の大きい良好な半導体特性を得ることができる。
続いて、半導体基板の裏面側を耐圧に必要な厚さにまで研磨し、p型のコレクタ層(図示せず)を形成した後、コレクタ層上にアノード電極(図示せず)を形成することにより、図1の断面図に示す本発明の実施例1にかかるトップゲート構造が作り込まれたIGBTが完成する。
前述のように、厚さ4μmのエピタキシャルシリコン層6−1と厚さ1μmの多結晶シリコン層6−2を成長して積層させてから研磨によりカソード膜7、8を形成する方法とすることにより、カソード膜7、8を形成するために必要な当初のシリコン半導体層の厚さは、従来の厚さ10μmの1/2の5μmで済むため、従来の製造方法と比較してシリコン半導体層の成長時間とその後の研磨工程時間は1/2になり、製造プロセス時間を大幅に短縮できる。さらに、この実施例1では、IGBTのカソード膜において良質な結晶性が要求されるのはゲート電極とゲート酸化膜直下のチャネルが形成される領域である。この領域を良好な結晶性の得られるエピタキシャル成長層とすることで、良好なIGBT特性を確保できるだけでなく、従来よりもエピタキシャルシリコン層厚を1/2に薄くできるので、従来、エピタキシャルシリコン層厚を10μm形成する必要があった時には、避けられなかった結晶欠陥も少なくなり、また残留応力も小さくなる。この結果、カソード膜を構成する研磨後のシリコン半導体層中に残留する結晶欠陥も減少し、リーク電流の少ない良好なデバイス特性が得られる効果が得られる。
前述のように、厚さ4μmのエピタキシャルシリコン層6−1と厚さ1μmの多結晶シリコン層6−2を成長して積層させてから研磨によりカソード膜7、8を形成する方法とすることにより、カソード膜7、8を形成するために必要な当初のシリコン半導体層の厚さは、従来の厚さ10μmの1/2の5μmで済むため、従来の製造方法と比較してシリコン半導体層の成長時間とその後の研磨工程時間は1/2になり、製造プロセス時間を大幅に短縮できる。さらに、この実施例1では、IGBTのカソード膜において良質な結晶性が要求されるのはゲート電極とゲート酸化膜直下のチャネルが形成される領域である。この領域を良好な結晶性の得られるエピタキシャル成長層とすることで、良好なIGBT特性を確保できるだけでなく、従来よりもエピタキシャルシリコン層厚を1/2に薄くできるので、従来、エピタキシャルシリコン層厚を10μm形成する必要があった時には、避けられなかった結晶欠陥も少なくなり、また残留応力も小さくなる。この結果、カソード膜を構成する研磨後のシリコン半導体層中に残留する結晶欠陥も減少し、リーク電流の少ない良好なデバイス特性が得られる効果が得られる。
図4(a)、(b)に従来のトップゲート構造のIGBT(a)と実施例1のトップゲート構造のIGBT(b)の等価回路図を示す。従来構成のIGBTと実施例1のIGBTとの差異は、実施例1ではカソード電極とnMOSFETの間に抵抗Rが入ることである。このような抵抗Rを入れることでラッチアップ耐量を向上させる構成としては前記特許文献6等の要約の解決手段あるいは段落0043、0044において示唆されているが、実施例1では、この抵抗Rは多結晶膜の部分に形成されている。多結晶膜のキャリア移動度は単結晶膜のキャリア移動度よりも小さいため、短い距離で等価な抵抗Rの効果を得られる、あるいは、等しい距離で、さらに高いラッチアップ耐量を得ることができ好都合である。
1 半導体基板
2 初期酸化膜
3 第一開口領域
4 基板酸化膜
5 第二開口領域
6−1 エピタキシャルシリコン層、シリコン単結晶層
6−2 多結晶シリコン層、シリコン多結晶層
7 半導体単結晶層、第一カソード膜
8 半導体多結晶層層、第二カソード膜
9 ゲート酸化膜
10 ゲート電極、ポリシリコンゲート電極
11 フォスフォシリケートガラス
12 カソード電極
12−1カソード電極コンタクト領域
13 p型ベース領域、p型チャネル領域
14 n++型エミッタ領域
15 p+型ボディ領域。
2 初期酸化膜
3 第一開口領域
4 基板酸化膜
5 第二開口領域
6−1 エピタキシャルシリコン層、シリコン単結晶層
6−2 多結晶シリコン層、シリコン多結晶層
7 半導体単結晶層、第一カソード膜
8 半導体多結晶層層、第二カソード膜
9 ゲート酸化膜
10 ゲート電極、ポリシリコンゲート電極
11 フォスフォシリケートガラス
12 カソード電極
12−1カソード電極コンタクト領域
13 p型ベース領域、p型チャネル領域
14 n++型エミッタ領域
15 p+型ボディ領域。
Claims (2)
- 一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を、前記第二開口部近辺で前記初期絶縁膜と同程度の厚さに埋める一導電型半導体単結晶層と該半導体単結晶層の外側に形成される一導電型半導体多結晶層とを含む一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域内の表面層に設けられる、一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるMOS型半導体装置において、前記ゲート絶縁膜直下の前記半導体結晶層に、前記他導電型ベース領域と前記一導電型エミッタ領域とが第二開口部と初期絶縁膜の長手方向に沿って交互に現れるような平面パターンに形成されると共に、前記一導電型エミッタ領域とカソード電極との接触領域が前記半導体多結晶層にあることを特徴とするMOS型半導体装置。
- 前記他導電型ベース領域と、または他導電型ベース領域と前記他導電型ボディ領域との両領域と、前記カソード電極との接触領域が前記一導電型半導体単結晶層にあることを特徴とする請求項1記載のMOS型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007103387A JP2008262999A (ja) | 2007-04-11 | 2007-04-11 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007103387A JP2008262999A (ja) | 2007-04-11 | 2007-04-11 | Mos型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008262999A true JP2008262999A (ja) | 2008-10-30 |
Family
ID=39985269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007103387A Pending JP2008262999A (ja) | 2007-04-11 | 2007-04-11 | Mos型半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2008262999A (ja) |
-
2007
- 2007-04-11 JP JP2007103387A patent/JP2008262999A/ja active Pending
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Date | Code | Title | Description |
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RD02 | Notification of acceptance of power of attorney |
Effective date: 20081216 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
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RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |