JPS5832507B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5832507B2 JPS5832507B2 JP50059046A JP5904675A JPS5832507B2 JP S5832507 B2 JPS5832507 B2 JP S5832507B2 JP 50059046 A JP50059046 A JP 50059046A JP 5904675 A JP5904675 A JP 5904675A JP S5832507 B2 JPS5832507 B2 JP S5832507B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Description
【発明の詳細な説明】
この発明は、改良された構造を有するメサ型半導体装置
の製造方法に関する。
の製造方法に関する。
従来、半導体ウェハの主表面から、エツチング等の方法
によりメサ溝を形成し、上記半導体ウェハ内に予め形成
されたＰＮ接合を複数個に分割して得られるメサ型半導
体素子においては、ＰＮ接合が露出するメサ溝の表面部
分のベベル構造は、はとんど例外なくネガティブベベル
構造になっている。
によりメサ溝を形成し、上記半導体ウェハ内に予め形成
されたＰＮ接合を複数個に分割して得られるメサ型半導
体素子においては、ＰＮ接合が露出するメサ溝の表面部
分のベベル構造は、はとんど例外なくネガティブベベル
構造になっている。
そのため表面での電界集中が起りやすく、耐圧は表面で
制限されて１００ＯＶ以上の耐圧を得る事は困難であっ
た。
制限されて１００ＯＶ以上の耐圧を得る事は困難であっ
た。
この問題を克服するため、種々の試みが行なわれてきた
。
。
例えば、ＰＮ接合に逆方向電圧が印加されたとき、空乏
層をＰＮ接合より主表面の側により多く伸して表面での
電界集中を少しでも弱めるため、ＰＮ接合形成のために
作られた拡散層もしくはエピタキシャル層の不純物濃度
を減少させる方法、あるいは逆に基板側に伸びた空乏層
が表面近くでＰＮ接合に近づく方向に曲がるのを防ぐた
め、基板の伝導形がＮ形の場合は、マイナス電荷を表面
に与える等の方法が検討されてきた。
層をＰＮ接合より主表面の側により多く伸して表面での
電界集中を少しでも弱めるため、ＰＮ接合形成のために
作られた拡散層もしくはエピタキシャル層の不純物濃度
を減少させる方法、あるいは逆に基板側に伸びた空乏層
が表面近くでＰＮ接合に近づく方向に曲がるのを防ぐた
め、基板の伝導形がＮ形の場合は、マイナス電荷を表面
に与える等の方法が検討されてきた。
しかし、上述の不純物濃度を減少させる方法は、１００
０Ｖ以上の高耐圧を得る目的のためにはあまり有効とは
いえず、また表面に電荷を与える方法は、空乏層を表面
近傍で曲げることが可能になる必要電荷量が１ｃＩｒＬ
当り１０１２個近くにも達し、高温での洩れ電流急増の
要因になる等の問題がある。
０Ｖ以上の高耐圧を得る目的のためにはあまり有効とは
いえず、また表面に電荷を与える方法は、空乏層を表面
近傍で曲げることが可能になる必要電荷量が１ｃＩｒＬ
当り１０１２個近くにも達し、高温での洩れ電流急増の
要因になる等の問題がある。
それゆえにこの発明の主たる目的は、上述の問題点を解
消し、比較的容易に高耐圧と成し得る半導体装置の製造
方法を提供することである。
消し、比較的容易に高耐圧と成し得る半導体装置の製造
方法を提供することである。
この発明は、要約すれば、エツチング等の方法でメサ溝
を形成する場合は、ネガティブベベル構造になるのが一
般的であり、ポジティブベベル構造にする事は非常に困
難であるという条件を踏まえて、ＰＮ接合を分割する第
１のメサ溝を形成した後、該第１のメサ溝より幅広でこ
のＰＮ接合に達する深さの第２のメサ溝を形成すること
により、メサ溝内部のＰＮ接合が露出する部分を２段ベ
ベル構造にし、それによって半導体基板の表面でＰＮ接
合が露出する部分の近傍の電界強度を和げるようにし、
耐圧を向上するようにしたものである０ この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。
を形成する場合は、ネガティブベベル構造になるのが一
般的であり、ポジティブベベル構造にする事は非常に困
難であるという条件を踏まえて、ＰＮ接合を分割する第
１のメサ溝を形成した後、該第１のメサ溝より幅広でこ
のＰＮ接合に達する深さの第２のメサ溝を形成すること
により、メサ溝内部のＰＮ接合が露出する部分を２段ベ
ベル構造にし、それによって半導体基板の表面でＰＮ接
合が露出する部分の近傍の電界強度を和げるようにし、
耐圧を向上するようにしたものである０ この発明の上述の目的およびその他の目的と特徴は図面
を参照して行なう以下の詳細な説明から一層明らかとな
ろう。
第１図ないし第３図はこの発明の一実施例を工程順次に
示す断面構造図である。
示す断面構造図である。
以下、第１図〜第３図を参照して、その製造方法を説明
する。
する。
まず、第１図に示すように、例えばＮ形シリコン基板１
０に、ボロンまたはガリウムを拡散してＰ形波散層１１
を形成し、その後、前記拡散により形成されたＰＮ接合
１２を分割するために、該ＰＮ接合１２より深い第１の
メサ溝をエツチングにより形成する。
０に、ボロンまたはガリウムを拡散してＰ形波散層１１
を形成し、その後、前記拡散により形成されたＰＮ接合
１２を分割するために、該ＰＮ接合１２より深い第１の
メサ溝をエツチングにより形成する。
しかる後、第２図に示すように、最初に形成した第１の
メサ溝より広い幅で、深さが第１のメサ溝より浅く、前
記ＰＮ接合１２に到達する（すなわち拡散層１１の深さ
で）新らたな第２のメサ溝を形成する。
メサ溝より広い幅で、深さが第１のメサ溝より浅く、前
記ＰＮ接合１２に到達する（すなわち拡散層１１の深さ
で）新らたな第２のメサ溝を形成する。
これにより、ＰＮ接合１２が溝内部の表面に露出する部
分のベベル構造は、ネガティブ２段ベベル構造となり、
この新らたに形成された溝のＰＮ接合１２より主表面に
近い側のベベル角は、第１図の溝のベベル角に比較して
明らかに小さくなる。
分のベベル構造は、ネガティブ２段ベベル構造となり、
この新らたに形成された溝のＰＮ接合１２より主表面に
近い側のベベル角は、第１図の溝のベベル角に比較して
明らかに小さくなる。
さらに、第３図に示すように、このようにして形成した
ベベル構造の溝内部をパッシベーション用保護膜１３、
例えばシリコン酸化膜、窒化膜あるいは硼硅酸ガラス膜
で被覆する。
ベベル構造の溝内部をパッシベーション用保護膜１３、
例えばシリコン酸化膜、窒化膜あるいは硼硅酸ガラス膜
で被覆する。
さらに、電極付等の適当な処理がなされた後、各素子単
位に切断される。
位に切断される。
このようにこの実施例では、ＰＮ接合での２段ベベルの
形成や保護膜形成や電極付等の各種処理が複数の素子に
対して一括的に行なえる。
形成や保護膜形成や電極付等の各種処理が複数の素子に
対して一括的に行なえる。
したがって、そのような処理工程を簡単にすることがで
きる。
きる。
上述のごとく、この実施例によれば、例えば第２図に示
すように、ＰＮ接合１２より主表面に近い例、すなわち
Ｐ形波散層１１の側のベベル角は、シリコン基板１０側
のベベル角より、はるかに小さく、該ＰＮ接合１２に逆
バイアスが印加された時に発生する空乏層の伸びをＰ形
波散層１１の表面で、第１図に示す溝だけしか有さない
構造に比較して格段に大きくすることができる。
すように、ＰＮ接合１２より主表面に近い例、すなわち
Ｐ形波散層１１の側のベベル角は、シリコン基板１０側
のベベル角より、はるかに小さく、該ＰＮ接合１２に逆
バイアスが印加された時に発生する空乏層の伸びをＰ形
波散層１１の表面で、第１図に示す溝だけしか有さない
構造に比較して格段に大きくすることができる。
従って、表面での電界集中を抑制することが可能になる
。
。
そのため、このように形成された半導体素子は、一般に
ネガティブベベル構造を有する同一タイプの半導体素子
が１００ＯＶ以上の耐圧を得ることが困難であるのに対
して、容易に１００ＯＶ以上の耐圧を得る事ができる。
ネガティブベベル構造を有する同一タイプの半導体素子
が１００ＯＶ以上の耐圧を得ることが困難であるのに対
して、容易に１００ＯＶ以上の耐圧を得る事ができる。
また、一般に高耐圧を得るためには基板側にも空乏層が
より大きく伸びるため、溝の深さより深くする必要があ
るが、このことは、ＰＮ接合より主表面に近い部分のベ
ベル角を太きくシ、そのため表面で耐圧が制限される可
能性を大きくするという矛盾を抱えていたが。
より大きく伸びるため、溝の深さより深くする必要があ
るが、このことは、ＰＮ接合より主表面に近い部分のベ
ベル角を太きくシ、そのため表面で耐圧が制限される可
能性を大きくするという矛盾を抱えていたが。
この発明は、この矛盾を解決することができる。
なお、上述の実施例において、第１図〜第３図に示すＰ
形波散層１１の不純物濃度を、前記２段ベベル構造を形
成する部分１１ｂ、ｌｌｂにおいて、他の部分１１ａ、
１１ａに比較して相対的に低濃度にすれば、このＰＮ接
合表面での前述の電界集中が一層効果的に抑制され得る
。
形波散層１１の不純物濃度を、前記２段ベベル構造を形
成する部分１１ｂ、ｌｌｂにおいて、他の部分１１ａ、
１１ａに比較して相対的に低濃度にすれば、このＰＮ接
合表面での前述の電界集中が一層効果的に抑制され得る
。
以上のようにこの発明によれば、比較的容易に高耐圧化
された半導体装置が得られ、特に例えば５〜３０Ａの電
流容量のメサ形サイリスク、整流素子等の高耐圧化に対
して、簡略かつ有効な製造方法を提供することができる
。
された半導体装置が得られ、特に例えば５〜３０Ａの電
流容量のメサ形サイリスク、整流素子等の高耐圧化に対
して、簡略かつ有効な製造方法を提供することができる
。
第１図ないし第３図はこの発明の一実施例を製造工程順
次に示す構造断面図である。 図において、同一参照符号は同一あるいは相当部分を示
し、１０は半導体基板、１１は不純物拡散層、１１ａは
高濃度拡散層、１１ｂは低濃度拡散層、１２はＰＮ接合
、１３はパッシベーション用保護膜である。
次に示す構造断面図である。 図において、同一参照符号は同一あるいは相当部分を示
し、１０は半導体基板、１１は不純物拡散層、１１ａは
高濃度拡散層、１１ｂは低濃度拡散層、１２はＰＮ接合
、１３はパッシベーション用保護膜である。
Claims (1)
- １ 第１導電形の半導体層上に第２導電形の半導体層を
有し、両生導体層間にＰＮ接合が形成された半導体基板
を準備する工程、上記第２導電形の半導体層の表面から
エツチングして、上記ＰＮ接合より深い第１のメサ溝を
形成し、上記ＰＮ接合を分割する工程、上記第１のメサ
溝に重ねてこれより広い幅で上記第２導電形の半導体層
の表面からエツチングし、上記第１のメサ溝より浅く上
記ＰＮ接合に到達する深さの第２のメサ溝を形成する工
程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50059046A JPS5832507B2 (ja) | 1975-05-16 | 1975-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50059046A JPS5832507B2 (ja) | 1975-05-16 | 1975-05-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51134579A JPS51134579A (en) | 1976-11-22 |
| JPS5832507B2 true JPS5832507B2 (ja) | 1983-07-13 |
Family
ID=13101968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50059046A Expired JPS5832507B2 (ja) | 1975-05-16 | 1975-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832507B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526670A (en) * | 1978-08-15 | 1980-02-26 | Nec Corp | Manufacturing semiconductor device |
| JPS5578569A (en) * | 1978-12-08 | 1980-06-13 | Nec Corp | Semiconductor device |
| JPS58173249U (ja) * | 1982-05-12 | 1983-11-19 | 日本電気株式会社 | 高圧ダイオ−ド |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915669A (ja) * | 1972-06-06 | 1974-02-12 | ||
| JPS4942354A (ja) * | 1972-08-29 | 1974-04-20 |
-
1975
- 1975-05-16 JP JP50059046A patent/JPS5832507B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915669A (ja) * | 1972-06-06 | 1974-02-12 | ||
| JPS4942354A (ja) * | 1972-08-29 | 1974-04-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51134579A (en) | 1976-11-22 |
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