JPS6325509B2 - - Google Patents
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- JPS6325509B2 JPS6325509B2 JP54040935A JP4093579A JPS6325509B2 JP S6325509 B2 JPS6325509 B2 JP S6325509B2 JP 54040935 A JP54040935 A JP 54040935A JP 4093579 A JP4093579 A JP 4093579A JP S6325509 B2 JPS6325509 B2 JP S6325509B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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-
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Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に信頼性の高い
高耐圧サイリスタの構造に関する。
高耐圧サイリスタの構造に関する。
信頼性の高い高耐圧半導体装置、例えばサイリ
スタを安価に供給するために、半導体素子表面に
pn接合が終端する溝を設け、この溝（モート）
に表面安定化材を充填したモート構造を採つてい
る。
スタを安価に供給するために、半導体素子表面に
pn接合が終端する溝を設け、この溝（モート）
に表面安定化材を充填したモート構造を採つてい
る。
表面安定化材として例えばガラスを用いたモー
トグラシベーシヨン型半導体装置は特に耐電圧
200〜600V級のサイリスタに盛んに適用されてい
る。たゞし従来のモートグラシベーシヨン技術で
は耐圧700V以上、特に1000V以上のサイリスタ
を生産することは困難であつた。
トグラシベーシヨン型半導体装置は特に耐電圧
200〜600V級のサイリスタに盛んに適用されてい
る。たゞし従来のモートグラシベーシヨン技術で
は耐圧700V以上、特に1000V以上のサイリスタ
を生産することは困難であつた。
その理由の第１はモートグラシベーシヨン工程
において主電圧を担持する接合を端面整形する方
法は、一般にエツチング法が採用されており、こ
の技術では半導体素子の耐電圧を決定する重要な
要素である端面整形角度（ベベル角度）の制御が
困難であり、したがつてpn接合の電界強度が高
くなることにある。
において主電圧を担持する接合を端面整形する方
法は、一般にエツチング法が採用されており、こ
の技術では半導体素子の耐電圧を決定する重要な
要素である端面整形角度（ベベル角度）の制御が
困難であり、したがつてpn接合の電界強度が高
くなることにある。
高耐圧のモートグラシベーシヨン半導体装置を
得るためには前記したpn接合の電界強度を低め
るために、従来の高耐圧サイリスタに比べて、
pn接合の不純物濃度を下げる必要がある。一方、
半導体素子はその不純物濃度が低ければ低いほ
ど、界面において導電型反転層（チヤンネル）が
発生し易い。チヤンネルが発生すると、電圧担持
状態において漏洩電流が著しく増大し、特に高温
での耐電圧の信頼性が低下する。チヤンネル現象
は半導体と絶縁材料の界面に誘起される界面電荷
により発生し、界面電荷が負の場合はpn接合の
ｎ型導電層界面にｐ導電型チヤンネルが発生し、
正の場合はｐ型導電層界面にｎ導電型チヤンネル
が発生する。前記界面電荷は絶縁材料の性質に依
存し、負の方向または正の方向にこれを制御する
ことは可能である。ところが耐電圧1000V以上の
高耐圧サイリスタにおいては、主電圧を担持する
pn接合はこれを構成するｐ型導電層、ｎ型導電
層の両側とも不純物濃度が低いので、界面電荷は
正負いずれの方向に偏つてもチヤンネル現象が発
生し、耐電圧の信頼性に障害を生ずる。一方現在
のモートグラシベーシヨン技術では界面電荷を再
現性よく零にすることは困難であり、例えこの制
御ができたとしてもガラスのさらに外界の雰囲気
が半導体とガラスの界面の電荷に影響することさ
えある。以上のようにモートグラシベーシヨン技
術はベベル角度および界面電荷の制御に問題があ
り、信頼性の高い高耐圧半導体装置を得ることは
困難であつた。
得るためには前記したpn接合の電界強度を低め
るために、従来の高耐圧サイリスタに比べて、
pn接合の不純物濃度を下げる必要がある。一方、
半導体素子はその不純物濃度が低ければ低いほ
ど、界面において導電型反転層（チヤンネル）が
発生し易い。チヤンネルが発生すると、電圧担持
状態において漏洩電流が著しく増大し、特に高温
での耐電圧の信頼性が低下する。チヤンネル現象
は半導体と絶縁材料の界面に誘起される界面電荷
により発生し、界面電荷が負の場合はpn接合の
ｎ型導電層界面にｐ導電型チヤンネルが発生し、
正の場合はｐ型導電層界面にｎ導電型チヤンネル
が発生する。前記界面電荷は絶縁材料の性質に依
存し、負の方向または正の方向にこれを制御する
ことは可能である。ところが耐電圧1000V以上の
高耐圧サイリスタにおいては、主電圧を担持する
pn接合はこれを構成するｐ型導電層、ｎ型導電
層の両側とも不純物濃度が低いので、界面電荷は
正負いずれの方向に偏つてもチヤンネル現象が発
生し、耐電圧の信頼性に障害を生ずる。一方現在
のモートグラシベーシヨン技術では界面電荷を再
現性よく零にすることは困難であり、例えこの制
御ができたとしてもガラスのさらに外界の雰囲気
が半導体とガラスの界面の電荷に影響することさ
えある。以上のようにモートグラシベーシヨン技
術はベベル角度および界面電荷の制御に問題があ
り、信頼性の高い高耐圧半導体装置を得ることは
困難であつた。
本発明の目的は高耐圧グラシベージヨン型サイ
リスタを得るために好適な半導体装置を提供する
ことにある。
リスタを得るために好適な半導体装置を提供する
ことにある。
本発明はモート構造において、主電圧を担持す
る２つのpn接合にそれぞれ対応する２つの表面
安定化材充填用環状条溝を設け、おのおのの環状
条溝の内側および外側にチヤンネルストツパーを
形成させたものである。
る２つのpn接合にそれぞれ対応する２つの表面
安定化材充填用環状条溝を設け、おのおのの環状
条溝の内側および外側にチヤンネルストツパーを
形成させたものである。
高耐圧のモートグラシベーシヨン型サイリスタ
は主電圧を担持するに係るｐ型およびｎ型導電層
は前記したようにその不純物濃度が低く、したが
つて電圧印加状態においていずれの導電型層の方
向にもチヤンネルが発生し易い。そこで例えチヤ
ンネルが発生しても常にチヤンネルの先端が半導
体とガラスの界面を逸脱しない構造にすれば電圧
担持状態における信頼性を確立することができ
る。
は主電圧を担持するに係るｐ型およびｎ型導電層
は前記したようにその不純物濃度が低く、したが
つて電圧印加状態においていずれの導電型層の方
向にもチヤンネルが発生し易い。そこで例えチヤ
ンネルが発生しても常にチヤンネルの先端が半導
体とガラスの界面を逸脱しない構造にすれば電圧
担持状態における信頼性を確立することができ
る。
第１図および第２図は本発明の一実施例なるサ
イリスタであり、第１図は平面図、第２図はその
断面図である。
イリスタであり、第１図は平面図、第２図はその
断面図である。
両図において、斯るサイリスタペレツト（素
子）はｎベース層１、ｐエミツタ層２、ｐベース
層４、ｎエミツタ層５より構成され、それぞれに
よりpn接合J1，J2，J3が形成されている。サイリ
スタの周縁部にはｐ導電型の突抜拡散部３（以下
電気的にはｐエミツタ層２と同一とする。）を設
置することにより、接合J1は接合J2，J3の露出す
る一方の主面側に露出されている。ここでサイリ
スタの順方向、逆方向に係る主電圧を担持する
pn接合はpn接合J1（逆方向）およびpn接合J2（順
方向）である。pn接合J1，J2，J3の露出する一方
の主面にはpn接合J1，J2にそれぞれ対応する２つ
のガラス充填用環状条溝（以下モードと称する）
モート９、モート１０とを設ける。pn接合J1はモ
ート９に露出し、pn接合J2はモート１０に露出せ
しむる。モート９，１０はエツチングにより形成
する。ｐベース層４がモート１０に露出する部分
にはpn接合J2と離間する位置にｐ導電型の高不純
物濃度層（以下P+層）６を設ける。ｐエミツタ
層２がモート９に露出する部分にはpn接合J1と離
間する位置にP+層７を設ける。ｎベース層１が
モート９およびモート１０に露出する部分には
pn接合J1およびpn接合J2とそれぞれ離間する位置
にｎ導電型の高不純物濃度層（以下n+層）８を
設ける。
子）はｎベース層１、ｐエミツタ層２、ｐベース
層４、ｎエミツタ層５より構成され、それぞれに
よりpn接合J1，J2，J3が形成されている。サイリ
スタの周縁部にはｐ導電型の突抜拡散部３（以下
電気的にはｐエミツタ層２と同一とする。）を設
置することにより、接合J1は接合J2，J3の露出す
る一方の主面側に露出されている。ここでサイリ
スタの順方向、逆方向に係る主電圧を担持する
pn接合はpn接合J1（逆方向）およびpn接合J2（順
方向）である。pn接合J1，J2，J3の露出する一方
の主面にはpn接合J1，J2にそれぞれ対応する２つ
のガラス充填用環状条溝（以下モードと称する）
モート９、モート１０とを設ける。pn接合J1はモ
ート９に露出し、pn接合J2はモート１０に露出せ
しむる。モート９，１０はエツチングにより形成
する。ｐベース層４がモート１０に露出する部分
にはpn接合J2と離間する位置にｐ導電型の高不純
物濃度層（以下P+層）６を設ける。ｐエミツタ
層２がモート９に露出する部分にはpn接合J1と離
間する位置にP+層７を設ける。ｎベース層１が
モート９およびモート１０に露出する部分には
pn接合J1およびpn接合J2とそれぞれ離間する位置
にｎ導電型の高不純物濃度層（以下n+層）８を
設ける。
それぞれのモート９，１０には半導体表面の不
活性化材料としてのガラス１１，１２を充填し、
pn接合J1およびJ2を外界から保護する。さらにｐ
エミツタ層２にアノード電極１３を、ｎエミツタ
層５にカソード電極１４を、ｐベース層４にゲー
ト電極１５を設置している。
活性化材料としてのガラス１１，１２を充填し、
pn接合J1およびJ2を外界から保護する。さらにｐ
エミツタ層２にアノード電極１３を、ｎエミツタ
層５にカソード電極１４を、ｐベース層４にゲー
ト電極１５を設置している。
尚、pn接合J3等が露出せる上側主表面はモート
１１，１２、電極１４，１５部分を除いて、シリ
コン酸化膜などの絶縁膜（図示せず）で覆われて
いる。
１１，１２、電極１４，１５部分を除いて、シリ
コン酸化膜などの絶縁膜（図示せず）で覆われて
いる。
また、第１図は平面図であるが、モート１１，
１２部分には黒点を電極１４，１５には斜線を付
した。
１２部分には黒点を電極１４，１５には斜線を付
した。
第１図および第２図のサイリスタペレツトはペ
レツト径12.5mmφ、Ｎベース層１は比抵抗90Ω
cm、厚み250μｍ、ｐエミツタ層２は最大不純物
濃度1016atoms／cm3、厚み85μｍの拡散層、ｐベ
ース層４は最大不純物濃度1016atoms／cm3、pn接
合J2とpn接合J3間での層抵抗800Ω、厚み60μｍ、
ｎエミツタ層５は表面不純物濃度1019〜
1020atoms／cm3、厚み25μｍとしたものである。
p+層６，７は表面不純物濃度1018〜1019atoms／
cm3、厚み15μｍ、n+層８は表面不純物濃度1019〜
1020atoms／cm3、厚み25μｍとしたものであり、
且つモート９，１０はそれぞれ幅450μｍ、深さ
150μｍ、ガラス１１，１２はそれぞれ厚さ1.00μ
ｍにて、モート９，１０表面を完全に覆うように
させた。ｎエミツタ層５は順方向耐電圧特性を改
善させるためにエミツタ短絡構造を採用したが、
図では示されていない。
レツト径12.5mmφ、Ｎベース層１は比抵抗90Ω
cm、厚み250μｍ、ｐエミツタ層２は最大不純物
濃度1016atoms／cm3、厚み85μｍの拡散層、ｐベ
ース層４は最大不純物濃度1016atoms／cm3、pn接
合J2とpn接合J3間での層抵抗800Ω、厚み60μｍ、
ｎエミツタ層５は表面不純物濃度1019〜
1020atoms／cm3、厚み25μｍとしたものである。
p+層６，７は表面不純物濃度1018〜1019atoms／
cm3、厚み15μｍ、n+層８は表面不純物濃度1019〜
1020atoms／cm3、厚み25μｍとしたものであり、
且つモート９，１０はそれぞれ幅450μｍ、深さ
150μｍ、ガラス１１，１２はそれぞれ厚さ1.00μ
ｍにて、モート９，１０表面を完全に覆うように
させた。ｎエミツタ層５は順方向耐電圧特性を改
善させるためにエミツタ短絡構造を採用したが、
図では示されていない。
第３図は第２図の一部分を拡大したものであ
り、第４図は第３図のモート９，１０の表面に沿
つた不純物濃度分布示した、いずれも上記の説明
を図解にて判り易くしたものである。
り、第４図は第３図のモート９，１０の表面に沿
つた不純物濃度分布示した、いずれも上記の説明
を図解にて判り易くしたものである。
以下に本発明の作用効果を詳細に説明する。
電圧印加状態におけるチヤンネル現象は前記し
たように半導体とガラスの界面における誘起電荷
（以下チヤージと称する）によりＰ導電型層にも
ｎ導電型層にも発生し得る。チヤンネル現象の発
生する半導体素子の不純物濃度と半導体と絶縁物
の界面のチヤージ量の関係はおゝむね不純物濃度
が1018、1017、1016toms／cm3のとき、それぞれチ
ヤージ量が1012、1011、1010個／cm2を超えた場合
にチヤンネル現象が発生する。ここでｐ導電型層
には正の誘起電荷の場合に、ｎ導電型層は負の誘
起電荷の場合にチヤンネル現象が発生する。
たように半導体とガラスの界面における誘起電荷
（以下チヤージと称する）によりＰ導電型層にも
ｎ導電型層にも発生し得る。チヤンネル現象の発
生する半導体素子の不純物濃度と半導体と絶縁物
の界面のチヤージ量の関係はおゝむね不純物濃度
が1018、1017、1016toms／cm3のとき、それぞれチ
ヤージ量が1012、1011、1010個／cm2を超えた場合
にチヤンネル現象が発生する。ここでｐ導電型層
には正の誘起電荷の場合に、ｎ導電型層は負の誘
起電荷の場合にチヤンネル現象が発生する。
前記した本発明によるp+層６，７およびn+層
８はこれらチヤンネルのストツパーとして作用す
る。
８はこれらチヤンネルのストツパーとして作用す
る。
第５図および第６図は界面電荷が１×1012個／
cm2、すなわち正の誘起電荷が生じた場合であり、
第５図は順方向に1600Vの電圧を印加した担持状
態を示した。
cm2、すなわち正の誘起電荷が生じた場合であり、
第５図は順方向に1600Vの電圧を印加した担持状
態を示した。
正の界面電荷により空乏層１６からｐベース層
４のモート９表面にｎ導電型チヤンネル１８が伸
びる。
４のモート９表面にｎ導電型チヤンネル１８が伸
びる。
しかし本発明のサイリスタペレツトではｐベー
ス層４のモート９表面にpn接合J2から離間して
p+チヤンネルストツパー層６が設置されており、
本構造においてはチヤンネル１８はp+層６にま
では到達するがこれ以上は伸びることなく、した
がつてチヤンネル１８はガラス不活性化界面から
逸脱することがない。この状態ではチヤンネル１
８も含め空乏層１６全体は完全にガラス不活性化
層１１により被覆保護されるので、電圧担持状態
における漏洩電流を小さくすることができ、特に
高温での電圧担持の安定性が著しく向上する。
ス層４のモート９表面にpn接合J2から離間して
p+チヤンネルストツパー層６が設置されており、
本構造においてはチヤンネル１８はp+層６にま
では到達するがこれ以上は伸びることなく、した
がつてチヤンネル１８はガラス不活性化界面から
逸脱することがない。この状態ではチヤンネル１
８も含め空乏層１６全体は完全にガラス不活性化
層１１により被覆保護されるので、電圧担持状態
における漏洩電流を小さくすることができ、特に
高温での電圧担持の安定性が著しく向上する。
さらに本発明のp+チヤンネルストツパー層６
はチヤンネルがｐベース層４を貫通してｎベース
層１とｎエミツタ層５が短絡することを防止する
ようにも設置されている。
はチヤンネルがｐベース層４を貫通してｎベース
層１とｎエミツタ層５が短絡することを防止する
ようにも設置されている。
第６図は逆方向に1600Vの電圧を印加した担持
状態を示したものである。
状態を示したものである。
この場合はｐエミツタ層２のモート１０表面に
ｎ導電型チヤンネル１９が発生するが、ｐエミツ
タ層２のモート表面にpn接合J1から離間して設置
したp+チヤンネルストツパー層７の効果により
チヤンネル１９はガラス不活性化界面から逸脱す
ることはなく同様な安定性を得ることができる。
ｎ導電型チヤンネル１９が発生するが、ｐエミツ
タ層２のモート表面にpn接合J1から離間して設置
したp+チヤンネルストツパー層７の効果により
チヤンネル１９はガラス不活性化界面から逸脱す
ることはなく同様な安定性を得ることができる。
一方、界面電荷が負の場合でも本発明によるサ
イリスタはｎベース層１に設置したn+チヤンネ
ルストツパー層８が有効に作用する。
イリスタはｎベース層１に設置したn+チヤンネ
ルストツパー層８が有効に作用する。
第７図および第８図は界面電荷が−１×1012
個／cm2、すなわち負の誘起電荷が生じた場合であ
り、第７図は順方向に、第８図は逆方向にそれぞ
れ1600Vの電圧を印加した担持状態を示した。
個／cm2、すなわち負の誘起電荷が生じた場合であ
り、第７図は順方向に、第８図は逆方向にそれぞ
れ1600Vの電圧を印加した担持状態を示した。
負の界面電荷の場合は、空乏層１６からｎベー
ス層１のそれぞれモート９、モート１０表面にｐ
導電型チヤンネル２０，２１が伸びる。しかしｎ
ベース層１にはpn接合J1およびJ2から離間してn+
チヤンネルストツパー層８がモート９、モート１
０界面に露出するように設けられているので、チ
ヤンネル２０，２１がｎベース層１を貫通してｐ
ベース層４とｐエミツタ層２が短絡することを防
止することができる。
ス層１のそれぞれモート９、モート１０表面にｐ
導電型チヤンネル２０，２１が伸びる。しかしｎ
ベース層１にはpn接合J1およびJ2から離間してn+
チヤンネルストツパー層８がモート９、モート１
０界面に露出するように設けられているので、チ
ヤンネル２０，２１がｎベース層１を貫通してｐ
ベース層４とｐエミツタ層２が短絡することを防
止することができる。
一般にモートグラシベージヨン工程において、
界面チヤージは±１×1012個／cm2に制御すること
ができる。また特別に高精度のプロセスによると
±３×1011個／cm2に制御することも可能である。
しかしながら後工程例えば電極工程もしくは組立
工程さらにはペレツトの保管工程において、外界
の雰囲気または汚染により界面チヤージが容易に
変化することも周知の事実である。
界面チヤージは±１×1012個／cm2に制御すること
ができる。また特別に高精度のプロセスによると
±３×1011個／cm2に制御することも可能である。
しかしながら後工程例えば電極工程もしくは組立
工程さらにはペレツトの保管工程において、外界
の雰囲気または汚染により界面チヤージが容易に
変化することも周知の事実である。
一方、本発明によるモートグラシベーシヨン型
サイリスタは界面チヤージが正または負のいずれ
の方向に偏つても、p+およびn+チヤンネルスト
ツパー層６〜８がそれぞれ有効に働くことは前述
の通りである。したがつて本発明によると工程条
件の変動および外界雰囲気に対して著しく安定な
耐電圧特性を得ることができる。特に本発明はｐ
ベース層およびｎベース層の不純物濃度が低くチ
ヤンネルが発生し易い高耐圧サイリスタに好適で
あり、耐電圧1000V以上の高耐圧モートグラシベ
ーシヨン型サイリスタの製造が可能となつた。
サイリスタは界面チヤージが正または負のいずれ
の方向に偏つても、p+およびn+チヤンネルスト
ツパー層６〜８がそれぞれ有効に働くことは前述
の通りである。したがつて本発明によると工程条
件の変動および外界雰囲気に対して著しく安定な
耐電圧特性を得ることができる。特に本発明はｐ
ベース層およびｎベース層の不純物濃度が低くチ
ヤンネルが発生し易い高耐圧サイリスタに好適で
あり、耐電圧1000V以上の高耐圧モートグラシベ
ーシヨン型サイリスタの製造が可能となつた。
実際に発明者等が前述の接合寸法により試作し
た高耐圧サイリスタは1600Vの順方向、逆方向の
電圧に耐え、漏洩電流はpn接合温度125℃にて３
ｍＡ以下であつた。これらの半導体装置は長時間
の電圧印加試験の下でも電圧破壊もしくは漏洩電
流の増大等の異常現象はなく、高い信頼性を証明
することができた。
た高耐圧サイリスタは1600Vの順方向、逆方向の
電圧に耐え、漏洩電流はpn接合温度125℃にて３
ｍＡ以下であつた。これらの半導体装置は長時間
の電圧印加試験の下でも電圧破壊もしくは漏洩電
流の増大等の異常現象はなく、高い信頼性を証明
することができた。
本発明は上記実施例に示したものだけでなく、
種々の変形または応用が考えられるが、以下にそ
の具体例を説明する。
種々の変形または応用が考えられるが、以下にそ
の具体例を説明する。
第９図はモートの９，１０のエツチング深さを
pn接合J2より浅くさせた、所謂、浅モート型のグ
ラシベーシヨン構造のサイリスタペレツトを示し
ている。モートグラシベーシヨンプロセスの工程
上の欠点はモート形成後の工程において半導体ウ
エハの割れ歩留が悪いことにある。第９図の浅モ
ート型グラシベーシヨン構造はハート９，１０の
形成が容易でしかも半導体ウエハの割れ歩留が向
上する構造上の利点を有する。但しpn接合J2に湾
曲部が生ずるので電界強度が高くなり耐電圧特性
は若干劣る。
pn接合J2より浅くさせた、所謂、浅モート型のグ
ラシベーシヨン構造のサイリスタペレツトを示し
ている。モートグラシベーシヨンプロセスの工程
上の欠点はモート形成後の工程において半導体ウ
エハの割れ歩留が悪いことにある。第９図の浅モ
ート型グラシベーシヨン構造はハート９，１０の
形成が容易でしかも半導体ウエハの割れ歩留が向
上する構造上の利点を有する。但しpn接合J2に湾
曲部が生ずるので電界強度が高くなり耐電圧特性
は若干劣る。
第１０図に示すサイリスタペレツトはp+チヤ
ンネルストツパー層６，７を設置する際に同時に
電極のオーミツクコンタクトのためのp+層２２，
２３も設置したものである。前記のようにp+チ
ヤンネルストツパー層６，７は表面不純物濃度が
1018〜1019atoms／cm3であり、この表面濃度は電
極例えばAl、Cr、Ti等と半導体素子のオーミツ
クコンタクトを得るための表面濃度に対応する。
高耐圧サイリスタはｐベース層およびｐエミツタ
層の拡散不純物表面濃度が低いので、オーミツク
コンタクトを得るために高濃度の再拡散を実施す
るのが有利である。この場合第１０図に示したよ
うにp+チヤンネルストツパー層６，７とオーミ
ツクコンタクト層２２，２３は同時に形成するの
が原価低減の上で有益である。さらにｎエミツタ
層５およびn+チヤンネルストツパー層８の表面
濃度が1019〜1020atoms／cm3以上であれば前記の
ｐ）拡散は選択的に実施する必要はなく、全面的
に拡散してもよい。さらにｎエミツタ層５とn+
チヤンネルストツパー層８を同一の拡散工程で形
成することも可能である。
ンネルストツパー層６，７を設置する際に同時に
電極のオーミツクコンタクトのためのp+層２２，
２３も設置したものである。前記のようにp+チ
ヤンネルストツパー層６，７は表面不純物濃度が
1018〜1019atoms／cm3であり、この表面濃度は電
極例えばAl、Cr、Ti等と半導体素子のオーミツ
クコンタクトを得るための表面濃度に対応する。
高耐圧サイリスタはｐベース層およびｐエミツタ
層の拡散不純物表面濃度が低いので、オーミツク
コンタクトを得るために高濃度の再拡散を実施す
るのが有利である。この場合第１０図に示したよ
うにp+チヤンネルストツパー層６，７とオーミ
ツクコンタクト層２２，２３は同時に形成するの
が原価低減の上で有益である。さらにｎエミツタ
層５およびn+チヤンネルストツパー層８の表面
濃度が1019〜1020atoms／cm3以上であれば前記の
ｐ）拡散は選択的に実施する必要はなく、全面的
に拡散してもよい。さらにｎエミツタ層５とn+
チヤンネルストツパー層８を同一の拡散工程で形
成することも可能である。
第１１図および第１２図は他の実施例を示した
ものである。
ものである。
本発明は主電圧を担持するに係わるPn接合J1，
J2に対応して２つのモートが形成され、さらに２
つのモートのそれぞれ内周縁および外周縁にはチ
ヤンネルストツパーとして有効な高不純物濃度部
分が存在することを要旨としている。
J2に対応して２つのモートが形成され、さらに２
つのモートのそれぞれ内周縁および外周縁にはチ
ヤンネルストツパーとして有効な高不純物濃度部
分が存在することを要旨としている。
ここで例えばpnpn型サイリスタにおいて、ｐ
ベース拡散層の表面濃度が順電圧印加におけるｐ
ベースモート表面のｎ導電型チヤンネルに対する
ストツパーとして有効な濃度であるならば、これ
をもつてｐベース層における本発明のチヤンネル
ストツパーとなすことができる。
ベース拡散層の表面濃度が順電圧印加におけるｐ
ベースモート表面のｎ導電型チヤンネルに対する
ストツパーとして有効な濃度であるならば、これ
をもつてｐベース層における本発明のチヤンネル
ストツパーとなすことができる。
第１１図は上記構成を有する一実施例を示す断
面図である。
面図である。
ｐベース拡散層４の表面部分をチヤンネルスト
ツパーとなすためにｎエミツタ層５をモート１０
表面に露出させないことが必要である。
ツパーとなすためにｎエミツタ層５をモート１０
表面に露出させないことが必要である。
第１２図は第１１図のモート９，１０の表面に
沿つた各所の不純物濃度分布を示す図である。
沿つた各所の不純物濃度分布を示す図である。
ｐベース層４のモート１０表面における最大不
純物濃度は1018〜1019atoms／cm3であり、本実施
例の如くｐベース不純物拡散の濃度が充分に高け
れば、これをチヤンネルストツパーとなすことが
できる。
純物濃度は1018〜1019atoms／cm3であり、本実施
例の如くｐベース不純物拡散の濃度が充分に高け
れば、これをチヤンネルストツパーとなすことが
できる。
耐電圧600V定格までのサイリスタはｐベース
層の表面不純物濃度は1018〜1019atoms／cm3であ
ることが多く、この場合は第１１図、第１２図に
示した如く、ｎエミツタ層５をモート１０表面に
露出させないように選択的に配置することにより
ｐベース拡散によりｐベースチヤンネルストツパ
ー層を同時に形成せしめ得る。さらにこの工程に
おいてｐエミツタ層２のp+チヤンネルストツパ
ー層７が同時に形成される。
層の表面不純物濃度は1018〜1019atoms／cm3であ
ることが多く、この場合は第１１図、第１２図に
示した如く、ｎエミツタ層５をモート１０表面に
露出させないように選択的に配置することにより
ｐベース拡散によりｐベースチヤンネルストツパ
ー層を同時に形成せしめ得る。さらにこの工程に
おいてｐエミツタ層２のp+チヤンネルストツパ
ー層７が同時に形成される。
本発明においては、モート部分に充填する不活
性化絶縁材料（表面安定化材）がガラス材である
ことは必須条件ではない。他の不活性化絶縁材料
例えばシリコン系樹脂、ポリイミド系樹脂等の半
導体表面処理用の有機材料を使用することも可能
である。さらにはモート表面にシリコン酸化物、
タンタル酸化物等の薄膜を形成させた場合でも本
発明の効果を発揮させ得る。
性化絶縁材料（表面安定化材）がガラス材である
ことは必須条件ではない。他の不活性化絶縁材料
例えばシリコン系樹脂、ポリイミド系樹脂等の半
導体表面処理用の有機材料を使用することも可能
である。さらにはモート表面にシリコン酸化物、
タンタル酸化物等の薄膜を形成させた場合でも本
発明の効果を発揮させ得る。
さらに本発明のサイリスタには通常トライアツ
クと称される５層型双方向サイリスタやゲート・
ターン・オフ機能を有するサイリスタ等順逆両方
向に対し、良好な阻止特性が要求される各種の半
導体素子に適用することができる。
クと称される５層型双方向サイリスタやゲート・
ターン・オフ機能を有するサイリスタ等順逆両方
向に対し、良好な阻止特性が要求される各種の半
導体素子に適用することができる。
また、上記実施例では、ペレツトと称して説明
したが、本発明は半導体素子の外形の大きさに関
係なく適用できる。
したが、本発明は半導体素子の外形の大きさに関
係なく適用できる。
以上述べたように、主電圧を担持する２つの
pn接合にそれぞれ対応して２つのモートを設け、
さらにそれぞれのpn接合に対応してp+チヤンネ
ルストツパー層およびn+チヤンネルストツパー
層をモート表面に露出せしむることにより、モー
トに充填する不活性化絶縁材料の材質や製作条件
の変動もしくはペレツトの外界の雰囲気に対して
著しく安定して且つ高耐圧の半導体素子を得るこ
とができる。
pn接合にそれぞれ対応して２つのモートを設け、
さらにそれぞれのpn接合に対応してp+チヤンネ
ルストツパー層およびn+チヤンネルストツパー
層をモート表面に露出せしむることにより、モー
トに充填する不活性化絶縁材料の材質や製作条件
の変動もしくはペレツトの外界の雰囲気に対して
著しく安定して且つ高耐圧の半導体素子を得るこ
とができる。
第１図は本発明の一実施例を示すサイリスタペ
レツトの平面図、第２図は第１図の断面図、第３
図は第２図の要部拡大図、第４図は第３図に示す
半導体ペレツトとガラスの界面の不純物濃度分布
を示す図、第５図から第８図は本発明の作用効果
を示す要部断面拡大図、第９図から第１１図、本
発明の変形例を示す断面図、第１２図は第１１図
に示す半導体ペレツトとガラスの界面の不純物濃
度分布を示す図である。 １……ｎベース層、２……ｐエミツタ層、３…
…ｐエミツタ突抜拡散層、４……ｐベース層、５
……ｎエミツタ層、６，７……p+チヤンネルス
トツパー、８……n+チヤンネルストツパー、９，
１０……モート、１１，１２……ガラス、１３…
…アノード電極、１４……カソード電極、１５…
…ゲート電極、１６，１７……空乏層、１８，１
９……ｎ導電型チヤンネル、２０，２１……ｐ導
電型チヤンネル、２２，２３……コンタクト用拡
散層。
レツトの平面図、第２図は第１図の断面図、第３
図は第２図の要部拡大図、第４図は第３図に示す
半導体ペレツトとガラスの界面の不純物濃度分布
を示す図、第５図から第８図は本発明の作用効果
を示す要部断面拡大図、第９図から第１１図、本
発明の変形例を示す断面図、第１２図は第１１図
に示す半導体ペレツトとガラスの界面の不純物濃
度分布を示す図である。 １……ｎベース層、２……ｐエミツタ層、３…
…ｐエミツタ突抜拡散層、４……ｐベース層、５
……ｎエミツタ層、６，７……p+チヤンネルス
トツパー、８……n+チヤンネルストツパー、９，
１０……モート、１１，１２……ガラス、１３…
…アノード電極、１４……カソード電極、１５…
…ゲート電極、１６，１７……空乏層、１８，１
９……ｎ導電型チヤンネル、２０，２１……ｐ導
電型チヤンネル、２２，２３……コンタクト用拡
散層。
Claims (1)
- 【特許請求の範囲】 １ 順逆両方向に電圧をそれぞれ担持する２個の
pn接合が半導体素子の同一表面に同心的に設け
られた２個の溝にそれぞれ露出し、上記各pn接
合を形成しているｐおよびｎの各導電型層には上
記表面において各pn接合から離れているように
各溝に沿つて各導電型層と同一導電型で高濃度の
不純物層が環状にそれぞれ設けられ、上記両溝に
は表面安定化材が充填されていることを特徴とす
る半導体装置。 ２ 上記特許請求の範囲第１項において、半導体
素子は少なくとも、pnpnの４層を有し、各導電
型層が同一主表面に露出していることを特徴とす
る半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093579A JPS55133569A (en) | 1979-04-06 | 1979-04-06 | Semiconductor device |
| EP80301082A EP0018730B1 (en) | 1979-04-06 | 1980-04-03 | Semiconductor device having a high breakdown voltage |
| DE8080301082T DE3064200D1 (en) | 1979-04-06 | 1980-04-03 | Semiconductor device having a high breakdown voltage |
| US06/138,085 US4298881A (en) | 1979-04-06 | 1980-04-07 | Semiconductor device with double moat and double channel stoppers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093579A JPS55133569A (en) | 1979-04-06 | 1979-04-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55133569A JPS55133569A (en) | 1980-10-17 |
| JPS6325509B2 true JPS6325509B2 (ja) | 1988-05-25 |
Family
ID=12594352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4093579A Granted JPS55133569A (en) | 1979-04-06 | 1979-04-06 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4298881A (ja) |
| EP (1) | EP0018730B1 (ja) |
| JP (1) | JPS55133569A (ja) |
| DE (1) | DE3064200D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5773956A (en) * | 1980-10-27 | 1982-05-08 | Hitachi Ltd | Glass coated semiconductor device |
| JPS57202779A (en) * | 1981-06-08 | 1982-12-11 | Toshiba Corp | Semiconductor device |
| FR2542148B1 (fr) * | 1983-03-01 | 1986-12-05 | Telemecanique Electrique | Circuit de commande d'un dispositif a semi-conducteur sensible du type thyristor ou triac, avec impedance d'assistance a l'auto-allumage et son application a la realisation d'un montage commutateur associant un thyristor sensible a un thyristor moins sensible |
| US4698655A (en) * | 1983-09-23 | 1987-10-06 | Motorola, Inc. | Overvoltage and overtemperature protection circuit |
| CH668505A5 (de) * | 1985-03-20 | 1988-12-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement. |
| US4824797A (en) * | 1985-10-31 | 1989-04-25 | International Business Machines Corporation | Self-aligned channel stop |
| EP0226021A1 (de) * | 1985-12-12 | 1987-06-24 | BBC Brown Boveri AG | Thyristor mit schaltbarem Emitter-Kurzschluss |
| US4914045A (en) * | 1985-12-19 | 1990-04-03 | Teccor Electronics, Inc. | Method of fabricating packaged TRIAC and trigger switch |
| JPS63292675A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | プレ−ナ型サイリスタ |
| US4847672A (en) * | 1988-02-29 | 1989-07-11 | Fairchild Semiconductor Corporation | Integrated circuit die with resistive substrate isolation of multiple circuits |
| FR2631488B1 (fr) * | 1988-05-10 | 1990-07-27 | Thomson Hybrides Microondes | Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication |
| DE3832709A1 (de) * | 1988-09-27 | 1990-03-29 | Asea Brown Boveri | Thyristor |
| US4974050A (en) * | 1989-05-30 | 1990-11-27 | Motorola Inc. | High voltage semiconductor device and method |
| DE4119904A1 (de) * | 1991-06-17 | 1992-12-24 | Telefunken Electronic Gmbh | Halbleiteranordnung |
| US5479031A (en) * | 1993-09-10 | 1995-12-26 | Teccor Electronics, Inc. | Four layer overvoltage protection device having buried regions aligned with shorting dots to increase the accuracy of overshoot voltage value |
| FR2784801B1 (fr) | 1998-10-19 | 2000-12-22 | St Microelectronics Sa | Composant de puissance portant des interconnexions |
| FR2785090B1 (fr) * | 1998-10-23 | 2001-01-19 | St Microelectronics Sa | Composant de puissance portant des interconnexions |
| FR2969824B1 (fr) | 2010-12-23 | 2013-09-20 | St Microelectronics Tours Sas | Diode de shockley bidirectionnelle a mesa prolonge |
| FR2969825B1 (fr) * | 2010-12-23 | 2013-07-12 | St Microelectronics Tours Sas | Composant vertical bidirectionnel a double sillonnage |
| FR2969823B1 (fr) | 2010-12-23 | 2013-09-20 | St Microelectronics Tours Sas | Diode de shockley bidirectionnelle de type mesa |
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| CN108604550B (zh) * | 2016-11-25 | 2021-08-31 | 新电元工业株式会社 | 半导体装置的制造方法以及半导体装置 |
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