JP2003045988A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置のチップサイズの大形化を伴うこ
となくコンデンサのための電極面積を大きくすることが
可能にし、容量の大形化及び高耐圧化を実現したコンデ
ンサを形成可能にすること。 【解決手段】 絶縁分離トレンチ６内にはＮ型不純物が
導入された埋込ポリシリコン６ｂが充填される。この埋
込ポリシリコン６ｂは、絶縁分離トレンチ６の側壁酸化
膜６ａを誘電体薄膜としたコンデンサの第１の電極部と
して機能する。絶縁分離トレンチ６により区画された素
子形成領域５間の単結晶シリコン層１１にはＮ型不純物
を導入されたＮ^＋拡散層１６が形成される。このＮ^＋拡
散層１６は、コンデンサの第２の電極部として機能す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に形成され
た素子間の絶縁分離をトレンチ分離技術を用いて行うよ
うにした半導体装置、特には、基板上に比較的大きい容
量のコンデンサを形成するのに適した半導体装置に関す
る。

【０００２】

【発明が解決しようとする課題】従来より、半導体集積
回路上に比較的大きい容量のコンデンサを形成する場合
には、半導体基板上に下部電極膜、誘電体薄膜、上部電
極膜を積層したＭＩＭ（Metal Insulator Metal ）構造
とすることが行われているが、この構造では、コンデン
サの占有面積が相対的に拡大してチップ面積が大きくな
る問題点があり、また、大容量化のためには、誘電体薄
膜の膜厚を小さく設定することになるが、このように設
定するのに伴い電極間距離が小さくなるため、コンデン
サの耐圧を高くすることが困難になるという問題点もあ
った。

【０００３】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、チップサイズの大形化を
伴うことなくコンデンサのための電極面積を大きくする
ことが可能になって、容量の大形化及び高耐圧化を実現
したコンデンサを形成できるようになる半導体装置を提
供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載の手段を採用できる。この手段のよう
に、絶縁分離トレンチの側壁絶縁膜を誘電体薄膜として
利用したコンデンサを形成する場合、その絶縁分離トレ
ンチは、素子の絶縁分離のために元々設けられているも
のであるから、半導体装置のチップサイズが拡大する恐
れがなくなる。また、絶縁分離トレンチはその延長が比
較的長いから、コンデンサの有効電極面積を大きく設定
することが可能となり、コンデンサ容量を大きくする上
で有利になる。しかも、このようにコンデンサ容量を有
効電極面積の拡大で確保できる結果、誘電体薄膜として
機能する側壁絶縁膜の膜厚を小さくしてコンデンサ容量
を稼ぐ必要がなくなり、容量の大形化と同時に高耐圧化
を実現したコンデンサを形成可能となる。

【０００５】請求項２記載の手段によれば、コンデンサ
の第１の電極部は、絶縁分離トレンチ内に導電性材料
（例えば不純物を導入したポリシリコン）を充填して形
成され、コンデンサの第２の電極部は、隣接する素子形
成領域間に位置した半導体層、つまり半導体装置内での
デッドスペース（半導体装置用に必要ではあるが素子と
しての機能がないスペース）に不純物を導入して形成さ
れる。従って、各電極部のために新たなスペースを用意
する必要がなく、半導体装置のチップサイズが拡大しな
い。また、第１の電極部は、元々必要な絶縁分離トレン
チの形成時に同時に形成可能であり、第２の電極部は、
素子形成領域内の半導体素子のための製造プロセスを利
用して当該半導体素子と同時に形成可能であるから、製
造コストの抑制を図る上で有益となる。

【０００６】請求項３記載の手段によれば、コンデンサ
と共に形成されたダイオードを、例えば素子形成領域内
の半導体素子の保護用として利用できるようになり、そ
の付加価値を高め得る。また、このダイオードは、隣接
する素子形成領域間に位置した半導体層（半導体装置内
でのデッドスペース）に形成されるから、チップサイズ
の拡大を招くことがない。

【０００７】請求項４記載の手段によれば、コンデンサ
の誘電体薄膜を構成する側壁絶縁膜として半導体酸化膜
が用いられるから、その誘電体薄膜の形成を容易に行い
得ると共に、安定した誘電体特性が得られるようにな
る。

【０００８】

【発明の実施の形態】（第１の実施の形態）以下、本発
明をＢｉＣＭＯＳプロセス技術により形成したＩＣチッ
プに適用した第１実施例について図１ないし図６を参照
しながら説明する。図５には、ＩＣチップ１（本発明で
いう半導体装置に相当）の平面レイアウトが示されてい
る。この図２において、ＩＣチップ１は、シリコン基板
上に絶縁分離層を介して単結晶シリコン層を形成したＳ
ＯＩ（Silicon On Insulator）基板２を利用して製造さ
れるもので、その単結晶シリコン層上に、ＣＭＯＳ用素
子形成領域３、ＬＤＭＯＳ（Lateral Double-diffusion
MOS）用素子形成領域４、バイポーラトランジスタ用素
子形成領域５を所定個数ずつ形成すると共に、各素子形
成領域３、４、５間をそれぞれ独立して囲んだ状態の絶
縁分離トレンチ６群を形成した構成となっている。尚、
各絶縁分離トレンチ６は、ＳＯＩ基板２の絶縁分離層ま
で到達するように形成される。

【０００９】図１には、図２中のＸ−Ｘ線に沿った部分
の断面構造が模式的に示され、図２ないし図４には、そ
の製造工程が模式的な断面図により示されており、ま
ず、製造工程について説明する。尚、図１ないし図４の
寸法比は正確ではない。図２において、主表面が鏡面研
磨されたＮ型単結晶シリコン基板７を用意し、その主表
面に気相拡散法を用いてアンチモンを約３μｍ程度の深
さまで拡散してＮ^＋層８を形成する。このＮ型単結晶シ
リコン基板７とは別に、主表面が鏡面研磨されたＰ型単
結晶シリコン基板９（支持基板に相当）を用意し、その
主表面を熱酸化することにより厚さ約１μｍ程度のシリ
コン酸化膜１０を形成する。次いで、シリコン基板７及
び９の各主表面側を清浄雰囲気内で貼り合わせ、１１０
０℃程度に加熱して接合する。この後に、Ｎ型単結晶シ
リコン基板７を例えば図中二点鎖線で示す状態まで研磨
することにより、約１７μｍの膜厚とする。これによ
り、支持基板となるＰ型単結晶シリコン基板９上に絶縁
分離層としてのシリコン酸化膜１０を介して単結晶シリ
コン層１１（半導体層に相当）を形成した状態のＳＯＩ
基板２が製造される。尚、単結晶シリコン層１１は、約
３μｍの膜厚のＮ^＋層８上に約１４μｍの膜厚のＮ⁻層
１１ａを積層した形態となる。

【００１０】そして、このようなＳＯＩ基板２に対し周
知のトレンチ形成技術を使用して絶縁分離トレンチ６に
より区分された素子形成領域を形成する。尚、図１、図
３及び図４には、２箇所のバイポーラトランジスタ用素
子形成領域５が現れている。絶縁分離トレンチ６を形成
する場合には、具体的には図示しないが、以下のような
各工程を行う。但し、以下の工程例は一般的な手順を示
したものであり、他の手順を採用しても良いことは勿論
である。

【００１１】（ａ）マスク形成工程 単結晶シリコン層１１上に、下地の役目を果たすシリコ
ン酸化膜を成膜すると共に、この上にシリコン窒化膜を
成膜し、さらにその上にエッチングマスクとして機能す
るシリコン酸化膜を成膜し、この三層構造膜をフォトエ
ッチング技術を利用してパターニングすることにより、
トレンチ６に対応した位置に開口部を形成し、以て層構
造のトレンチエッチングマスクを形成する。この場合、
上記シリコン窒化膜は、最上層のシリコン酸化膜（エッ
チングマスク）を除去する際のストッパの役目を果たす
ものである。

【００１２】（ｂ）トレンチエッチング工程 単結晶シリコン層１１に対しトレンチエッチングマスク
を使用した異方性ドライエッチングを行うことにより、
当該トレンチエッチングマスクの開口部に対応した位置
にシリコン酸化膜１０まで達するトレンチを形成する。

【００１３】（ｃ）側壁酸化工程 トレンチの側壁を熱酸化することにより側壁酸化膜を形
成する。尚、仮に、トレンチの底部がシリコン酸化膜１
０まで到達していないという加工不良があった場合、そ
の底部に残存した単結晶シリコン層１１は、この側壁酸
化工程において表面側から熱酸化される。

【００１４】（ｄ）トレンチ埋め戻し工程 トレンチエッチングマスク上（シリコン酸化膜上）の全
面に、例えばＣＶＤ法によりポリシリコンを堆積するこ
とにより、トレンチを埋め戻した状態のポリシリコン膜
を成膜する。尚、この成膜時には、ポリシリコン膜にＮ
型の不純物（例えばリン、ひ素）が導入されるものであ
り、当該ポリシリコン膜が本発明でいう導電性材料とし
て機能するようになる。

【００１５】（ｅ）平坦化工程 トレンチエッチングマスクの最上層のシリコン酸化膜を
ストッパとしたドライエッチング処理または化学的機械
研磨処理を行うことにより、ポリシリコン膜をシリコン
酸化膜の面までエッチバックする。

【００１６】（ｆ）マスク除去工程 トレンチエッチングマスクの最上層のシリコン酸化膜
を、その下層のシリコン窒化膜をストッパとしたウエッ
トエッチングにより除去する。

【００１７】（ｇ）ポリシリコン膜除去工程 トレンチの上部に突き出した状態で残るポリシリコン膜
を、シリコン窒化膜をマスクとしたドライエッチングに
より除去する。

【００１８】（ｈ）ポリシリコン膜酸化工程 トレンチの上部に対応したポリシリコン膜に対し熱酸化
処理を施すことにより、トレンチの上部をトレンチエッ
チングマスク最下層のシリコン酸化膜と一体化されたシ
リコン酸化膜で覆った状態とする。

【００１９】（ｉ）シリコン窒化膜除去工程 シリコン窒化膜を、その下層のシリコン酸化膜とエッチ
ング選択性がある処理液によりウエットエッチングして
除去し、これにより図３に示すように、側壁酸化膜６ａ
（側壁絶縁膜に相当）が形成されたトレンチ内に、Ｎ型
不純物が導入された埋込ポリシリコン６ｂ（導電性材料
に相当）を充填した状態の絶縁分離トレンチ６を形成す
る。尚、単結晶シリコン層１１の上面全体（絶縁分離ト
レンチ６部分も含む）にはシリコン酸化膜１２が形成さ
れた状態となる。

【００２０】上記のような各工程の実行後には、各素子
形成領域３、４、５にそれぞれに対応した半導体素子を
作り込む。図４には、バイポーラトランジスタ用素子形
成領域５に対し、周知のフォトリソグラフィ工程、イオ
ン注入工程、拡散工程などの実行に応じてＮＰＮトラン
ジスタを作り込んだ例が示されている。このＮＰＮトラ
ンジスタは、ベース領域となるＰ^＋拡散層１３、エミッ
タ領域となるＮ^＋拡散層１４、Ｎ⁻層１１ａと共にコレ
クタ領域を構成するＮ^＋拡散層１５を備えた構造となっ
ている。この場合、Ｎ^＋拡散層１５を形成する工程で
は、隣接する素子形成領域間（図４の例ではバイポーラ
トランジスタ用素子形成領域５間）に位置した単結晶シ
リコン層１１のＮ⁻層１１ａにも同時にＮ型不純物を導
入してＮ^＋拡散層１６を形成している。

【００２１】次いで、図１に示すように、シリコン酸化
膜１２にコンタクトホールを形成すると共に、そのコン
タクトホールを通じて、Ｐ^＋拡散層１３、Ｎ^＋拡散層１
４、１５及び１６、埋込ポリシリコン６ｂとそれぞれ電
気的に接続された電極パッド１７〜２１を形成する。
尚、実際には、シリコン酸化膜１２上に例えばＢＰＳ
Ｇ、ＢＳＧなどより成る層間絶縁膜を形成し、それらシ
リコン酸化膜１２及び層間絶縁膜に対しコンタクトホー
ルを形成することが望ましい。

【００２２】これにより、埋込ポリシリコン６ｂが本発
明でいう第１の電極部、Ｎ^＋拡散層１６が本発明でいう
第２の電極部、側壁酸化膜６ａが本発明でいう誘電体薄
膜としてそれぞれ機能するコンデンサ（図６に符号Ｃを
付して示す）が形成される。この場合、Ｎ^＋拡散層１６
の電極パッド２０は、ＩＣチップ１上に形成された集積
回路（図６に符号２２を付して示す）のための電源端子
＋Ｖccに接続され、且つ埋込ポリシリコン６ｂの電極パ
ッド２１はグランド端子に接続されるものであり、従っ
て、図６に示すように、コンデンサＣ及び集積回路２２
は電源端子＋Ｖccに対して並列接続された状態となり、
以てコンデンサＣをノイズ吸収素子として機能させる得
るようになる。

【００２３】上記した本実施例によれば、以下のような
効果を奏する。即ち、コンデンサＣを形成する場合にお
いて、その誘電体薄膜として、半導体素子の絶縁分離の
ために元々設けられている絶縁分離トレンチ６の側壁酸
化膜６ａを利用し、第１の電極部として当該絶縁分離ト
レンチ６の埋込ポリシリコン６ｂを利用し、第２の電極
部として隣接する素子形成領域間に位置した単結晶シリ
コン層１１（ＩＣチップ１内でのデッドスペース）を利
用する構成となっているから、誘電体薄膜や各電極部の
ために新たなスペースを用意する必要がなくなる。この
結果、ＩＣチップ１のチップサイズが拡大する恐れがな
くなる。

【００２４】また、絶縁分離トレンチ６はその延長が比
較的長いから、コンデンサＣの有効電極面積を大きく設
定することが可能となり、その容量を大きくする上で有
利になる。しかも、このようにコンデンサＣの容量を有
効電極面積の拡大で確保できる結果、誘電体薄膜として
機能する側壁酸化膜６ａの膜厚を小さくして容量を稼ぐ
必要がなくなる。このため、容量の大形化と同時に高耐
圧化を実現したコンデンサＣを形成可能となる。第１の
電極部となる埋込ポリシリコン６ｂは、絶縁分離トレン
チ６の形成時に同時に形成可能であり、また、第２の電
極部となるＮ^＋拡散層１６は、素子形成領域内の半導体
素子（例えばバイポーラトランジスタ）のための製造プ
ロセスを利用して当該半導体素子と同時に形成可能であ
るから、製造コストの抑制を図る上で有益となる。さら
に、コンデンサＣの誘電体薄膜を構成する側壁絶縁膜と
してシリコンの熱酸化膜より成る側壁酸化膜６ａが用い
られるから、その誘電体薄膜の形成を容易に行い得ると
共に、安定した誘電体特性が得られるようになる。

【００２５】（第２の実施の形態）図７及び図８には本
発明の第２実施例が示されており、以下これについて前
記第１実施例と異なる部分のみ説明する。図７には、製
造途中のＩＣチップ１の一部を切り出した部分の模式的
な斜視図が示され、図８には第１実施例における図６と
同等の回路構成図が示されている。図７において、ＩＣ
チップ２３（半導体装置に相当）は、基本的な素子構成
は第１実施例と同様であるが、コンデンサＣのための第
２の電極部（Ｎ^＋拡散層１６）の形成領域、つまり隣接
する素子形成領域間（図７の例ではバイポーラトランジ
スタ用素子形成領域５間）に位置した単結晶シリコン層
１１に、ダイオード（図８に符号Ｄを付して示す）を形
成したことに構造上の特徴を有する。具体的には、ＮＰ
ＮトランジスタのためのＰ^＋拡散層１３の形成時に、単
結晶シリコン層１１のＮ⁻層１１ａにも同時にＰ型不純
物を部分的に導入してＰ^＋拡散層２４を形成しており、
これにより、Ｎ^＋拡散層１６及びＮ^＋層８とＰ^＋拡散層
２４との間で、カソードが第２の電極部（Ｎ^＋拡散層１
６）に接続された状態のダイオードＤ（図８参照）が構
成される。この場合、Ｎ^＋拡散層１６は電源端子＋Ｖcc
に接続され、Ｐ^＋拡散層２４はグランド端子に接続され
るものであり、従って、ダイオードＤは、図８に示すよ
うに、カソードが電源端子＋Ｖccに接続され、且つアノ
ードがグランド端子に接続された状態となる。

【００２６】この実施例によれば、コンデンサＣと共に
形成されたダイオードＤを、例えば集積回路２２の保護
用として利用できるようになり、その付加価値を高め得
る。また、このダイオードＤは、隣接する素子形成領域
間に位置した単結晶シリコン層１１（半導体装置内での
デッドスペース）に形成されるから、チップサイズの拡
大を招くことがなくなる。

【００２７】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。単結晶シリコン基板９を支持
基板としたＳＯＩ基板２を利用する例で説明したが、支
持基板の材料としては、単結晶シリコン基板に限らず、
他の半導体基板或いは絶縁性を有する半導体基板やセラ
ミック基板（例えばアルミナ基板）或いはガラス基板な
どを用いることができる。具体的には、例えば、図１と
同一部分に同一符号を付して示す図９のように、比抵抗
が大きなシリコン基板２５（支持基板）上に単結晶シリ
コン層１１を直接的に形成した半導体基板２６を用いる
構成とすることが考えられる。特に、このように絶縁性
を有する支持基板を用いる場合には絶縁分離層（上記し
た第１及び第２の各実施例の場合、シリコン酸化膜１
０）が不要になる（ＳＯＳ（Silicon On Sapphire ）基
板を用いる場合なども該当する）。また、貼り合わせ法
により形成したＳＯＩ基板２を用いる構成としたが、絶
縁膜埋込法（例えばＳＩＭＯＸ）など、他の手法により
形成したＳＯＩ基板を用いても良いことは勿論である。

【００２８】本発明でいうダイオードはツェナーダイオ
ードを含む概念であり、特にツェナーダイオードを形成
する場合には、複数個のツェナーダイオードを形成して
直列接続する構成とすれば、その耐圧を高めることがで
きる。ＢｉＣＭＯＳプロセス技術により形成したＩＣチ
ップに限らず、絶縁分離トレンチを備えた半導体装置全
般に広く適用できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す要部の模式的な縦断
面図

【図２】製造途中の状態を示す模式的な縦断面図その１

【図３】製造途中の状態を示す模式的な縦断面図その２

【図４】製造途中の状態を示す模式的な縦断面図その３

【図５】ＩＣチップの模式的なレイアウト図

【図６】ＩＣチップの概略的回路構成図

【図７】本発明の第２実施例を示すもので、製造途中の
ＩＣチップの一部を切り出した状態での模式的な斜視図

【図８】図６相当図

【図９】他の実施例を示す図１相当図

【符号の説明】

１はＩＣチップ（半導体装置）、２はＳＯＩ基板、３は
ＣＭＯＳ用素子形成領域、４はＬＤＭＯＳ用素子形成領
域、５はバイポーラトランジスタ用素子形成領域、６は
絶縁分離トレンチ、６ａは側壁酸化膜（誘電体薄膜）、
６ｂは埋込ポリシリコン（導電性材料、第１の電極
部）、９は単結晶シリコン基板（支持基板）、１１は単
結晶シリコン層（半導体層）、１６はＮ^＋拡散層（第２
の電極部）、２３はＩＣチップ（半導体装置）、２５は
支持基板、Ｃはコンデンサ、Ｄはダイオードを示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 27/06 １０１Ｄ 27/04 １０１Ｕ 27/06 29/72 Ｐ 27/08 ３３１ 21/76 Ｌ 27/12 29/732 (72)発明者 岩森 則行 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F003 AZ03 BA25 BA27 BH06 BH18 BJ12 BJ15 BJ18 5F032 AA06 AA07 AA10 AA47 AA63 BB01 BB04 CA15 CA17 CA18 CA20 DA02 DA23 DA24 DA25 DA28 DA33 DA45 DA53 DA71 5F038 AC03 AC05 AC10 AC14 AC15 AC19 EZ05 EZ06 EZ20 5F048 AA10 AC05 AC10 BA16 BG05 BG14 CA03 CA04 CA07 5F082 AA08 AA33 BA06 BC01 BC11 BC13 CA01 EA12 EA31

Claims (4)

【特許請求の範囲】
1. 【請求項１】 支持基板上にこれと電気的に絶縁した状
   態で形成された半導体層に当該絶縁機能部分に達する絶
   縁分離トレンチにより区分された複数の素子形成領域を
   設けて成る半導体装置において、 前記絶縁分離トレンチの側壁絶縁膜を誘電体薄膜として
   利用したコンデンサを形成したことを特徴とする半導体
   装置。
2. 【請求項２】 前記絶縁分離トレンチ内に導電性材料を
   充填して形成された第１の電極部と、 隣接する素子形成領域間に位置した半導体層に不純物を
   導入して形成された第２の電極部とを有し、 前記第１の電極部及び第２の電極部とこれらの間に挟ま
   れた前記側壁絶縁膜により前記コンデンサを構成するこ
   とを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 請求項２記載の半導体装置において、 隣接する素子形成領域間に位置した半導体層に、カソー
   ドが前記第２の電極部と接続された状態とされたダイオ
   ードを形成したことを特徴とする半導体装置。
4. 【請求項４】 前記側壁絶縁膜は、前記絶縁分離トレン
   チ内に露出した半導体層を酸化して形成した酸化膜であ
   ることを特徴とする請求項１ないし３の何れかに記載の
   半導体装置。