CN101937913B - 包括阱区的电子器件 - Google Patents

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Abstract

本发明涉及一种包括阱区的电子器件。包括集成电路的电子器件可包括隐埋传导区和覆盖在隐埋传导区上的半导体层，以及延伸通过半导体层并电连接到隐埋传导区的垂直传导结构。集成电路还可包括掺杂结构，该掺杂结构具有与隐埋传导区比较相反的传导类型、放置成与到半导体层的主表面相比更接近于相对的表面并电连接到隐埋传导区。集成电路还可包括阱区，该阱区包括半导体层的一部分，其中该部分覆盖在掺杂结构上并具有与掺杂结构比较更低的掺杂浓度。在其它实施方式中，掺杂结构可与隐埋传导区间隔开。

Description

包括阱区的电子器件
技术领域
本公开涉及电子器件和形成电子器件的工艺，尤其是涉及包括绝缘阱区的电子器件和形成其的工艺。
背景技术
金属氧化物场效应晶体管(MOSFET)是一般类型的功率开关器件。MOSFET包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区、以及邻近沟道区设置的栅极结构。栅极结构包括栅电极层，该栅电极层邻近沟道区布置，并由一薄介质层而与沟道区间隔开。
当MOSFET在接通状态中时，电压施加到栅极结构以在源极区和漏极区之间形成传导沟道区，这允许电流流经该器件。在截止状态中，施加到栅极结构的任何电压足够低，使得传导沟道不形成，因而电流流动不出现。在截止状态期间，设备必须支持源极区和漏极区之间的高电压。
在特定的应用中，一对功率晶体管可用于允许输出在两个不同的电压之间转换。输出可连接到高侧功率晶体管的源极和低侧功率晶体管的漏极。当高侧功率晶体管被启动时，输出将处在相应于高侧功率晶体管的漏极上的电压的电压处，而当低侧功率晶体管被启动时，输出将处在相应于低侧功率晶体管的源极的电压处。在特定的物理实施方式中，高侧功率晶体管和低侧功率晶体管一般是在单独的晶粒上的分立的晶体管，这些晶粒通过焊线或其它类似的互连而彼此互连。进一步地，这两个功率晶体管的控制电路在又一个单独的晶粒上。互连增加了电子器件(包括高侧和低侧功率晶体管)的寄生特征，这是不希望有的。
附图说明
实施方式作为例子示出且并不限制在附图中。
图1包括工件的某些部分的横截面视图的图示，包括隐埋传导区、半导体层和隐埋掺杂区。
图2包括在形成另一半导体层和其它隐埋掺杂区之后图1的工件的部分的横截面视图的图示。
图3包括在形成又一半导体层以完成复合半导体层的形成之后图2的工件的部分的横截面视图的图示。
图4包括在形成注入式屏蔽层和在半导体层内的垂直掺杂区之后图3的工件的部分的横截面视图的图示。
图5包括在形成衬垫层、终止层、另一掩蔽层和在半导体层内的垂直掺杂区之后图4的工件的部分的横截面视图的图示。
图6包括在形成牺牲侧壁隔板、延伸通过半导体层的沟槽和绝缘侧壁隔板之后图5的工件的部分的横截面视图的图示。
图7包括在形成传导结构之后图6的工件的部分的横截面视图的图示。
图8包括在形成传导插塞之后图7的工件的部分的横截面视图的图示。
图9包括在形成绝缘层和图案化的传导层之后图8的工件的部分的横截面视图的图示。
图10包括在形成高侧功率晶体管和低侧功率晶体管之后图9的工件的部分的横截面视图的图示。
图11到15包括在如关于图1到9描述的一个或多个部分中形成示例性电子部件之后图9的工件的部分的横截面视图的图示。
图16包括根据可选实施方式在形成半导体层和在半导体层内的掺杂区之后图1的工件的一部分的横截面视图的图示。
图17包括根据可选实施方式在形成沟槽、传导结构和传导插塞之后图4的工件的一部分的横截面视图的图示。
图18包括根据可选实施方式在形成沟槽、掺杂半导体隔板、绝缘侧壁隔板和传导结构之后图4的工件的一部分的横截面视图的图示。
图19包括根据可选实施方式在形成沟槽和绝缘侧壁隔板之后图4的工件的一部分的横截面视图的图示。
图20包括根据可选实施方式在延伸沟槽并形成传导结构和传导插塞之后图18的工件的一部分的横截面视图的图示。
技术人员认识到，附图中的元件为了简单和清楚起见而示出，且不一定按比例绘制。例如，附图中的一些元件的尺寸可相对于其它元件放大，以帮助提高对本发明的实施方式的理解。
具体实施方式
提供结合附图的下面的描述，以有助于理解这里公开的教导。下面的讨论将集中于教导的特定的实现和实施方式。这种重点描述被提供以有助于描述教导，且不应被解释为对教导的范围或应用性的限制。然而，在本申请中当然可利用其它教导。
如这里使用的，相对于区或结构的术语“水平定向的”和“垂直定向的”指电流流经这样的区或结构的主要方向。更具体地，电流可在垂直方向、水平方向或垂直和水平方向的组合上流经区或结构。如果电流在垂直方向上或在其中垂直分量大于水平分量的方向的组合上流经区或结构，则这样的区或结构将称为垂直定向的。类似地，如果电流在水平方向上或在其中水平分量大于垂直分量的方向的组合上流经区或结构，则这样的区或结构将称为水平定向的。
术语“正常操作”和“正常操作状态”指电子部件或器件被设计来操作的条件。这些条件可从数据表或其它关于电压、电流、电容、电阻或其它电子参数的其它信息获得。因此，正常操作不包括完全超出其设计限制来操作电子部件或器件。
术语“comprises(包括)”、“comprising(包括)”、“includes(包括)”、“including(包括)”、“has(具有)”、“having(具有)”或其任何其它变形用来涵盖非排他的包括。例如，包括一列特征的方法、物品或装置不一定只限于那些特征，而是可包括没有明确列出的或这样的方法、物品或装置所固有的其它特征。进一步地，除非相反地明确说明，“或”指包括的或而不是排他的或。例如，条件A或B由下列项中的任何一个满足：A为真(或存在)和B为假(或不存在)、A为假(或不存在)和B为真(或存在)、以及A和B都为真(或存在)。
此外，“a”或“an”的使用用于描述这里所述的元件和部件。这仅仅为了方便起见而进行并给出本发明的范围的一般意义。该描述应被理解为包括一个或至少一个，且单数也包括复数，反之亦然，除非它有另外的意思。例如，当这里描述单个项目时，多于一个的项目可代替单个项目来使用。类似地，在这里描述多于一个的项目的场合，单个项目可代替所述多于一个的项目。
相应于元素周期表内的列的族成员使用“新符号”约定，如在CRCHandbook of Chemistry and Physics，81st Edition(2000-2001)中看到的。
除非另外定义，这里使用的所有技术和科学术语具有与本发明所属的领域中的普通技术人员通常理解的相同的含义。材料、方法和例子仅仅是例证性的，而没有被规定为限制性的。在没有在这里描述的程度上，关于特定的材料和处理行动的很多细节是常规的，并可在教科书以及半导体和电子领域内的其它源中找到。
在图1到9中，示出工件的六个不同的部分，以提高对在同一工件上形成不同类型的电子部件时处理操作的效应的理解。这些电子部件可为同一集成电路的部分。较接近于附图顶部的图示相应于高侧功率晶体管和可能耦合到或以另外方式相关于高侧功率晶体管的电子部件，且较接近于附图底部的图示相应于低侧功率晶体管和可能耦合到或以另外方式相关于低侧功率晶体管的电子部件。
图1包括工件100的一部分的横截面视图的图示。在图1中示出了集成电路的很多不同部分。更具体地，部分122包括集成电路的一部分，其中将形成电连接到隐埋传导区102的p阱区，部分124包括集成电路的另一部分，其中将形成n阱区，部分126将包括该集成电路的另一部分，其中将形成高侧功率晶体管。部分132包括集成电路的一部分，其中将形成另一p阱区，部分134包括集成电路的另一部分，其中将形成另一n阱区，部分136包括集成电路的又一部分，其中将形成低侧功率晶体管。
在特定的实施方式中，由部分126中的高侧晶体管支持的或结合该高侧晶体管使用的电子部件可在部分122和124内形成，而由部分136中的低侧晶体管支持的或结合该低侧晶体管使用的电子部件可在部分132和134内形成。
在图1中，工件100包括隐埋传导区102。隐埋传导区102可包括族14元素(即，碳、硅、锗或其任何组合)，或可为重n型或p型掺杂的。为了此说明书的目的，重掺杂用来表示至少1019atoms/cm3的峰值掺杂浓度，而轻掺杂用来表示小于1019atoms/cm3的峰值掺杂浓度。隐埋传导区102可为重掺杂基底(例如，重n型掺杂晶片)的一部分，或可为覆盖在相反的传导类型的基底上或覆盖在位于基底和隐埋掺杂区之间的隐埋绝缘层(未示出)上的隐埋掺杂区。在实施方式中，隐埋传导区102重掺杂有n型掺杂物例如磷、砷、锑或其任何组合。在特定的实施方式中，如果要保持隐埋掺杂区102的扩散低，则隐埋传导区102包括砷或锑，以及在特定的实施方式中，隐埋传导区102包括锑，以在随后形成的半导体层的形成期间减小自动掺杂的水平(与砷比较)。隐埋传导区102用于将高侧功率晶体管的源极和低侧功率晶体管的漏极连接在一起，并作为电子器件的输出节点的部分。因此，隐埋传导区102根据高侧和低侧功率晶体管的控制电极的控制信号变化，因而，隐埋传导区102上的电压实质上不是恒定的，并可随着时间或另一参数变化。
半导体层104在隐埋传导区102上形成。半导体层104可包括族14元素(即，碳、硅、锗或其任何组合)和关于隐埋传导区102描述的掺杂物或相反的传导类型的掺杂物中的任何一个。在实施方式中，半导体层104是轻掺杂n型或p型外延硅层，厚度在大约0.2微米到大约1.0微米的范围，掺杂浓度不大于大约1017atoms/cm3，而在另一实施方式中，掺杂浓度为至少大约1014atoms/cm3。半导体层104在所有工件100上形成。
与隐埋传导区102比较，在高侧功率晶体管内以及在部分122、124和134内的半导体层104的部分重掺杂有相反传导类型的掺杂物，以形成隐埋掺杂区106。隐埋掺杂区106可有助于高侧功率晶体管内的绝缘，并减少高侧功率晶体管和集成电路的其它部分内的很多电子部件内的寄生特征。在特定的实施方式中，隐埋掺杂区106具有p型掺杂物的至少大约1019atoms/cm3的峰值掺杂浓度。部分122、124、126和134内的隐埋掺杂区106可为所形成的掺杂结构的水平部分。
参考图2，半导体层204在半导体层104(未在图2中标出)和隐埋掺杂区106上形成。在特定的实施方式中，半导体层104和204具有相同的传导类型且都可被轻掺杂。因此，图2的图示内的虚线示出半导体层104结束和半导体层204开始的大致位置。半导体层204可包括族14元素(即，碳、硅、锗或其任何组合)和关于隐埋传导区102描述的掺杂物或相反的传导类型的掺杂物中的任何一个。在实施方式中，半导体层204是轻掺杂n型或p型外延硅层，厚度在大约0.5微米到大约5.0微米的范围，掺杂浓度不大于大约1017atoms/cm3，而在另一实施方式中，掺杂浓度为至少大约1014atoms/cm3。
在部分124和134内的半导体层204的部分重掺杂有n型掺杂物，以形成隐埋掺杂区206。隐埋掺杂区206是可选的，并帮助隔离正形成的n阱区。在特定的实施方式中，隐埋掺杂区206具有n型掺杂物的至少大约1019atoms/cm3的峰值掺杂浓度。部分132内的半导体层204的一部分重掺杂有p型掺杂物，以形成又一隐埋掺杂区208。在特定的实施方式中，隐埋掺杂区208具有p型掺杂物的至少大约1019atoms/cm3的峰值掺杂浓度。部分124、132和134内的隐埋掺杂区206和208是正形成的掺杂结构的水平部分。
参考图3，半导体层302在半导体层204和隐埋掺杂区206和208上形成。半导体层104(未在图3中标出)、204和302的组合形成复合的半导体层304。在特定的实施方式中，半导体层104、204和302具有相同的传导类型且可被轻掺杂。因此，图3中的虚线示出半导体层204结束和半导体层302开始的大致位置。半导体层302可包括族14元素(即，碳、硅、锗或其任何组合)和关于隐埋传导区102描述的掺杂物或相反的传导类型的掺杂物中的任何一个。在实施方式中，半导体层302是轻掺杂n型或p型外延硅层，厚度在大约0.5微米到大约5.0微米的范围，掺杂浓度不大于大约1017atoms/cm3，而在另一实施方式中，掺杂浓度为至少大约1014atoms/cm3。
复合半导体层304具有主表面305。对半导体层304内的区域进行任何进一步选择性地掺杂之前，复合半导体层304内在隐埋掺杂区106、206和208外部的掺杂浓度将称为背景掺杂浓度。在随后的图示中，半导体层104、204和302的组合将称为半导体层304且不包括在组成复合半导体层304的各个层之间的虚线。在一个实施方式中，隐埋掺杂区206和208位于半导体层304的主表面和隐埋传导区102或隐埋掺杂区106中的任一个或两个之间的中间高度处。在另一实施方式中，隐埋掺杂区106与主表面305间隔开，并放置成与到主表面305相比，更接近于与主表面305相对的半导体层304的表面。
注入式屏蔽层402可在主表面305上形成，如图4所示。注入式屏蔽层402可包括氧化物、氮化物或氧氮化物，并可具有在大约2nm到大约50nm的范围内的厚度。注入式屏蔽层402可通过热生长或沉积技术形成。
掩蔽层(未示出)在注入式屏蔽层402上形成，并被图案化以只在掺杂结构416的垂直部分406形成的地方界定开口。部分124和134内的半导体层304的部分重掺杂有n型掺杂物以形成掺杂结构416的垂直部分406。在特定的实施方式中，垂直部分406具有n型掺杂物的至少大约1019atoms/cm3的峰值掺杂浓度。掩蔽层402被移除，而另一掩蔽层(未示出)在注入式屏蔽层402上形成并被图案化以只在掺杂结构418的垂直部分408形成的地方界定开口。部分132内的半导体层304的部分重掺杂有p型掺杂物以形成掺杂结构418的垂直部分408。在特定的实施方式中，垂直部分408具有p型掺杂物的至少大约1019atoms/cm3的峰值掺杂浓度。该另一掩蔽层被移除。
掺杂结构416包括垂直部分406和水平部分(即，隐埋掺杂区206)，而掺杂结构418包括垂直部分408和水平部分(即，隐埋掺杂区208)。掺杂结构416和418是盆(tub)形状(如在三维绘图(未示出)中看到的)，而在图4所示的横截面视图中是U形。掺杂结构416和418分别界定半导体层304的内部部分426和428。内部部分426和428与掺杂部分416和418相比具有较低的掺杂浓度。与彼此比较和与在从掺杂结构416和418以及隐埋区106间隔开的区域处的半导体层304比较，内部部分426和428可具有相同或不同的传导类型、掺杂物和浓度。阱区可包括掺杂结构416和内部部分426的组合以及掺杂结构418和内部部分428的组合。设计成在比低侧和高侧功率晶体管低的电压处操作的电子部件可在阱区内形成并正常操作，而没有来自低侧和高侧功率晶体管的明显干扰或其它不利影响。在随后的附图中，将示出掺杂结构416和418，而没有其中分开的水平和垂直部分。
在图5中，衬垫层502和终止层504(例如，抛光终止层或蚀刻终止层)使用热生长技术、沉积技术或其组合在半导体层304上顺序地形成。衬垫层502和终止层504中的每个可包括氧化物、氮化物、氧氮化物或其任何组合。在实施方式中，衬垫层502具有与终止层504相比不同的成分。在特定的实施方式中，衬垫层502包括氧化物，而终止层504包括氮化物。
图案化的掩蔽层522在终止层504上形成。图案化的掩蔽层522内的开口在将形成垂直掺杂区的地方形成。垂直掺杂区在部分122、124、126和134内形成。因此，图案化的掩蔽层522实质上覆盖部分132和136内的所有终止层504。在特定的实施方式中，衬垫层502和终止层504的被暴露部分被移除，以暴露半导体层304的部分。在另一实施方式(未示出)中，衬垫层502或衬垫层502和终止层504的被暴露部分都未被蚀刻。衬垫层502或衬垫层502和终止层504的存在可帮助在随后的注入期间减小注入沟道效应。
半导体层304在图案化的掩蔽层522中的开口之下的部分被注入以形成掺杂结构526的垂直掺杂区524。可作为单次注入或作为多次注入来执行注入。当执行多次注入时，不同的能量、不同的物质或不同的能量和物质可用于垂直掺杂区524。垂直掺杂区524的传导类型可与隐埋掺杂区106相同并与隐埋传导区102的传导类型相反。在特定的实施方式中，垂直掺杂区524是p型并具有至少大约1018atoms/cm3的掺杂浓度。垂直掺杂区524和隐埋掺杂区106的组合可帮助隔离在部分122、124、126和134内的半导体层304的部分。掺杂结构526包括隐埋掺杂区106和垂直掺杂区524的组合。在随后的附图中，可示出掺杂结构526，而没有其中隐埋掺杂区106和垂直掺杂区524。在注入之后，图案化的掩蔽层522被移除。在本说明书中以后描述的另一实施方式中，垂直掺杂区可使用其它技术形成，或在另一实施方式中，可被省略。
另一图案化的掩蔽层(未示出)在衬垫层502和终止层504带被移除且随后形成沟槽的地方形成。在该工艺中在此时，衬垫层502和终止层504可在部分132和136内被图案化。如果衬垫层502或衬垫层502和终止层504没有在部分122、124、126和134内被图案化，则部分122、124、126和134内的衬垫层502或衬垫层502和终止层504可随部分132、136或两者内的相应部分而被图案化。在衬垫层502和终止层504在适当的部分内被图案化之后，另一图案化的掩蔽层被移除。
侧壁隔板622相邻于衬垫层502和终止层504内的开口形成，如图6所示。侧壁隔板622可用于确定随后形成的沟槽和掺杂结构526沿着该随后形成的沟槽的其余部分的宽度。侧壁隔板622可通过沉积牺牲层并各向异性地蚀刻该层来形成。在特定的实施方式中，牺牲层可包括氧化物、氮化物或氧氮化物。在更特定的实施方式中，牺牲层和终止层504具有不同的成分。牺牲层的厚度可不大于大约900nm或大约700nm，或可为至少大约50nm或大约100nm。
半导体层304和掺杂结构526的被暴露部分被蚀刻以形成从主表面305延伸到隐埋传导区102的沟槽624。沟槽624部分地或完全延伸通过半导体层304或掺杂结构526和隐埋掺杂区106。沟槽624的宽度并未宽到使得随后形成的传导层不能够填充沟槽624。在特定的实施方式中，每个沟槽624的宽度为至少大约0.3微米或大约0.5微米，而在另一特定的实施方式中，每个沟槽624的宽度不大于大约4微米或大约2微米。在阅读了该说明书之后，技术人员将认识到，可使用在所述特定尺寸之外的更窄或更宽的宽度。沟槽624可延伸到隐埋传导区102；然而，如果需要或希望，沟槽624可能较浅。沟槽624使用各向异性蚀刻形成。在一实施方式中，可执行定时蚀刻，而在另一实施方式中，可使用端点检测(例如，检测来自隐埋传导区102的掺杂物质，例如砷或镝)和定时蚀刻的组合。
绝缘侧壁隔板626可沿着沟槽624的被暴露的侧壁形成。绝缘侧壁隔板626可包括氧化物、氮化物、氧氮化物或其任何组合。形成绝缘侧壁隔板626的层可为热生长或沉积的，且该层可被各向异性地蚀刻以从沟槽624的底部移除该层。如果需要或希望，可执行蚀刻以将沟槽624延伸成较接近于或进一步进入隐埋传导区102。在另一实施方式中，绝缘侧壁隔板626不需要或不在所有沟槽624内形成。在特定的实施方式中，绝缘侧壁隔板626只在部分132、134和136中的沟槽624内使用，而不在部分122、124和126中的沟槽624内使用。在其它实施方式中，可使用有或没有绝缘侧壁隔板626的部分的不同组合。
传导层在终止层504上并在沟槽624内形成，且在特定的实施方式中，传导层实质上填充沟槽624。传导层可为多晶的，并包括包含金属或包含半导体的材料。在实施方式中，传导层可包括重掺杂半导体材料，例如非结晶硅或多晶硅。在另一实施方式中，传导层包括多个膜，例如粘合膜、阻挡膜和传导填充材料。在特定的实施方式中，粘合膜可包括耐熔金属，例如钛、钽等；阻挡膜可包括耐熔金属氮化物例如氮化钛、氮化钽等或耐熔金属半导体氮化物例如TaSiN；以及传导填充材料可包括钨或硅化钨。在更特定的实施方式中，传导层可包括Ti/TiN/W。膜的数量和这些膜的成分的选择取决于电子性能、随后的热循环的温度、另一标准或其任何组合。耐熔金属和耐熔的包含金属的化合物可耐高温(例如，这样的金属的熔点可为至少1400℃)，可保形地沉积，并且有比重掺杂n型硅更低的体积电阻率。在阅读了本说明书之后，技术人员将能够确定传导层的成分，以满足其对特定应用的需要或期望。
覆盖在终止层504上的传导层的一部分被移除以在沟槽624内形成传导结构724，如图7的实施方式所示。可使用化学-机械抛光或包层蚀刻技术来执行该移除。终止层504可用作抛光终止或蚀刻终止层。在到达终止层504之后，抛光或蚀刻可持续相对短的时间，以消除工件上相对于传导层厚度的非均匀性、抛光或蚀刻操作的非均匀性或其任何组合。如果需要或希望，蚀刻或其它移除操作可用于使传导层724进一步凹进沟槽624中，如图7所示。凹进的传导结构724可允许掺杂结构526和传导结构724的垂直定向的掺杂部分彼此更容易电连接。传导结构724垂直地形成传导区。当呈完成的电子器件的形式时，传导结构724和隐埋传导区102的组合将高侧功率晶体管的源极连接到低侧功率晶体管的漏极。
侧壁隔板622和沟槽624内绝缘侧壁隔板626的被暴露部分被移除。可使用利用湿或干蚀刻剂的各向同性蚀刻技术来执行该移除。在特定的实施方式中，侧壁隔板622和绝缘侧壁隔板626包括氧化物，而终止层504包括氮化物，因此侧壁隔板622和绝缘侧壁隔板626可在不移除相当大的量的终止层504的情况下被选择性地移除。在该工艺中在此时，半导体层304、掺杂结构526和传导结构724的部分被暴露。
在另一实施方式(未示出)中，在部分136中的低侧功率晶体管内，半导体层304中接近沟槽624的部分可被掺杂，以形成低侧功率晶体管的漏极区。类似地，在部分126中的高侧功率晶体管内，半导体层304的与沟槽624间隔开的部分可被掺杂以形成高侧功率晶体管的漏极区。相同的注入步骤可用于形成这两个掺杂区，且掩模可在集成电路的其它部分上形成。在部分136中的半导体层304的部分被掺杂之后，掩模被移除。
在图8中，传导插塞824形成以将传导结构724电连接到掺杂结构526和可能连接到半导体层304内的其它区域。传导插塞824可使用用于传导结构724的任何材料或形成方法来形成，除了在本实施方式中传导插塞824并不凹进沟槽624内。传导插塞824和传导结构724可包括相同的材料或部分的材料，并可使用相同的技术或不同的技术来形成。在该工艺中在此时，衬垫层502和终止层504被移除。在另一实施方式中，如果需要，覆盖在半导体层304上的传导插塞824的部分可被移除，以便获得相对平坦的表面(即，传导插塞824的顶部处于与半导体层304的主表面305大约相同的高度)。
在该工艺中在此时，与主表面305相邻的电子部件形成可开始，或如果电子部件的制造已经开始，则制造可继续。图9包括在执行制造过程的一部分之后部分地形成的集成电路的图示。注入屏蔽层(未示出)可在主表面305上形成。掺杂区可选择性地在半导体层304内并在内部部分426和428内形成。掺杂区可分别包括高侧和低侧功率晶体管的漏极区902和904。每个漏极区902和904包括相对较高的掺杂浓度和较深的部分以及相对较轻的掺杂浓度和较浅的部分。较深的部分是高度传导性的并设计成处于高电压，而较浅的部分稍微更加电阻性的并减小在随后形成的栅极介质层和栅电极附近的电压。在高电压应用于高侧或低侧功率晶体管的漏极的正常操作条件下，漏极区902或904的较浅部分的大部分或全部将耗尽载流子，而漏极区902或904的较深部分的大部分或全部将不耗尽载流子。在特定的非限制性实施方式中，漏极区902或904的较浅部分是与隐埋传导区102间隔开的水平定向的掺杂区。在正常操作状态中，流经漏极区902或904的较浅部分的主要载荷子(电子)或电流将在水平方向。
漏极区902或904的较深部分可使用相同的掩蔽层和掺杂参数形成。较深部分可包括与掺杂结构526的掺杂类型相反的掺杂类型，并具有至少大约1019atoms/cm3的掺杂浓度，而较浅部分可包括与掺杂结构526的掺杂类型相反的掺杂类型，并具有小于大约1019atoms/cm3和至少大约1016atoms/cm3的掺杂浓度。在特定的实施方式中，使用与彼此相比相同的掩蔽层和相同的注入物质以及其它注入参数可形成较深部分，而使用与彼此相比相同的掩蔽层和相同的注入物质以及其它注入参数可形成较浅部分；然而，与较浅部分比较，对于较深部分，掩蔽层和注入物质以及参数可能不同。
较浅部分具有在大约0.1微米到大约0.5微米的范围内的深度，并从较深部分在大约0.2微米到大约2.0微米的范围内横向延伸。横向尺寸(从垂直定向的传导结构或漏极区902和904的较深部分)可取决于正形成的功率晶体管的源极和漏极之间的电压差。当晶体管的源极和漏极之间的电压差增加时，横向尺寸也可增加。在实施方式中，电压差不大于大约30V，而在另一实施方式中，电压差不大于大约20V。较浅部分内的峰值掺杂浓度可在大约2x1017atoms/cm3到大约2x1018atoms/cm3的范围内，而在特定的实施方式中，在大约4x1017atoms/cm3到大约7x1017atoms/cm3的范围内。
在可选实施方式中，漏极区902和904的较浅部分可在高侧和低侧功率晶体管的单位单元的长度上连续延伸(即，延伸到将随后形成沟道和源极区的区域)。以后将描述的沟道区掺杂相称地增加，以反向掺杂沟道区内的漏极区的部分。将漏极区902和904的较浅部分延伸到沟道区中的优点是它减小或消除了漏极掩蔽层的未对准的影响。在另一实施方式中，可消除该掩蔽层，允许形成漏极区902和904的较浅部分的注入物在整个工件上是连续的。
绝缘层922在传导插塞824上形成。绝缘层922包括具有不同厚度的至少两种不同类型的区。实质上，绝缘层922具有阶梯形配置。在高侧和低侧功率晶体管内，如图9所示，绝缘层922包括三个区，每个区都有不同的厚度。绝缘层922可以或可以不包括注入屏蔽层。绝缘层922的较薄区覆盖在漏极区902和904的相对较浅的部分上，并覆盖在主表面305附近和漏极区902和904外部的半导体层304的部分上。较厚的区覆盖在漏极区902和904的较深部分上。中间区可位于较薄和较厚的区之间，并且是可选的特征。
在实施方式中，较薄的区具有至少大约0.02微米或至少大约0.05微米的厚度，而在另一实施方式中，较薄的区具有不大于大约0.2微米或不大于大约0.1微米的厚度。在实施方式中，较厚的区具有至少大约0.15微米或至少大约0.25微米的厚度，而在另一实施方式中，较厚的区具有不大于大约0.8微米或不大于大约0.5微米的厚度。中间区(在较薄和较厚的区之间)可具有实质上与较薄的区或较厚的区相同的厚度或在较薄和较厚的区的厚度之间的厚度。在实施方式中，中间区具有至少大约0.05微米或至少大约0.15微米的厚度，而在另一实施方式中，中间区具有不大于大约0.5微米或不大于大约0.25微米的厚度。在特定的实施方式中，较薄的区具有在大约0.03微米到大约0.08微米的范围内的厚度，较厚的区具有在大约0.3微米到大约0.5微米的范围内的厚度，而中间区具有在大约0.13微米到大约0.2微米的范围内的厚度。
绝缘层922可通过不同的技术形成并实现从横截面视图中看到的不同形状。绝缘层922可由沉积在工件上的单个绝缘膜或多个绝缘膜形成。单个绝缘膜或多个绝缘膜可包括氧化物、氮化物、氧氮化物或其组合。在特定的实施方式中，与远离注入屏蔽层1100的相应点比较，对于较接近于注入绝缘层1100的点，绝缘层922的特征可不同。在实施方式中，绝缘层922的成分可在沉积期间或之间改变。例如，氧化物膜可较接近于半导体层304，且氮化物膜可沉积在氧化物膜上。在另一实施方式中，掺杂物例如磷可在沉积的后期以增加的浓度合并。在又一实施方式中，膜内的应力可通过改变沉积参数(例如，射频功率、压力等)而改变，即使成分实质上在绝缘层922的整个厚度中是相同的。在另外的实施方式中，可使用前述各项的组合。掩模在较厚的区和中间区上形成，且图案化技术用于获得期望的形状。这些技术包括各向同性地蚀刻绝缘层922的一部分、蚀刻绝缘材料并蚀刻上覆的掩模的侧壁蚀刻、利用不同的成分(掺杂氧化物蚀刻比未掺杂的氧化物蚀刻快)、由侧壁隔板遵循的图案化、另一适当的技术或其任何组合。
传导层944沉积在绝缘层922上，并被图案化以形成开口946，在该开口946处随后对漏极区902产生漏极接触结构。传导层944包括传导材料或可例如通过掺杂变成传导性。更具体地，传导层944可包括掺杂半导体材料(例如，重掺杂非结晶硅、多晶硅等)、包含金属的材料(耐熔金属、耐熔金属氮化物、耐熔金属硅化物等)或其任何组合。传导层944具有在大约0.05微米到大约0.5微米的范围内的厚度。在特定的实施方式中，传导层944是用于形成传导电极的传导电极层。传导层944被图案化，以便随后形成的漏极接触结构不电短路到传导层944。覆盖在部分122、124、132和134内的传导插塞824上的传导层944的部分可用于帮助使随后形成的上覆互连屏蔽于电连接到隐埋传导区102的传导插塞824产生的电场或其它电效应。
图10示出基本上完整的高侧和低侧功率晶体管的横截面视图的图示。前面描述了晶体管的很多特征，因此，描述额外的特征。在图10中，绝缘层1402在传导层944上形成。绝缘层1402可包括单个膜或多个膜。绝缘层1402内的每个膜可包括氧化物、氮化物、氧氮化物或其组合。在另一特定的实施方式中，氮化物膜放置成最接近于传导层944，并具有在大约0.05微米到大约0.2微米的范围内的厚度。氧化物膜覆盖在氮化物膜上，并具有在大约0.2微米到大约0.9微米的范围内的厚度。减反射膜可覆盖在氧化物膜上或可包括在绝缘层1402内的其它地方。例如，可选择具有适当厚度的氮化物膜，以作为蚀刻终止层和作为减反射膜使用。在另一实施方式中，可使用或多或少的膜，且如这里所述的厚度仅仅是例证性的，并不意味着限制本发明的范围。
绝缘层1402、传导层944和绝缘层922被图案化以形成开口。这些开口在漏极区902和904的部分上形成。这些部分允许漏极区902和904的部分位于随后形成的栅电极的部分之下。绝缘隔板1404沿着开口的侧面形成。绝缘隔板1404使传导层944与随后形成的栅电极电绝缘。绝缘隔板1404可包括氧化物、氮化物、氧氮化物或其组合，并在绝缘隔板1404的底部处具有在大约50nm到大约200nm的范围内的宽度。
栅极介质层1422、阱区1426和1427以及栅电极1424和1425形成。绝缘层922的部分通过蚀刻移除，且栅极介质层1422在工件的被暴露表面上形成。在特定的实施方式中，栅极介质层1422包括氧化物、氮化物、氧氮化物或其组合，并具有在大约5nm到大约100nm的范围内的厚度，且传导层在栅极介质层1422上形成。传导层可为栅电极1424和1425的部分，但未被单独示出。传导层可在被沉积时为传导性的，或可被沉积为高电阻层(例如，未掺杂的多晶硅)并随后变成传导性的。传导层可包括包含金属或包含半导体的材料。传导层的厚度被选择成使得从顶视图看传导层的实质上垂直的边缘在漏极区902和904的边缘附近。在实施方式中，传导层被沉积到大约0.1微米到大约0.15微米的厚度。
在传导层形成之后，半导体层304可被掺杂，以形成阱区1426和1427。阱区1426和1427的传导类型与漏极区902和904的传导类型相反。在实施方式中，硼掺杂物通过传导层和栅极介质层1422被引到半导体层304中，以为阱区1426和1427提供p型掺杂物。在一个实施方式中，阱区1426和1427具有比随后形成的源极区的厚度更大的厚度，而在另一实施方式中，阱区1426和1427具有至少大约0.5微米的厚度。在另一实施方式中，阱区1426和1427具有不大于大约2.0微米的厚度，而在又一实施方式中，不大于大约1.5微米。作为例子，可使用两个或多个离子注入形成阱区1426和1427。在特定的例子中，使用大约1.0x1013atoms/cm2的剂量执行每个离子注入，且这两个注入具有大约25KeV和大约50KeV的能量。在另一实施方式中，在形成阱区中可执行或多或少的离子注入。可按不同的能量使用不同的剂量，或高或低的剂量、或高或低的能量或其任何组合可用于满足特定应用的要求或需要。
在可选的实施方式(未示出)中，形成阱区1426和1427的离子注入的剂量增加，以在较浅部分的部分在晶体管的单位单元延伸时，补偿漏极区902和904的较浅部分。在又一实施方式中，在形成栅电极1424和1425的传导层之前，执行形成阱区1426和1427的注入，并使用侧壁隔板1404作为硬掩模边缘来代替栅电极1424和1425内的传导层的一部分。在另一特定的实施方式中，可合并这两个实施方式。
额外的传导材料沉积在传导层上并被蚀刻以形成栅电极1424和1425。额外的传导材料可包括前面关于沉积在栅极介质层1422上的传导层描述的并在形成阱区1426和1427之前的任何材料。类似于以前的传导层，额外的传导材料在被沉积时为传导性的，或可被沉积为高电阻层(例如，未掺杂的多晶硅)并随后变成传导性的。就传导层和额外的传导材料之间而言，它们可具有相同的成分或不同的成分。包括传导层和额外的传导材料的复合传导层的厚度具有在大约0.2微米到大约0.5微米的范围内的厚度。在特定的实施方式中，额外的传导材料包括多晶硅，并可在沉积期间掺杂有n型掺杂物，或使用离子注入或另一掺杂技术被随后掺杂。复合传导层被各向异性地蚀刻以形成栅电极1424和1425。在所示实施方式中，栅电极1424和1425在不使用掩模情况下形成并具有侧壁隔板的形状。绝缘层(未示出)可从栅电极1424和1425热生长，或可沉积在工件上。绝缘层的厚度可在大约10nm到大约30nm的范围内。
可使用离子注入形成源极区1432和1433。源极区1432和1433被重掺杂，并具有与阱区1426和1427比较相反的传导类型和与漏极区902和904相同的传导类型。阱区1426位于源极区1432和漏极902之间并在栅电极1424下面的部分是高侧功率晶体管的沟道区，而阱区1427位于源极区1433和漏极904之间并在栅电极1425下面的部分是低侧功率晶体管的沟道区。
绝缘隔板1428沿着栅电极1424和1425形成，并覆盖源极区1432和1433较接近于栅电极1424和1425的部分，其中源极区1432和1433的被暴露部分位于较接近于传导插塞824。绝缘隔板1428可包括氧化物、氮化物、氧氮化物或其任何组合，在绝缘隔板1428的底部处具有在大约50nm到大约500nm的范围内的宽度。
源极区1432和1433的被暴露部分被蚀刻以分别暴露在下面的阱区1426和1427的部分。根据传导插塞824的成分，当源极区1432和1433被蚀刻时，传导插塞824的部分可以或可以不被蚀刻。如果传导插塞824和半导体层304(阱区1426和1427以及源极区1432和1433从其形成)主要是硅，则当蚀刻通过源极区1432和1433时，可蚀刻被暴露的传导插塞824的部分或全部。如果传导插塞824以及源极区1432和1433包括不同的材料，则当蚀刻通过源极区1432和1433时，实质上可不蚀刻传导插塞824或蚀刻其微小部分。
阱接触区1434和1435分别从阱区1426和1427的被暴露部分形成。阱接触区1434和1435具有与阱区1426和1427相同的传导类型，并具有与源极区1432和1433比较相反的传导类型。在特定的实施方式中，阱接触区1434和1435具有至少大约1019atoms/cm3的掺杂浓度，以允许随后形成欧姆接触。
在另一实施方式(未示出)中，与阱区1426和1427相同的传导类型并与源极区1432和1433相反的传导类型的额外注入可用于在源极区1432和1433之下形成阱接触区。在形成源极区1432和1433之前或之后以及在形成绝缘隔板1428之前可执行该额外的注入。在该实施方式中，阱接触区实质上在所有源极区1432和1433之下。在源极区1432和1433和阱接触区形成之后，绝缘隔板1428形成，使得只有源极区1432和1433的部分被覆盖。如前所述的蚀刻被执行，以移除源极区1432和1433的部分并暴露在下面的阱接触区的部分。
返回到如图10所示的实施方式，绝缘隔板1428的部分被蚀刻以暴露源极区1432和1433的部分。接着形成传导带1462以将源极区1432、阱接触区1434和相应的传导插塞824电连接在一起，并形成其它传导带1462以将源极区1433和阱接触区1435电连接在一起。在特定的实施方式中，耐熔金属例如Ti、Ta、W、Co、Pt等可沉积在工件上，并选择性地与被暴露的硅例如实质上单晶或多晶硅反应，以形成金属硅化物。未反应的部分覆盖在绝缘层1402上，且绝缘隔板1428被移除，因而留下传导带1462。虽然没有示出，栅电极1424和1425的最上面的部分可被暴露并与耐熔金属起反应。然而，在这样的位置处的金属硅化物与邻接源极区1432和1433以及阱接触区1434和1435的金属硅化物间隔开，因此，在栅电极1424和1425与任何源极区1432和1433以及阱区1426和1427之间不形成电短路。在该工艺中在此时，形成如图10所示的高侧和低侧功率晶体管。可执行随后的处理以形成互连或其它连线，以将集成电路的不同部分正确连接到集成电路的端子或其它部分。
虽然未示出，可按需要或期望使用额外的或较少的层或特征，以形成电子器件。场隔离区没有示出，但可被用于帮助高侧功率晶体管的部分与低侧功率晶体管电隔离。在另一实施方式中，可使用更多的绝缘和互连级。例如，特定的互连级可用于传导层944，且不同的互连级可用于栅电极1424和1425。无源层可在工件上形成。在阅读了本说明书之后，技术人员将能够确定用于其特定应用的层和特征。
电子器件可包括实质上与图10所示的功率晶体管相同的很多其它功率晶体管。高侧功率晶体管可彼此并联连接，且低侧功率晶体管可彼此并联连接。任一或两种配置可给出电子器件的足够有效的沟道宽度，其可支持在电子器件的正常操作期间使用的相对高的电流流量。在特定的实施方式中，每个功率晶体管可设计成有大约30V的最大源极到漏极电压差，以及大约20V的最大源极到栅极电压差。在正常操作期间，源极到漏极电压差不大于大约20V，而源极到栅极电压差不大于大约9V。传导层944可在正常操作期间相对于高侧或低侧晶体管的源极端子保持在实质上恒定的电压处，以减小漏极到栅极电容。在特定的实施方式中，传导层944可在实质上0V，在这种情况下，传导层944可充当接地平面。在另一实施方式中，传导层944接近高侧功率晶体管的一部分可耦合到源极区1432，而传导层944接近低侧功率晶体管的另一部分可耦合到源极区1433。
执行进一步的处理以形成可部分地或完全位于内部部分426或428或半导体层304的其它部分内的电子部件。电子部件可包括晶体管、电阻器、电容器、二极管等。晶体管可包括场效应晶体管或双极晶体管。每个晶体管可设计成在小于大约10V的源极到漏极或发射极到集电极电压差、在大约10V和大约50伏之间的源极到漏极或发射极到集电极电压差、或大于大约50V的源极到漏极或发射极到集电极电压差处正常操作。图11到15包括可在如图9所示的部分122、124、132和134内形成的电子部件的图示。
图11包括MOSFET结构的横截面视图。半导体区1002可位于半导体层304内或内部部分426或428内。栅极介质层1022和栅电极1024可在半导体区1002上形成。源极/漏极区1004可从半导体区1002的部分形成。在形成源极/漏极区1004的轻掺杂漏极或延伸部分之后且在形成源极/漏极区1004的较重掺杂和较深部分之前可形成侧壁隔板1026。图11示出的晶体管结构可为p沟道晶体管或n沟道晶体管。晶体管可为增强模式晶体管或耗尽模式晶体管。在特定的实施方式中，源极/漏极区1004具有与半导体区1002的传导类型相反的传导类型。在另一实施方式中，源极/漏极区1004可彼此电连接，且因而产生的结构充当电容器。
可形成额外的晶体管以形成电路，例如反相器、锁存器等。在特定的实施方式中，具有类似于图11所示的晶体管结构的晶体管可允许n沟道晶体管至少部分地位于部分122内的半导体层304内，p沟道晶体管至少部分地位于部分124内的内部部分426内，另一n沟道晶体管至少部分地位于部分132内的内部部分428内，以及另一p沟道晶体管至少部分地位于部分134内的内部部分426内。部分122和124内的电子部件可为用于控制高侧功率晶体管的控制电极(例如，栅电极或基极区)的控制电路的至少一部分，以及部分132和134内的电子部件可为用于控制低侧功率晶体管的控制电极(例如，栅电极或基极区)的控制电路的至少一部分。
图12包括电阻器的横截面视图。半导体区1102可位于半导体层304内或内部部分426或428内。端子区1104可从半导体区1102的部分形成。电阻器主体区1126可在端子之间形成。与端子区1104比较，电阻器主体区1126可被更轻掺杂，并对电阻器的电阻有明显更大的影响。在特定的实施方式中，端子区1104和电阻器主体区1126具有与半导体区1102的传导类型相反的传导类型，并完全位于半导体区1102内。
图13包括双极晶体管的横截面视图。半导体区1202可位于半导体层304内或内部部分426或428内。集电极1222可为掺杂结构416或418的部分或可与掺杂结构416和418分离并间隔开。掺杂区1224相邻于集电极1222放置。在特定的实施方式中，与集电极1222比较，掺杂区1224具有相同的传导类型和较轻的峰值掺杂浓度。掺杂区1224是可选的，并可在另一实施方式中省略。在图13所示的实施方式中，集电极1222包围基极区1242的底部和侧面。与集电极1222比较，基极区1242具有相反的传导类型和更轻的峰值掺杂浓度。与基极区1242比较，接触区1244具有相同的传导类型和更重的峰值掺杂浓度。接触区可允许形成与基极区1242的欧姆接触。发射极区1262相邻于基极区1242放置。与基极区1242比较，发射极区1262具有相反的传导类型和更重的峰值掺杂浓度。所示的双极晶体管可为npn或pnp双极晶体管。双极晶体管可为垂直晶体管(如主电流流量所确定的)，如图13所示，或为横向晶体管(未示出)。
图14包括另一MOSFET结构的横截面视图。图14中的特定晶体管是横向扩散MOSFET(LDMOS)晶体管。半导体区1302可位于半导体层304内或内部部分426或428内。掺杂区1304和1306可包括具有不同的传导类型的阱区。掺杂区1304和1306的掺杂浓度可彼此相同或不同。
栅极介质层1322和栅电极1324可在掺杂区1304上形成。源极区1362和主体接触区1364可从掺杂区1304的部分形成，而漏极区1366可从掺杂区1306的部分形成。与掺杂区1304比较，源极区1362具有相反的传导类型和更重的峰值掺杂浓度。与掺杂区1304比较，主体接触区1364具有相同的传导类型和更重的峰值掺杂浓度。在特定的实施方式中，源极区1362和主体接触区1364彼此电连接。与掺杂区1306比较，漏极区1366具有相同的传导类型和更重的峰值掺杂浓度。掺杂区1304在源极区1362和掺杂区1306之间并相邻于栅极介质层1322的部分是LDMOS晶体管的沟道区。LDMOS晶体管可为n沟道晶体管或p沟道晶体管。
图15包括一特定晶体管的横截面视图，该晶体管具有来自如所示和关于图10描述的高功率和低功率晶体管的特征。与高侧和低侧功率晶体管不同，该特定晶体管没有电连接到隐埋传导区102的电极。因此，该晶体管结构与传导结构724和传导插塞824间隔开。该特定晶体管可为n沟道或p沟道晶体管。该结构优于图14中的LDMOS晶体管的优点是，不需要在形成高侧功率晶体管期间的额外的处理步骤，以及其固有的电特征例如阈值和击穿电压可类似于高侧晶体管。
都在图13、14和15中示出的双极晶体管、LDMOS晶体管和特定晶体管可为通常在高于数字逻辑晶体管(例如图11所示的晶体管)且小于高侧和低侧功率晶体管的源极到漏极电压处操作的功率晶体管。在非限制性的例子中，这样的晶体管可通常在大约10V到大约50V的源极到漏极电压处操作，且高侧和低侧功率晶体管通常在大于大约50V的源极到漏极电压处操作。在其它实施方式中，源极到漏极电压的不同范围可用于这些功率晶体管。如果需要或希望，可使用如图13、14或15所示的任何晶体管来代替或结合如图13、14或15所示的另一晶体管。
图10到15包括可如这里所述而形成的一些电子部件。在阅读了本说明书之后，技术人员将认识到，除了或代替前面描述的电子部件，可形成其它电子部件。在另一实施方式中，并不是所有的部分122、124、126、132、134和136都需要形成。例如，如果只有n沟道晶体管而没有p沟道晶体管形成，则部分124和134可能不需要并可被省略，或如果只有p沟道晶体管而没有n沟道晶体管形成，则部分122和132可能不需要并可被省略。在阅读了本说明书之后，技术人员可对特定的应用调整集成电路的设计。
根据这里所述的概念，可将集成电路形成为使得高侧和低侧功率晶体管与控制电路和可能在同一晶粒的不同部分内的其它电路集成。可降低寄生电阻和电感，因为不再需要高侧功率晶体管、低侧功率晶体管的单独晶粒之间的电线接合，且不需要功率晶体管的控制电路。较低的寄生电阻和电感提高了电子器件的性能，并可允许形成较小的电子器件。
减小在不同区中的晶体管之间的寄生电感的一个特别的益处允许在高侧和低侧晶体管的控制电极处接收控制信号时减少的延迟时间，以及在高侧和低侧功率晶体管之间转换时减小转换或输出节点的振铃。在此瞬变现象期间，高侧和低侧功率晶体管之间的寄生电感与低侧晶体管的输出电容起反应以形成谐振电路。该谐振电路可能在电路的输出节点上产生不希望有的高频电压摆动。这些电压摆动可能在器件上产生不希望有的电压应力，复杂化控制电路，并减小电压调节器的总的功率消耗转换效率。这里所述的实施方式可实现高侧和低侧功率晶体管之间的寄生电感的减小，从而最小化输出节点振铃。此外，在高侧和低侧功率晶体管之间的剩余寄生由隐埋传导层的电阻主导，导致在输出节点处的振铃的更有效的衰减。
通过成对地合并小的高侧和低侧功率晶体管并接着将这些晶体管中的多对并联连接在一起以产生较大的有效器件，可使两种晶体管类型之间的寄生电阻减小得更多。如果这些对中的高侧和低侧功率晶体管之间的平均横向距离小于隐埋传导层的厚度，则来自高侧晶体管的电流不必流经隐埋传导层的整个厚度以到达低侧晶体管，从而减小总寄生电阻。
如果需要或希望的话，可使用其它实施方式。现在注意力指向关于阱区和半导体层304内的其它掺杂区以及垂直传导结构的变形的可选方案。
如前所述，在图4中，部分124包括集成电路的一部分的图示，其中掺杂结构416，包括隐埋掺杂区206和垂直部分406围绕半导体层304的内部部分426。如前所述，可能不需要掺杂结构。在图16中，通过对半导体层中内部部分426原本所处的那部分掺杂可形成掺杂区1526。在特定的实施方式中，类似于图4中的注入式屏蔽层402的注入式屏蔽层和掩蔽层在半导体层304上形成。在该实施方式中，掩蔽层中的开口相应于掺杂物被引入半导体层304中的位置。掺杂物被注入到半导体层304中以形成掺杂区1526。与半导体层304比较，掺杂区1526的传导类型可为相同或不同的传导类型。掺杂区1526本身可是阱区或包括半导体层304的部分的较大阱区的部分。在特定的实施方式中，掺杂区1526的掺杂浓度比隐埋掺杂区106更接近于半导体层304的掺杂浓度。处理可如前所述继续。类似于掺杂区1526的掺杂区可分别代替掺杂结构416和418以及部分134和132中的内部部分426和428而形成，或可从部分122中的半导体层的一部分形成。在阅读了本说明书之后，技术人员将能够确定类似于掺杂区1526的掺杂区或掺杂结构416和418以及内部部分426和428的组合是否和在哪里形成，或没有一个(即，没有掺杂区或组合)在集成电路的特定部分中形成。
如前所述，在图5中掺杂结构526的垂直掺杂区524以及在图6中在形成沟槽624之后绝缘侧壁隔板626沿着沟槽624的壁形成。在另一实施方式中，垂直掺杂区524、绝缘侧壁隔板626或两者省略。当在特定的部分中由隐埋掺杂区所占据的面积(从顶视图)明显大于在同一部分内的垂直掺杂区524和半导体层304之间的可能界面面积时，可省略垂直掺杂区524。此外，技术人员可考虑该部分内的电场以确定是否可省略垂直掺杂区524而没有明显不利的影响。一般，如果使用了任何垂直掺杂区524，则可使用增加额外的垂直掺杂区524，而不引起额外的处理步骤或复杂性。
参考图17，在一个特定的实施方式中，不执行用于形成垂直掺杂区524的工艺步骤。形成类似于沟槽624的的沟槽，其延伸部分或完全通过半导体层304。在该特定的实施方式中，省略了用于形成绝缘侧壁隔板626的工艺步骤。传导结构724接着在沟槽内形成，且接着使用如前所述的任何技术形成传导插塞824。隐埋掺杂区106和隐埋传导结构102通过传导结构724彼此电连接。
在又一实施方式中，使用不同的技术可形成垂直掺杂区例如垂直掺杂区524，且传导插塞824可不在所有部分内形成或可根本不形成。在图18中，可省略用于形成垂直掺杂区524的掺杂序列。在形成延伸通过半导体层304的沟槽之后，包括衬垫层502和终止层504(在图18中未示出)的掺杂半导体层保形地沉积在工件上并沉积在沟槽内。掺杂半导体层各向异性地被蚀刻，以移除覆盖在终止层504和沟槽底部上的掺杂半导体层，并留下掺杂半导体隔板1722。掺杂半导体隔板1722可具有与如前所述的垂直掺杂区524相同的掺杂物类型和浓度。可如前所述形成绝缘侧壁隔板626。可使用关于垂直传导结构1724描述的技术形成垂直传导结构1724，不过垂直传导结构1724的顶部不凹进沟槽内。如果以前在形成绝缘侧壁隔板626之后没有移除衬垫层502和终止层504，则可移除它们。在另一实施方式中，垂直传导结构1724以及垂直传导结构724和传导插塞824的组合可在同一集成电路的不同部分中形成。
在另一实施方式中，可形成另一类型的垂直传导结构。例如，虽然没有在图7到9中示出，垂直传导结构可在部分132内形成。参考图19，使用关于沟槽624描述的任何技术可形成沟槽1802，除了沟槽1802朝着隐埋传导区102仅部分地在半导体层304延伸。使用关于绝缘侧壁隔板626描述的任何技术可形成绝缘侧壁隔板1804。执行另一蚀刻以使沟槽延伸到隐埋传导区102。在图20中，使用用于形成如前所述的结构724和传导插塞824的任何技术形成传导结构1924和传导插塞1926。在另一实施方式中，垂直传导结构1924和传导插塞1926的组合以及垂直传导结构724和传导插塞824的组合可在同一集成电路的不同部分中形成。在又一实施方式(未示出)中，沟槽可不完全延伸到隐埋传导区102。可形成具有相邻于但未到达隐埋传导层的底部的沟槽。掺杂半导体材料可在沟槽内形成，且可执行扩散操作以使掺杂物扩散到隐埋传导区102。
在阅读了本说明书之后，技术人员将认识到，可使用很多其它实施方式而不偏离这里所述的概念。使用中的灵活性以及不同结构和掺杂区的形成允许技术人员调整结构和工艺流程以实现不同的应用或更好地利用现有的设备和技术，而不必形成具有复杂处理工艺的新的工艺步骤或工艺流程。如果需要或希望，对于集成电路的全部或一部分，可颠倒传导类型。
这里所述的实施方式可包括具有小于大约1019atoms/cm3的峰值掺杂浓度的区。如果需要或希望与包含金属的材料的欧姆接触，则这样的掺杂区的一部分可被局部掺杂以具有至少大约1019atoms/cm3的峰值掺杂浓度。在非限制性的例子中，隐埋掺杂区106可具有小于大约1019atoms/cm3的峰值掺杂浓度。如果传导结构724包括W或WSi，则隐埋掺杂区106在传导结构724附近的部分，例如沿着沟槽624的底部的部分可被注入，以将峰值掺杂浓度局部增加到至少大约1019atoms/cm3，以帮助在隐埋掺杂区106和传导结构724之间形成欧姆接触。
很多不同的方面和实施方式是可能的。下面描述这些方面和实施方式。在阅读了本说明书之后，技术人员将认识到，这些方面和实施方式仅仅是示例性的，而不是限制本发明的范围。
在第一方面，电子器件可包括集成电路，电子器件可包括隐埋传导区和覆盖在隐埋传导区上的半导体层。半导体层具有主表面和相对的表面，且隐埋传导区可放置成与到主表面相比更接近于该相对的表面。电子器件还可包括延伸通过半导体层并电连接到隐埋传导区的第一垂直传导结构。电子器件还可包括第一掺杂结构和第一阱区。第一掺杂结构可具有与隐埋传导区比较相反的传导类型并电连接到隐埋传导区，第一掺杂结构可放置成与到主表面相比更接近于相对的表面。第一阱区可包括半导体层的第一部分，其中第一部分覆盖在第一掺杂结构上，且第一部分具有与第一掺杂结构比较更低的掺杂浓度。
在第一方面的实施方式中，第一掺杂结构包括相邻于隐埋传导区放置的水平部分，包括相邻于第一垂直传导结构放置的垂直部分，并电连接到第一垂直传导结构。在另一实施方式中，第一阱区还包括第二掺杂结构，其中第二掺杂结构与第一掺杂结构间隔开，第一掺杂结构包围第二掺杂结构，且第二掺杂结构具有与第一部分比较更高的掺杂浓度。在又一实施方式中，第一阱区和隐埋传导区具有相同的传导类型或相反的传导类型。
在第一方面的另一实施方式中，电子器件还包括第二阱区，第二阱区包括半导体层的第二部分，其中第二阱区与第一阱区和第一掺杂结构间隔开。在特定的实施方式中，电子器件还包括延伸通过半导体层并电连接到隐埋传导区的第二垂直传导结构，并且还包括与第一掺杂结构间隔开并具有与隐埋传导区比较相反的传导类型的第二掺杂结构。第二掺杂结构可包括相邻于隐埋传导区放置的水平部分和相邻于第二垂直传导结构放置的垂直部分，电连接到第二垂直传导结构，并包围半导体层的第二部分。
在第一方面的另一特定的实施方式中，电子器件还包括延伸通过半导体层并电连接到隐埋传导区的第二垂直传导结构。电子器件还进一步包括与第一掺杂结构间隔开并具有与隐埋传导区比较相反的传导类型以及电连接到隐埋传导区的第二掺杂结构，隐埋传导区放置成与到主表面相比更接近于相对的表面。在又一特定的实施方式中，第二阱区还包括第二掺杂结构，其中第二掺杂结构邻接并包围第二部分，且第二掺杂结构具有与第二部分比较更高的掺杂浓度。
在另一特定的实施方式中，电子器件还包括第三阱区，第三阱区包括半导体层的第三部分，其中第三阱区与第一和第二阱区间隔开。在更特定的实施方式中，第三阱区还包括第二掺杂结构，其中第二掺杂结构邻接并包围第三部分，且第二掺杂结构具有与第三部分比较更高的掺杂浓度和相同的传导类型。在另一更特定的实施方式中，电子器件还包括第四阱区，第四阱区包括半导体层的第四部分，其中第四阱区与第一、第二和第三阱区间隔开。
在第一方面的另一实施方式中，电子器件还包括第二垂直传导结构和第二掺杂结构。垂直传导结构延伸通过半导体层并电连接到隐埋传导区。第二掺杂结构具有与隐埋传导区比较相反的传导类型，且第二掺杂结构包括相邻于隐埋传导区放置的水平部分和相邻于第三垂直传导结构放置的垂直部分。第二掺杂结构电连接到第二垂直传导结构。第一阱区和第四阱区具有相反的传导类型。在特定的实施方式中，第一阱区是p阱区，第二阱区是n阱区，第三阱区是另一p阱区，而第四阱区是另一n阱区。
在第一方面的更特定的实施方式中，集成电路还包括第一功率晶体管和第二功率晶体管。第一功率晶体管包括第一载流电极、第二载流电极和第一控制电极，其中第一载流电极耦合到第一端子。第二功率晶体管包括第三载流电极、第四载流电极和第二控制电极。在集成电路中，第二载流电极、第三载流电极和隐埋传导层彼此电连接。第四载流电极耦合到设计成在与第一端子不同的电压处操作的第二端子。集成电路还包括在第一阱区内的第一电子部件和在第二阱区内的第二电子部件，其中第一部件是耦合到第一控制电极的第一控制电路的部分，而其中第二部件是耦合到第一控制电极的第一控制电路的部分。集成电路还进一步包括在第三阱区内的第三电子部件和在第四阱区内的第四电子部件，其中第三部件是耦合到第二控制电极的第二控制电路的部分，而其中第四部件是耦合到第二控制电极的第二控制电路的部分。
在第二方面，电子器件可包括集成电路，电子器件包括隐埋传导区和覆盖在隐埋传导区上的半导体层。半导体层可具有主表面和相对的表面，且隐埋传导区可放置成与到主表面相比更接近于相对的表面。电子器件还可包括延伸通过半导体层并电连接到隐埋传导区的第一垂直传导结构。电子器件还可进一步包括第一阱区，第一阱区包括第一掺杂结构，其中第一掺杂结构与隐埋传导结构和第一垂直传导结构中的每一个间隔开。电子器件还可进一步包括至少部分地位于第一阱区内的场效应晶体管。
在第二方面的另一实施方式中，电子器件还包括延伸通过半导体层并电连接到隐埋传导区的第二垂直传导结构。该电子器件还可在半导体层内的第二掺杂结构，其中第二掺杂结构相邻于隐埋传导区和第一垂直传导结构放置。电子器件还可包括第二阱区，第二阱区包括半导体层的内部部分。第二掺杂结构包围半导体层的内部部分，且第一阱区和第二阱区具有相反的传导类型。
在第三方面，形成包括集成电路的电子器件的工艺可包括，设置包括覆盖在隐埋传导区上的半导体层的基底，其中半导体层具有主表面和相对的表面，且隐埋传导区放置成与到主表面相比更接近于相对的表面。该方法还可包括在半导体层内形成第一掺杂结构，其中第一掺杂结构放置成与到主表面相比更接近于相对的表面，并具有与隐埋传导区比较相反的传导类型。该方法还可包括形成延伸通过半导体层的第一垂直传导结构。在完成的器件中，第一阱区可包括半导体层的覆盖在第一掺杂结构上的第一部分，且隐埋传导区、第一掺杂结构和第一垂直传导结构彼此电连接。
在第三方面的实施方式中，设置基底并形成第一掺杂结构包括：设置包括半导体层在隐埋传导区上的第一部分的基底，选择性地掺杂半导体层的第一部分以形成第一掺杂结构的第一水平部分，使半导体层的第二部分外延地生长，以及选择性地掺杂半导体层的第二部分以形成第一掺杂结构的第一垂直部分。在另一实施方式中，该工艺还包括形成包括半导体层的第二部分的第二阱区，其中第二阱区具有与第一阱区比较相反的传导类型。在特定的实施方式中，该工艺还包括在半导体层内形成第二掺杂结构的第二水平部分，其中第二水平部分与隐埋传导区间隔开。该工艺还可包括形成第二掺杂结构的第二垂直部分，其中第二垂直部分位于第二水平部分和半导体层的主表面之间。在完成的器件中，第二阱区还包括第二掺杂结构，且第二掺杂结构包围半导体层的第二部分并具有比半导体层的第二部分高的掺杂浓度。
在第三方面的另一特定的实施方式中，该工艺还包括形成包括半导体层的第三部分的第三阱区，其中第三阱区与第一和第二阱区间隔开。在更特定的实施方式中，该工艺还包括在半导体层内形成第二掺杂结构的第二水平部分，以及形成第二掺杂结构的第二垂直部分，其中第二垂直部分位于第二水平部分和半导体层的主表面之间。在完成的器件中，第三阱区还包括第二掺杂结构，第二掺杂结构包围半导体层的第三部分，且第二掺杂结构具有与半导体层的第三部分比较相同的传导类型和更高的掺杂浓度。
在第三方面的另一实施方式中，该工艺还包括形成包括半导体层的第四部分的第四阱区，其中第四阱区与第一、第二和第三阱区间隔开。在特定的实施方式中，该工艺还包括在半导体层内形成第二掺杂结构的第二水平部分，其中第二水平部分邻接隐埋传导区。该工艺还包括形成第二掺杂结构的第二垂直部分，其中第二掺杂结构的第二垂直部分位于第二掺杂结构的第二水平部分之间并沿着半导体层的大部分厚度延伸。该工艺还包括形成延伸通过半导体层的第二垂直传导结构。在完成的器件中，第二掺杂结构包围半导体层的第四部分，第一阱区和第四阱区具有相反的传导类型，且隐埋传导区、第二垂直传导结构和掺杂区彼此电连接。在另一特定的实施方式中，第一阱区是p阱区，第二阱区是n阱区，第三阱区是另一p阱区，而第四阱区是另一n阱区。
在第三方面的更特定的实施方式中，该工艺还包括：在第一阱区内形成第一电子部件，其中第一电子部件是第一控制电路的部分；在第二阱区内形成第二电子部件，其中第二电子部件是第一控制电路的部分；在第三阱区内形成第三电子部件，其中第三电子部件是第二控制电路的部分；以及在第四阱区内形成第四电子部件，其中第四电子部件是第二控制电路的部分。该工艺还可包括形成第一功率晶体管的第一载流电极、第二载流电极和第一控制电极，形成第二功率晶体管的第三载流电极、第四载流电极和第二控制电极，以及将第二载流电极和第三载流电极耦合到隐埋传导区。该工艺还可包括将第一控制电路耦合到第一控制电极，将第二控制电路耦合到第二控制电极，将第一载流电极耦合到第一端子，以及将第四载流电极耦合到设计成在与第一端子不同的电压处操作的第二端子。
注意，并非所有上面在一般描述或例子中描述的活动都是需要的，可能不需要特定活动的一部分，且除了所描述的那些以外可执行一个或多个进一步的活动。仍然进一步地，活动被列出的顺序不一定是它们被执行的顺序。
为了清楚起见，这里在分开的实施方式的背景中描述的某些特征也可结合单个实施方式被提供。相反，为了简洁起见，在单个实施方式的背景中描述的各种特征也可单独地或以任何子组合的方式被提供。进一步地，对在范围中规定的值的参考包括在该范围内的每个值。
上面关于特定的实施方式描述了益处、其它优点和对问题的解决方案。然而，益处、其它优点和问题的解决方案以及使得益处、优点或解决方案出现或变得更显著的任何特征不应被解释为任何或所有权利要求的关键的、所需的或本质的特征。
这里描述的实施方式的说明书和图示用来提供对不同实施方式的结构的一般理解。说明书和图示没有被规定为用作使用这里所述的结构或方法的装置和系统的所有元件和特征的排他和全面的描述。也可在单个实施方式中以组合的方式提供分开的实施方式，反之，为了简洁起见，在单个实施方式的背景中描述的各种特征也可被单独地或以任何子组合的方式被提供。进一步地，对在范围中规定的值的参考包括在该范围内的每个值。只有在阅读了本说明书以后，很多其它实施方式对技术人员可能才是明显的。其它实施方式可被使用并从可本公开推导出，以便可进行结构置换、逻辑置换或另一改变，而不偏离本公开的范围。因此，本公开被视为例证性的，而不是限制性的。

Claims (14)

1.一种包括集成电路的电子器件，包括：
隐埋传导区；
半导体层，其覆盖在所述隐埋传导区上，其中所述半导体层具有主表面和相对的表面，且所述隐埋传导区与到所述主表面相比更接近于所述相对的表面；
第一掺杂结构，其具有与所述隐埋传导区比较相反的传导类型，与到所述主表面相比更接近于所述相对的表面，电连接到所述隐埋传导区，并且当从横截面视图看，具有U形；以及
第一阱区，其包括所述半导体层的第一部分，其中：
所述第一部分覆盖在所述第一掺杂结构上；以及
所述第一部分具有与所述第一掺杂结构比较更低的掺杂浓度；以及
第一垂直传导结构，其延伸通过所述半导体层并电连接到所述隐埋传导区和所述第一掺杂结构。
2.如权利要求1所述的电子器件，其中所述第一掺杂结构：
包括相邻于所述隐埋传导区放置的水平部分；
包括相邻于所述第一垂直传导结构放置的垂直部分；以及
电连接到所述第一垂直传导结构。
3.如权利要求1或2所述的电子器件，其中所述第一阱区还包括第二掺杂结构，其中：
所述第二掺杂结构与所述第一掺杂结构间隔开；
所述第一掺杂结构包围所述第二掺杂结构；以及
与所述第一阱区的所述第一部分相比，所述第二掺杂结构具有更高的掺杂浓度。
4.如权利要求1或2所述的电子器件，其中所述电子器件还包括第二阱区，所述第二阱区包括所述半导体层的第二部分，其中所述第二阱区与所述第一阱区和所述第一掺杂结构间隔开。
5.如权利要求4所述的电子器件，其中所述电子器件还包括：
第三阱区，其包括所述半导体层的第三部分，其中所述第三阱区与所述第一阱区和第二阱区间隔开；以及
第四阱区，其包括所述半导体层的第四部分，其中所述第四阱区与所述第一阱区、第二阱区和第三阱区间隔开。
6.如权利要求5所述的电子器件，其中：
所述第一阱区是p阱区；
所述第二阱区是n阱区；
所述第三阱区是另一p阱区；以及
所述第四阱区是另一n阱区。
7.如权利要求5所述的电子器件，其中所述集成电路还包括：
第一功率晶体管，其包括第一载流电极、第二载流电极和第一控制电极，其中所述第一载流电极耦合到第一端子；
第二功率晶体管，其包括第三载流电极、第四载流电极和第二控制电极，其中所述第二载流电极、所述第三载流电极和所述隐埋传导区彼此电连接，以及所述第四载流电极耦合到设计成在与所述第一端子不同的电压处操作的第二端子；
在所述第一阱区内的第一电子部件，其中所述第一部件是耦合到所述第一控制电极的第一控制电路的部分；
在所述第二阱区内的第二电子部件，其中所述第二部件是耦合到所述第一控制电极的所述第一控制电路的部分；
在所述第三阱区内的第三电子部件，其中所述第三部件是耦合到所述第二控制电极的第二控制电路的部分；以及
在所述第四阱区内的第四电子部件，其中所述第四部件是耦合到所述第二控制电极的所述第二控制电路的部分。
8.一种形成包括集成电路的电子器件的工艺，包括：
设置包括覆盖在隐埋传导区上的半导体层的基底，其中所述半导体层具有主表面和相对的表面，且所述隐埋传导区放置成与到所述主表面相比更接近于所述相对的表面；
在所述半导体层内形成第一掺杂结构，其中从横截面视图，所述第一掺杂结构是U形结构，具有水平部分，所述水平部分放置成与到所述主表面相比更接近于所述相对的表面，并具有与所述隐埋传导区比较相反的传导类型；以及
形成延伸通过所述半导体层的第一垂直传导结构，其中，在完成的器件中：
第一阱区包括由所述第一掺杂结构限定并覆盖在所述第一掺杂结构上的所述半导体层的第一部分；以及
所述隐埋传导区、所述第一掺杂结构和所述第一垂直传导结构彼此电连接。
9.如权利要求8所述的工艺，其中设置所述基底并形成所述第一掺杂结构的步骤包括：
设置包括所述隐埋传导区上的、所述半导体层的第一部分的基底；
选择性地掺杂所述半导体层的所述第一部分以形成所述第一掺杂结构的水平部分；
使所述半导体层的第二部分外延地生长；以及
选择性地掺杂所述半导体层的所述第二部分以形成所述第一掺杂结构的垂直部分。
10.如权利要求8或9所述的工艺，其中所述第一阱区还包括第二掺杂结构，其中：
所述第二掺杂结构与所述第一掺杂结构间隔开；
所述第一掺杂结构包围所述第二掺杂结构；以及
与所述第一阱区的所述第一部分相比，所述第二掺杂结构具有更高的掺杂浓度。
11.如权利要求8或9所述的工艺，其中所述电子器件还包括第二阱区，所述第二阱区包括所述半导体层的第二部分，其中所述第二阱区与所述第一阱区和所述第一掺杂结构间隔开。
12.如权利要求11所述的工艺，其中所述电子器件还包括：
第三阱区，其包括所述半导体层的第三部分，其中所述第三阱区与所述第一阱区和第二阱区间隔开；以及
第四阱区，其包括所述半导体层的第四部分，其中所述第四阱区与所述第一阱区、第二阱区和第三阱区间隔开。
13.如权利要求12所述的工艺，其中：
所述第一阱区是p阱区；
所述第二阱区是n阱区；
所述第三阱区是另一p阱区；以及
所述第四阱区是另一n阱区。
14.如权利要求12所述的工艺，其中所述集成电路还包括：
第一功率晶体管，其包括第一载流电极、第二载流电极和第一控制电极，其中所述第一载流电极耦合到第一端子；
第二功率晶体管，其包括第三载流电极、第四载流电极和第二控制电极，其中所述第二载流电极、所述第三载流电极和所述隐埋传导区彼此电连接，以及所述第四载流电极耦合到设计成在与所述第一端子不同的电压处操作的第二端子；
在所述第一阱区内的第一电子部件，其中所述第一部件是耦合到所述第一控制电极的第一控制电路的部分；
在所述第二阱区内的第二电子部件，其中所述第二部件是耦合到所述第一控制电极的所述第一控制电路的部分；
在所述第三阱区内的第三电子部件，其中所述第三部件是耦合到所述第二控制电极的第二控制电路的部分；以及
在所述第四阱区内的第四电子部件，其中所述第四部件是耦合到所述第二控制电极的所述第二控制电路的部分。
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