TWI479575B - 包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法 - Google Patents

包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法 Download PDF

Info

Publication number
TWI479575B
TWI479575B TW098136007A TW98136007A TWI479575B TW I479575 B TWI479575 B TW I479575B TW 098136007 A TW098136007 A TW 098136007A TW 98136007 A TW98136007 A TW 98136007A TW I479575 B TWI479575 B TW I479575B
Authority
TW
Taiwan
Prior art keywords
region
sidewall
trench
transistor
well
Prior art date
Application number
TW098136007A
Other languages
English (en)
Other versions
TW201034087A (en
Inventor
Jaume Roig-Guitart
Peter Moens
Marnix Tack
Original Assignee
Semiconductor Components Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Ind filed Critical Semiconductor Components Ind
Publication of TW201034087A publication Critical patent/TW201034087A/zh
Application granted granted Critical
Publication of TWI479575B publication Critical patent/TWI479575B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法
本公開內容涉及電子裝置和形成電子裝置的方法，且更具體地說，涉及包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法。
准垂直擴散的金屬氧化物半導體場效應(VDMOS)電晶體是一種特定類型的功率電晶體。VDMOS電晶體具有位於內埋摻雜區(buried doped region)之上的源極，內埋摻雜區起汲極區的作用。通常來說，電子裝置內的許多VDMOS電晶體並行連接以提供有效的通道長度，該通道長度被設計成支援設計用於電子裝置的電流。功率電晶體可以包括晶片兩側上的觸點。最大操作電壓可能受限於實際約束條件。許多功率電晶體在不大於40V到50V的觸點(如，源極觸點與汲極觸點之間)之間的電壓差下操作。可以使用較高的電壓差，但功率電晶體的橫向尺寸通常會增大，以避免電場達到會引起不期望的接面擊穿的準位。此外，增大橫向尺寸將會造成功率電晶體耗用更大區域，且因此增加了包括功率電晶體的裝置的製造成本。
本發明之一實施例提供一種形成電子裝置的方法。該方法包括：提供包括一第一層、一井區和一內埋摻雜區的一工件，其中：該第一層具有一主表面；該井區鄰近該主表面；以及該內埋摻雜區與該主表面和該井區隔開；形成朝該內埋摻雜區延伸的一溝槽，其中，該第一層的一部分沿著該溝槽的一側壁；沿著該溝槽的該側壁來摻雜該第一層的該部分，以形成一側壁摻雜區，其中，用於該側壁摻雜區的一摻雜劑被沿著該溝槽的該側壁引入到該第一層中；以及在該溝槽內形成一傳導結構，其中，該傳導結構電連接至該內埋摻雜區，並與該側壁摻雜區電絕緣。
本發明之另一實施例提供一種形成電子裝置的方法。該方法包括：提供包括一第一層、一井區、一井接觸區、一源極區、一內埋摻雜區和一閘極電極的一工件，其中：該第一層具有一主表面；該井區鄰近該主表面；該井接觸區鄰近該主表面且位於該井區內，並具有比該井區高的一峰值摻雜濃度；該源極區鄰近該主表面且位於該井區內，並具有比該井區高的一峰值摻雜濃度；該內埋摻雜區與該主表面和該井區隔開；該閘極電極覆蓋該第一層和該井區；該第一層、該源極區和該內埋摻雜區具有一第一導電類型；以及該井區和該井接觸區具有與該第一導電類型相反的一第二導電類型；蝕刻延伸至該內埋摻雜區的一溝槽，其中，該井區和該第一層的部分沿著該溝槽的一側壁；沿著該溝槽的該側壁，將一摻雜劑植入到該第一層中；將一絕緣層沈積到該溝槽中；非等向性地蝕刻該絕緣層，以形成沿著該溝槽的該側壁的一側壁隔離物；沈積一傳導層，以填充該溝槽的一剩餘部分；拋光該傳導層，以形成一傳導結構，其中：拋光的該步驟移除該傳導層的覆蓋該源極區和該閘極電極的那一部分；以及該側壁隔離物位於該傳導結構與該溝槽的該側壁之間；以及形成一第一互連件、一第二互連件和一第三互連件，其中：該第一互連件電連接至該傳導結構；該第二互連件電連接至該井接觸區和該源極區；以及該第三互連件電連接至該閘極電極。
本發明之另一實施例提供一種電子裝置。該電子裝置包括：一第一層，其具有一主表面；一井區，其鄰近該主表面；一內埋摻雜區，其與該主表面和該井區隔開；一溝槽，其朝該內埋摻雜區延伸，其中，該溝槽具有一側壁；一側壁摻雜區，其沿著該溝槽的該側壁，其中，該側壁摻雜區延伸的一深度比該井區深；以及一傳導結構，其處於該溝槽內，其中，該傳導結構電連接至該內埋摻雜區，並與該側壁摻雜區電絕緣，其中：該第一層和該內埋摻雜區具有一第一導電類型；以及該井區具有與該第一導電類型相反的一第二導電類型。
提供了下面結合附圖的描述以有助於理解此處公開的教導內容。下面的討論將著重於教導內容的具體實施和各實施方案。提供了此著重點以有助於描述教導內容，且該著重點並不應該被解釋成限制了教導內容的範圍或適用性。然而，其他教導內容當然可以被利用在本應用中。
正如此處使用的，術語「包括(comprises)」、「包括(comprising)」、「包括(includes)」、「包括(including)」、「具有(has)」、「具有(having)」或其任何其他變化形式都預期覆蓋非唯一的包括。例如，包括一列特徵的方法、物品或裝置不一定只限制到這些特徵，而是可以包括未明確列出的其他特徵或這種方法、物品或裝置所固有的其他特徵。進一步，除非明確做出相反的表示，否則「或」指的是包括型的或(inclusive-or)，而不是排除型的或(exclusive-or)。例如，條件A或條件B滿足下述條件中的任何一個：A是真實的(或存在的)而B是虛假的(或不存在的)，A是虛假的(或不存在的)而B是真實的(或存在的)，以及A和B都是真實的(或存在的)。
而且，使用「一個(a)」或「一個(an)」被用於描述此處描述的各元件和各組件。這樣做僅僅是為了簡便且給出了本發明的一般意義上的範圍。此描述應該被解讀為包括一個或至少一個且單數還包括複數，或者反之亦然，除非以其他方式清楚表明。例如，當在此處描述單項時，多於一個的項可以被用於替代單項。類似地，當描述多於一個的項時，單項可以替代該多於一個的項。
除非另外做出界定，否則此處使用的所有的技術術語和科學術語與本發明所屬領域中具有通常知識者的通常理解是相同的意思。材料、方法和實施例僅僅是示例性的且不期望是限制性的。就此處未描述的程度，有關特定材料和方法過程的許多細節是常規的，且可以見於半導體領域和電子領域的教科書和其他來源。
圖1包括工件600的一部分的截面圖的圖示。工件包括基板602，該基板602是輕摻雜的或重摻雜的，n-型或p-型。基於此說明書的目的，「重摻雜的」預期意指至少1019 原子/cm3 的峰值摻雜劑濃度，而「輕摻雜的」預期意指小於1019 原子/cm3 的峰值摻雜劑濃度。在具體的實施方案中，基板602可以包括覆蓋在重摻雜的部分上的輕摻雜的部分。內埋摻雜區601覆蓋基板602。在實施方案中，內埋摻雜區601是用n-型摻雜劑重摻雜的，n-型摻雜劑諸如磷、砷、銻或其任意組合。在具體的實施方案中，如果內埋摻雜區601的擴散要保持為低，則內埋摻雜區601包括砷或銻，且在具體的實施方案中，內埋摻雜區601包括銻以降低半導體層603的形成過程中的除氣程度(與砷相比)。
半導體層603覆蓋內埋摻雜區601。半導體層603具有與內埋摻雜區601相同的導電類型，但是為輕摻雜的。半導體層603可以包括第14族元素(即碳、矽或鍺)和關於內埋摻雜區603描述的任意摻雜劑。在具體的實施方案中，半導體層603是輕摻雜的n-型外延矽層，其具有約2微米到約15微米的厚度範圍和約1015 原子/cm3 到約1017 原子/cm3 的峰值摻雜濃度範圍。
間隔開的井區611鄰近半導體層603的主表面604。井區611也可以被稱作主體區。部分井區611將是隨後形成的場效應電晶體的通道區。井區611具有與內埋摻雜區601和半導體層603相反的導電類型。在具體的實施方案中，每一個井區611具有約0.2微米到約3微米的深度範圍，且被摻雜了約1016 原子/cm3 到約1018 原子/cm3 的峰值摻雜劑濃度範圍的硼。
源極區609和井接觸區610鄰近半導體層603的主表面604。井接觸區610允許形成歐姆接觸隨後形成的包含金屬的互連件(interconnect)(未圖釋在圖1中)。源極區609具有與井區611相反的導電類型，而井接觸區610具有與井區611相同的導電類型。在具體的實施方案中，源極區609和井接觸區610中的每一個具有約0.05微米到約0.5微米的深度範圍且都是重摻雜的。源極區609可以包括關於內埋摻雜區601描述的任意摻雜劑，且井接觸區可以包括硼。
閘極電介質層605覆蓋半導體層603的主表面604，且閘極電極606覆蓋閘極電介質層605。更具體地說，閘極電極606覆蓋半導體層603、井區611和源極區609的部分。井區611的位於閘極電極606下面的部分是場效應電晶體的通道區。閘極電介質層可以包括氧化物、氮化物、氧氮化物或其任意組合，且閘極電極606包括傳導層。傳導層可以包括重摻雜的半導體材料、包含金屬的材料或其任意組合。在具體的實施方案中，閘極電介質層包括二氧化矽且具有約5nm到約100nm的厚度範圍，且閘極電極606包括重摻雜的多晶矽和覆蓋的金屬矽化物，且具有約50nm到約500nm的厚度範圍。側壁隔離物608鄰近閘極電極606和閘極電介質層605的側面。側壁隔離物608可以包括氧化物、氮化物、氧氮化物或其任意組合。
雖然已經關於圖1闡釋的實施方案給出了有關具體的摻雜劑、深度、厚度和濃度的很多細節，但是該細節是用於描述可能的非限制性的實施方案，而不是限制本發明的範圍。
如圖2所示，絕緣層607形成於閘極電極606和工件的其他部分之上。絕緣層607可以包括氧化物、氮化物、氧氮化物或其任意組合。在具體的實施方案中，絕緣層607是通過沈積厚度範圍在約500nm到約1500nm的二氧化矽層來形成的。
如圖3所示，絕緣層607是平坦的，且另一個絕緣層622形成在平坦化之後的絕緣層607上。平坦化允許隨後的平版印刷操作，比如在抗蝕層上形成圖案，更容易進行。可以採用化學機械拋光、阻劑填平後蝕刻(resist-etch back)或者其他類似的技術來進行平坦化。絕緣層622可以包括氧化物、氮化物、氧氮化物或其任意組合。絕緣層622的組成可以與絕緣層607不同，使得絕緣層622可以用作拋光停止層、蝕刻停止層、減反射層、適合其他有用的目的或者其任意組合。在具體的實施方案中，絕緣層622是通過沈積厚度範圍在約20nm到約600nm的氮化矽來形成的。絕緣層607的平坦化和絕緣層622的形成是任選的；然而，他們有助於使此過程的可重複性更高。
如圖4所示，抗蝕層623塗覆於絕緣層622之上，並形成圖案以界定井接觸區610之上的開口，比如開口621。移除位於抗蝕層623內的開口之下的絕緣層，諸如絕緣層607和622以暴露井接觸區610。
參考圖5，移除井接觸區610、井區611和半導體層603的位於抗蝕層623內的開口之下的部分以形成溝槽，如圖5所示，溝槽從主表面604朝內埋摻雜區601延伸。雖然圖5僅闡釋了一個溝槽619，但是其他溝槽(未顯示)是存在的並基本上類似於溝槽619。溝槽619的寬度是足夠寬的以允許隨後沿著溝槽619的側壁614形成的摻雜區的深度比井區611深。溝槽619的寬度不夠寬，使得隨後形成的傳導層在插入處理(intervening processing)進行之後不能填滿溝槽619。在具體的實施方案中，每一個溝槽619的寬度是至少約0.5微米，而在另一個實施方案中，每一個溝槽619的寬度不大於約4微米或約2微米。在閱讀了此說明書後，技術人員將理解，可以採用所述的特定尺寸之外的較窄或較寬的寬度。溝槽619可以延伸至內埋摻雜區601；然而，如果需要或期望的話，溝槽619可以淺一些。
採用非等向性蝕刻形成溝槽。在實施方案中，可以進行定時蝕刻，而在另一個實施方案中，可以採用終點檢測(如，檢測內埋摻雜區中的摻雜劑種類，諸如砷或銻)和定時過蝕刻的組合。
摻雜區沿著溝槽的側壁形成。參考圖6，摻雜區620由半導體層603的沿著溝槽619的側壁614的部分形成。摻雜區620通過使用傾斜角度植入技術來離子植入摻雜劑而形成，這由圖6所示的實施方案中的箭頭624來描述。正如此處使用的，從基本上垂直於主表面604的平面(即圖6所示的垂直面)來測量植入角度。此角度是足夠大的以允許足夠量的摻雜劑沿著溝槽619的側壁614被植入，且此角度是足夠小的以使得摻雜區620形成入半導體層603內的深度比井區611深。在實施方案中，傾斜角度植入的角度是至少約8°或者約15°，而在另一個實施方案中，傾斜角度植入的角度不大於約50°或者約40°。在具體的實施方案中，傾斜角度植入的角度範圍是約20°到約35°。在植入物質為B11 的實施方案中，能量是至少約50keV或者約90keV，而在另一個實施方案中，能量不大於約500keV或者約400keV。在具體的實施方案中，能量的範圍是約200keV到約250keV。在實施方案中，劑量是至少約5×1011 離子/cm2 或者約1×1012 離子/cm2 ，而在另一個實施方案中，劑量不大於約5×1013 離子/cm2 或者約1×1013 離子/cm2 。在具體的實施方案中，劑量範圍是約2×1012 離子/cm2 到約5×1012 離子/cm2 。
在閱讀了此說明書後，技術人員將理解，除了角度外，覆蓋半導體層603的主表面604的層的厚度也可以影響離子植入的深度。如果在進行離子植入之前移除了抗蝕層623的話，那麼離子植入到半導體層603內的深度將低於植入到溝槽619內的深度。在離子植入過程中，可以採用較低的能量以降低離子穿過閘極電極606以及影響井區611和半導體層603的靠近主表面604的那些部分的摻雜濃度的可能性。因為可以採用較低能量的離子植入，所以可能需要或可能不需要調節隨後的熱循環以獲得期望的摻雜分佈並符合電性能標準(如，降低了過早的接面擊穿的可能性的電場分佈)。技術人員將理解，還將考慮有關其他摻雜區(如，井區611、源極區609等)的熱開支(thermal budget)以確保將形成的電子裝置的合適的電性能。
描述了關於植入參數和相關考慮的許多細節。在閱讀了此說明書後，技術人員將理解，小於或大於所述的值可以用在其他的特定應用中。因而，可以採用與所公開的那些植入參數不同的植入參數而並不背離本發明的範圍。可以採用其他摻雜技術且它們描述在此說明書的後面部分中。
如果先前沒有移除抗蝕層623的話，那麼就移除它，且活化摻雜區的摻雜劑以形成側壁摻雜區，諸如圖7所示的側壁摻雜區613。如果需要或者期望的話，摻雜劑可以被驅動入半導體層603中更深一些。摻雜劑活化和任選的摻雜劑驅動可以通過隨後的處理過程中的熱循環來發生或者可以採用單獨的熱循環來進行。如圖7所示的實施方案，井區611和側壁摻雜區613的組合沿著溝槽619的側壁的大部分延伸。在另一個實施方案中，側壁摻雜區613可以延伸至內埋摻雜區601。側壁摻雜區613具有與井區611相同的導電類型，且可以具有先前關於井區611描述的任意的摻雜劑濃度。側壁摻雜區613可以具有與井區611相同或不同的摻雜劑濃度。
注意到，沿著溝槽619的側壁614，在離子被植入到半導體層603內的各位置處，側壁摻雜區613內的摻雜劑濃度具有基本上均勻的濃度。因而，側壁摻雜區613內的摻雜劑濃度隨著離側壁614的距離而降低，而井區611內的摻雜劑濃度隨著離主表面604的距離而降低。側壁摻雜區613的沿著溝槽619的深度相對更均勻的摻雜劑濃度有助於提高將形成的功率電晶體的源極與汲極之間的擊穿電壓。將在此說明書的後面部分中更詳細地描述這種益處。
側壁隔離物沿著溝槽的側壁形成，諸如圖8和圖9所示的實施方案。絕緣層618形成於主表面604之上並沿著側壁614和溝槽619的底部。絕緣層618是足夠厚的以基本上防止隨後形成的傳導結構之間的過早擊穿，該傳導結構將位於溝槽619內以及側壁摻雜區613和井區611中的任一個內或兩者之內。絕緣層618部分地，但不是完全充滿溝槽619。在具體的實施方案中，絕緣層618具有約500nm到約1500nm的厚度範圍。絕緣層618包括氧化物、氮化物、氧氮化物或其任意組合。絕緣層618可以具有與絕緣層622不同的組成。在具體的實施方案中，絕緣層618是通過沈積約300nm到1500nm的厚度範圍的二氧化矽來形成的。絕緣層618被非等向性地蝕刻以形成側壁隔離物，諸如圖9中的側壁隔離物628。在形成側壁隔離物628的蝕刻過程中，絕緣層622有助於降低對諸如閘極電極606的下面的組件(underlying feature)的過蝕刻或其他蝕刻損壞。內埋摻雜區601的部分629沿著溝槽619的底部被暴露。
如圖10所示，傳導層625形成於主表面604、側壁隔離物628和內埋摻雜區601之上。傳導層625基本上充滿了溝槽619的剩餘部分。傳導層625可以包括含金屬的材料或者含半導體的材料。在實施方案中，傳導層625包括多個膜，例如黏合膜、障壁膜和傳導填充材料。在具體的實施方案中，黏合膜可以包括耐熱金屬，諸如鈦、鉭或類似物；障壁膜可以包括耐熱金屬氮化物，諸如氮化鈦、氮化鉭或類似物、或耐熱金屬半導體氮化物，諸如TaSiN；而傳導填充材料可以包括鎢。在更具體的實施方案中，傳導層625可以包括Ti/TiN/W。鈦膜和氮化鈦膜中的每一個可以被物理氣相沈積(如，噴射)至約20nm到約90nm的厚度範圍，且鎢膜可以被化學氣相沈積至約50nm到約500nm的厚度範圍。在另一個實施方案中，傳導層625可以包括重摻雜的半導體材料。根據電性能、隨後的熱循環的溫度、其他標準或其任意組合來選擇膜的數目和那些膜的組成。耐熱金屬和包含耐熱金屬的化合物可以經受住高溫(如，這些材料的熔點可以是至少1400℃)，可以被保形沈積，且具有比重摻雜的n-型矽低的體電阻率。在閱讀了此說明書後，技術人員將能夠確定傳導層625的組成以滿足他們用於特定應用的需求和期望。
移除了傳導層625的覆蓋主表面604的那一部分以在溝槽內形成傳導結構，例如圖11的實施方案所闡釋的溝槽619內的傳導結構635。可以採用化學機械拋光或者覆蓋蝕刻技術(blanket etching technique)來進行移除。絕緣層622可以用作拋光停止層或者蝕刻停止層。在絕緣層622達到以有關傳導層625的厚度、拋光或蝕刻操作或其任意組合來引起非均勻地橫跨工件之後，可以繼續進行拋光或蝕刻一段相對短的時間。
如圖12所示，形成的接觸開口632延伸至源極區609和井接觸區610。其他接觸開口(未顯示)可以被形成於電子裝置的其他部分(如，閘極電極606)，但沒有在圖12中闡釋。如圖13所示，傳導層626沿著工件的暴露表面並在接觸開口632內形成。類似於傳導結構635的傳導層625，傳導層625可以包括單個膜或者多個膜。傳導層625具有明顯低於重摻雜的n-型矽的體電阻率。示例性的材料包括鋁、鎢、銅、金或類似物。如圖14所示，傳導層625可以被形成圖案為形成互連件626。隨後的鈍化層642形成於互連件626和工件的其他暴露部分之上，以形成基本上完整的電子裝置。圖15包括互連至傳導結構和最近的源極以及井接觸區的互連件的一些示例性的、非限制性佈局的俯視圖的圖示。在閱讀此說明書後，技術人員將理解，可以採用互連件的其他設計。
在另一個實施方案中，電子裝置可以包括結合功率電晶體使用的場分離區。參考圖16，場分離區701鄰近主表面604和溝槽619形成。關於處理流程，場分離區可以在形成井區611之後和在形成閘極電介質層605、閘極電極606、源極區609、井接觸區609和溝槽619之前形成。在蝕刻形成溝槽619的過程中，在半導體層603被蝕刻之前，移除場分離區701內的一些絕緣材料。場分離區701可以有助於降低傳導結構635與井區611和井接觸區610中的任一個之間的電場或與這兩者之間的電場。
在其他的實施方案中，溝槽可以是不同的深度，可以採用不同的摻雜技術或者其組合。在形成如圖4所示的工件之後，如圖17所示，可以蝕刻半導體層603，使得溝槽819僅部分地，而不是完全地延伸入半導體層603內至內埋摻雜區601。接著，可以移除抗蝕層623。如圖18所示，氣態或固態摻雜源用於摻雜半導體層603的暴露部分以形成摻雜區813。類似於先前描述的實施方案，可以採用傾斜角度植入摻雜氣體或固體摻雜源來形成摻雜區813。如果採用p-型摻雜劑，摻雜氣體可以包括乙硼烷、鹵化硼或類似物，而如果採用n-型摻雜劑的話，摻雜氣體可以包括磷化氫、氯氧化磷、胂或類似物。在另一個實施方案中，摻雜氣體可以從固體來源中被除氣，諸如氮化硼、砷酸鋁、NH4 H2 PO4 、氧化銻或類似物。可選擇地，摻雜玻璃或者摻雜半導體層(如，摻雜矽層)可以沿著溝槽819的暴露部分形成。隨後的循環活化並驅動摻雜劑進入半導體層603內以形成側壁摻雜區。類似於離子植入的實施方案，沿著溝槽的側壁可以獲得相對均勻的摻雜濃度，其中摻雜濃度隨著離溝槽的側壁的距離而降低。在摻雜循環後，在隨後的處理繼續進行之前，可以移除或可以不移除摻雜玻璃或摻雜半導體層。
如圖19所示，通過離子植入可以摻雜半導體層603的一部分以形成摻雜區890，摻雜區890在溝槽819的底部之間延伸至內埋摻雜區601。摻雜區890具有與內埋摻雜區601相同的傳導性，且可以是重摻雜的。在進一步的實施方案中，類似於圖7闡釋的工件，可以進行另一個蝕刻操作以延伸溝槽819直至暴露內埋摻雜區601。理論上來說，溝槽並不用完全延伸至內埋摻雜區601；然而，如果半導體層603的一部分位於溝槽的底部和摻雜內埋層601之間時，將危害擊穿電壓或其他電性能。
在進一步的實施方案中，內埋摻雜區601、半導體層603、源極區609、井接觸區610和側壁摻雜區613的導電類型可以顛倒。摻雜劑濃度和其他參數(厚度、接面深度等)可以進行調節以獲得需要或期望的電性能。
在上述實施方案中，電子裝置包括功率電晶體，且更具體的是VDMOS電晶體。電子裝置可以包括與圖14闡釋的VDMOS電晶體不同或大體相同的其他VDMOS電晶體(未闡釋)。VDMOS電晶體可以電連接或者以其他方式並聯以獲得通過電子裝置的期望電流。
參考圖14，當電晶體操作時，側壁摻雜區613有助於沿著溝槽的側壁形成更均勻的電場。更均勻的電場允許電晶體源極和汲極之間更高的擊穿電壓(也稱作BVDSS )。更高的擊穿電壓允許功率電晶體在更高的電壓下操作。例如，圖14所示的功率電晶體的BVDSS 可以是約120V，但是如果不存在側壁摻雜區613，那麼功率電晶體的BVDSS 可能是約70V。這樣，圖14所示的功率電晶體可以具有至少約100V的操作電壓，這是因為功率電晶體可以在源極區609與傳導結構635的互連件之間在至少約100V的電壓差下操作。如果不存在側壁摻雜區613，那麼就不可能獲得這種高的電壓差而不產生擊穿。基於此說明書的目的，電晶體的操作電壓是在電晶體正常操作過程中，電晶體的任何終端(如，源極、汲極和閘極)之間的最高設計電位。
與沿著半導體層603的主表面604引入摻雜劑相反，通過沿著溝槽619的側壁620將摻雜劑引入到半導體層603中，獲得了側壁摻雜區613的摻雜劑濃度分佈。如果用於側壁摻雜區的摻雜劑從主表面604擴散(類似於形成深的集電極)，那麼將摻雜劑擴散至適當的深度所需的長摻雜劑驅動循環可能會對工件的諸如井區611或內埋摻雜區601的先前摻雜部分的摻雜劑分佈產生不利的影響。而且，擴散可能需要明顯較大的橫向空間，這是因為擴散將發生在半導體層603內的幾乎所有的方向(橫向和垂直向)上。
因而，根據本發明實施方案的側壁摻雜區613、側壁隔離物628和傳導結構635允許形成相對較小的功率電晶體，且還允許在大於50V的源極到汲極的電壓差下操作，且在具體的實施方案中大於100V。
圖20至圖22闡釋了當摻雜區620的植入量、傾斜角度和靠近溝槽619的底部的側壁隔離物628的厚度中的每一項變化時，擊穿電壓是如何變化的。在關於圖20至圖22描述的實施方案中，半導體層603具有約8.5微米的厚度。在圖中，Tw指的是溝槽619的寬度，而氧化物厚度指的是靠近溝槽619底部的側壁隔離物628厚度的厚度。通常，當溝槽619的寬度是4微米寬而不是3微米寬且其他參數保持不變時，獲得了更高的BVDSS 。關於植入劑量，當溝槽619的寬度變得更寬時可以採用更高的劑量；然而太多的劑量會明顯降低BVDSS 。類似地，關於植入角度(也稱為傾斜角度)，當溝槽619的寬度變得更寬時可以採用更高的角度；然而太大的角度可能會明顯降低BVDSS 。當側壁隔離物628的厚度變得更厚時，BVDSS 增大。厚度通常與形成的絕緣層618的厚度相對應。以傳導結構635的降低的寬度或更寬的溝槽619為代價得到了更厚的絕緣層618以及隨之而來的更厚的側壁隔離物628。傳導結構635的降低的寬度可以增加通過功率電晶體的寄生電阻，且較寬的溝槽使得功率電晶體佔用較大的區域。在閱讀此說明書後，技術人員將能夠決定滿足特定電子裝置的電路設計者的需求或期望的具體的參數值。
許多不同的方面和實施方案是可能的。下面描述了那些方面和實施方案中的一些。在閱讀此說明書後，技術人員將理解，那些方面和實施方案僅僅是示例性的且並未限制本發明的範圍。
在第一個方面，一種形成電子裝置的方法可以包括：提供包括第一層、井區和內埋摻雜區的工件，其中第一層具有主表面，井區鄰近主表面，而內埋摻雜區與主表面和井區隔開。該方法還可以包括：形成朝內埋摻雜區延伸的溝槽，其中該第一層的一部分沿著該溝槽的側壁。該方法可以進一步包括：沿著溝槽的側壁摻雜第一層的部分以形成側壁摻雜區，其中，用於側壁摻雜區的摻雜劑沿著溝槽的側壁引入到第一層中。該方法可以又進一步包括：形成溝槽內的傳導結構，其中傳導結構電連接至內埋摻雜區且與側壁摻雜區電絕緣。
在第一個方面的實施方案中，摻雜第一層的部分包括執行傾斜角度植入。在另一個實施方案中，摻雜第一層的部分包括以至少約8°的角度離子植入摻雜劑。在又一個實施方案中，使用具有與第一層的導電類型相反的導電類型的摻雜劑來沿著溝槽的側壁摻雜第一層的部分。
在第一個方面的又一個實施方案中，該方法進一步包括：在形成傳導結構之前，沿著溝槽的側壁形成絕緣側壁隔離物。在具體的實施方案中，形成傳導結構包括沈積覆蓋該主表面的耐熱的含金屬材料，且大體填充溝槽的剩餘部分，以及拋光耐熱的含金屬材料以移除所述耐熱的含金屬材料的覆蓋該主表面的那一部分。在另一個具體的實施方案中，在形成溝槽之前，在主表面之上形成第一絕緣層，並在形成溝槽之前，在第一絕緣層之上形成第二絕緣層，其中第二絕緣層具有與第一絕緣層不同的組成。在更具體的實施方案中，該方法進一步包括：在形成第二絕緣層之前，平坦化第一絕緣層。
在第一個方面的進一步的實施方案中，該方法進一步包括：在井區內且鄰近主表面形成源極區，在井區內且鄰近主表面形成井接觸區，其中井接觸區具有比井區高的峰值摻雜劑濃度；以及形成覆蓋井區和主表面處的第一層的閘極電極。在具體的實施方案中，該方法進一步包括：形成第一互連件、第二互連件和第三互連件，其中第一互連件電連接至源極區，第二互連件電連接至傳導結構，而第三互連件電連接至閘極電極。在又一個實施方案中，電子裝置包括電晶體，電晶體包括第一層、井區、內埋摻雜區、側壁摻雜區和傳導結構，且電晶體具有至少約100V的操作電壓。
在第二個方面，形成電子裝置的方法可以包括：提供包括第一層、井區、井接觸區、源極區、內埋摻雜區和閘極電極的工件，其中第一層具有主表面，井區鄰近主表面，井接觸區鄰近主表面且位於井區內，並具有比井區高的峰值摻雜濃度，源極區鄰近主表面且位於井區內，並具有比井區高的峰值摻雜濃度，內埋摻雜區與主表面和井區隔開，閘極電極覆蓋第一層和井區，第一層、源極區和內埋摻雜區具有第一導電類型，而井區和井接觸區具有與第一導電類型相反的第二導電類型。該方法還可以包括：蝕刻延伸至內埋摻雜區的溝槽，其中井區和第一層的部分沿著溝槽的側壁，並將摻雜劑沿著溝槽的側壁植入到第一層中。該方法可以進一步包括：將絕緣層沈積到溝槽中，非等向性地蝕刻絕緣層以形成沿著溝槽的側壁的側壁隔離物，沈積傳導層以填充溝槽的剩餘部分，以及拋光傳導層以形成傳導結構，其中拋光移除了傳導層的覆蓋源極區和閘極電極的那一部分，而側壁隔離物位於傳導結構與溝槽的側壁之間。該方法可以又進一步包括：形成第一互連件、第二互連件和第三互連件，其中第一互連件電連接至傳導結構，第二互連件電連接至井接觸區和源極區，而第三互連件電連接至閘極電極。
在第二個方面的實施方案中，電子裝置包括電晶體，電晶體包括第一層、井區、井接觸區、源極區、內埋摻雜區、閘極電極、沿著溝槽的側壁且包括摻雜劑的摻雜區、側壁隔離物、傳導結構以及第一、第二和第三互連件，且電晶體能夠在第一互連件和第二互連件之間在至少約100V的電壓差下操作。在另一個實施方案中，傳導結構包括耐熱的含金屬組合物。
在第三個方面，一種電子裝置可以包括具有主表面的第一層、鄰近該主表面的井區以及與該主表面和該井區隔開的內埋摻雜區。電子裝置還可以包括朝內埋摻雜區延伸的溝槽，其中該溝槽具有側壁、沿著溝槽的側壁的側壁摻雜區，以及溝槽內的傳導結構，其中側壁摻雜區延伸的深度比井區深，且其中傳導結構電連接至內埋摻雜區，且與側壁摻雜區電絕緣。第一層和內埋摻雜區具有第一導電類型，而井區具有與第一導電類型相反的第二導電類型。
在第三個方面的實施方案中，電子裝置進一步包括井接觸區、源極區，以及閘極電極，其中，井接觸區鄰近主表面且位於井區內，並具有比井區高的峰值摻雜濃度，源極區鄰近主表面且位於井區內，並具有與井區和井接觸區的導電類型相反的導電類型，而閘極電極覆蓋井區和主表面處的第一層。在具體的實施方案中，電子裝置進一步包括第一互連件、第二互連件和第三互連件，其中第一互連件電連接至傳導結構，第二互連件電連接至源極區，而第三互連件電連接至閘極電極。
在第三個方面的另一個實施方案中，電子裝置包括電晶體，電晶體包括第一層、井區、內埋摻雜區、側壁摻雜區和傳導結構，且電晶體具有至少約100V的操作電壓。在又一個實施方案中，其中，對側壁摻雜區的大部分來說，側壁摻雜區具有沿著溝槽的側壁的大體均勻的摻雜濃度和摻雜分佈，其中，側壁摻雜區的摻雜濃度隨著離溝槽的側壁的距離而降低。在進一步的實施方案中，井區和側壁摻雜區的組合沿著溝槽的側壁的大部分延伸。在又進一步的實施方案中，電子裝置進一步包括側壁隔離物，側壁隔離物包括絕緣材料，其中側壁隔離物位於傳導結構與井區和側壁摻雜區中的每一個之間。
注意到，上面的概述或實施例中描述的所有活動並不都是必需的，具體活動的一部分可以不是必需的，並且，除了描述的那些活動之外，可以施行一個或多個另外的活動。更進一步，列出的活動的順序並不一定是它們被施行的順序。
此處為了清楚而描述在不同實施方案中的某些特徵還可以按組合形式提供在單個實施方案中。相反，為了簡潔而描述在單個實施方案中的不同的特徵還可以分別提供或以任何子組合提供。而且，提到以範圍表示的值包括那個範圍內的每一個值和所有值。
上面已經就具體的實施方案描述了益處、其他優勢和問題的解決方案。然而，益處、優勢、問題的解決方案以及可能造成任何益處、優勢或解決方案出現或變得更明確的任何特徵並不應被解釋為任一個申請專利範圍或所有權利的關鍵的、需要的或必須的特徵。
應該理解，此處為了清楚而描述在不同實施方案中的某些特徵還可以按組合形式提供在單個實施方案中。相反，為了簡潔而描述在單個實施方案中的不同的特徵還可以分別提供或以任何子組合提供。而且，提到以範圍表示的值包括那個範圍內的每一個值和所有值。
此處描述的實施方案的說明和闡釋是期望提供對不同實施方案的結構的一般理解。此說明和闡釋並不期望作為使用了此處描述的結構或方法的裝置和系統的所有元件和特徵的窮盡性和全面的描述。不同的實施方案還可以按組合形式提供在單個實施方案中，而相反，為了簡潔而描述在單個實施方案中的不同的特徵也可以分別提供或以任何子組合提供。而且，提到以範圍表示的值包括那個範圍內的每一個值和所有值。只有在閱讀了此說明書後，許多其他實施方案對技術人員才是明顯的。其他實施方案可以被使用或從公開內容中得到，使得可以做出結構替換、邏輯替換或其他變化而並不背離本公開內容的範圍。因此，此公開內容被認為是示例性的，而不是限制性的。
600．．．工件
601．．．內埋摻雜區
602．．．基板
603．．．半導體層
604．．．主表面
605．．．閘極電介質層
606．．．閘極電極
607．．．絕緣層
608．．．側壁隔離物
609．．．源極區
610．．．井接觸區
611．．．井區
613．．．側壁掺雜區
614．．．側壁
618．．．絕緣層
619．．．溝槽
620．．．側壁
621．．．開口
622．．．絕緣層
623．．．抗蝕層
624．．．箭頭
625．．．傳導層
626．．．傳導層
628．．．側壁隔離物
629．．．內埋掺雜區的部分
632．．．接觸開口
635．．．傳導結構
642．．．鈍化層
701．．．場分離區
813．．．掺雜區
819．．．溝槽
890．．．掺雜區
通過實施例闡釋了各實施方案，且各實施方案並不受限於附圖。
圖1包括工件的一部分的截面圖的圖示，工件包括摻雜區、閘極電介質層和閘極電極。
圖2包括圖1的工件的一部分在其暴露的表面上形成絕緣層之後的截面圖的圖示。
圖3包括圖2的工件的一部分在平坦化絕緣層並在平坦化的表面上形成另一絕緣層之後的截面圖的圖示。
圖4包括圖3的工件的一部分在絕緣層上形成帶圖案的抗蝕層並移除了帶圖案的抗蝕層內的開口下面的絕緣層的一部分之後的截面圖的圖示。
圖5包括圖4的工件的一部分在形成延伸穿過半導體層至內埋摻雜區的溝槽之後的截面圖的圖示。
圖6包括圖5的工件的一部分在傾斜角度離子植入過程中的截面圖的圖示。
圖7包括圖6的工件的一部分在因離子植入而活化摻雜劑以在半導體層內形成側壁摻雜區之後的截面圖的圖示。
圖8包括圖7的工件的一部分在形成部分填充溝槽的絕緣層之後的截面圖的圖示。
圖9包括圖8的工件的一部分在形成側壁隔離物(side spacer)並暴露內埋摻雜區的一部分之後的截面圖的圖示。
圖10包括圖9的工件的一部分在形成基本上填充了溝槽的剩餘部分的傳導層之後的截面圖的圖示。
圖11包括圖10的工件的一部分在移除位於溝槽外部的一部分傳導層之後的截面圖的圖示。
圖12包括圖11的工件的一部分在形成觸點開口(contact opening)之後的截面圖的圖示。
圖13包括圖12的工件的一部分在觸點開口內形成傳導層之後的截面圖的圖示。
圖14包括圖13的工件的一部分在形成根據本發明的基本完整的電子裝置之後的截面圖的圖示。
圖15包括闡釋了可以與電子裝置一起使用的不同的示例性互連佈局(interconnect layout)的俯視圖的圖示。
圖16包括根據本發明可選擇的包括鄰近溝槽的場絕緣區的實施方案的工件的一部分的截面圖的圖示。
圖17到19包括圖4的工件的一部分在根據可選擇實施方案的溝槽形成和側壁摻雜過程中的截面圖的圖示。
圖20到22包括闡釋了影響源極對汲極擊穿電壓的製造參數效果的圖。
技術人員理解附圖中的各元件被簡明且清晰地表示且未必按比例繪製。例如，圖中的一些元件的尺寸可能相對於其他元件被誇大以改善對本發明實施方案的理解。
600．．．工件
601．．．內埋摻雜區
602．．．基板
603．．．半導體層
604．．．主表面
605．．．閘極電介質層
606．．．閘極電極
608．．．側壁隔離物
609．．．源極區
610．．．井接觸區
611．．．井區

Claims (10)

  1. 一電晶體，其包括：一第一層，其具有一主表面；一井區，其包含該電晶體之一通道區域，其中該通道區域鄰近該主表面；一內埋摻雜區，其與該主表面隔開並位於該井區之下，其中該內埋摻雜區包含該電晶體之一汲極區；該電晶體之一閘極電極配置於該主表面；一溝槽，其朝該內埋摻雜區延伸，其中，該溝槽具有一側壁，且該溝槽與該通道區域隔開；一側壁摻雜區，其沿著該溝槽的該側壁，其中，該側壁摻雜區延伸的一深度比該井區深，且其中當俯視時，該側壁摻雜區係在該井區之下方；以及一傳導結構，其處於該溝槽內，其中，該傳導結構係電連接至該內埋摻雜區，並與該側壁摻雜區電絕緣。
  2. 如請求項1所述的電晶體，進一步包括：一井接觸區，其鄰近該主表面且位於該井區內，並具有比該井區高的一峰值摻雜濃度；以及該電晶體之一源極區，其鄰近該主表面且位於該井區內，並具有相反於該井區及該井接觸區之一導電類型。
  3. 如請求項1所述的電晶體，其中該電晶體具有至少約100伏特之一操作電壓。
  4. 如請求項1所述的電晶體，其中對於大部分的該側壁摻雜區，該側壁摻雜區具有沿著該溝槽的該側壁的大體均 勻的一摻雜濃度，以及一摻雜分佈，其中該側壁摻雜區的一摻雜濃度隨著離該溝槽的該側壁的一距離而降低。
  5. 如請求項1所述的電晶體，其中該井區和該側壁摻雜區的一組合沿著該溝槽的該側壁的大部分而延伸。
  6. 一種電子裝置，其包括：一第一層，其具有一主表面；一井區，其鄰近該主表面；一內埋摻雜區，其與該主表面和該井區隔開；一溝槽，其朝該內埋摻雜區延伸，其中由其剖面圖觀之，該溝槽具有一第一側壁及一第二側壁；一第一電晶體，其包括：該井區之一第一部分，其鄰近該溝槽之第一側壁之一表面；一源極區，其鄰近於該主表面；一閘極電極覆蓋於該第一層之該主表面；以及一第一側壁摻雜區，其沿著該溝槽的該第一側壁，其中，該第一側壁摻雜區延伸至該井區之該第一部分下方；一第二電晶體，其包括：該井區之一第二部分，其鄰近該溝槽之第二側壁之一表面；一源極區，其鄰近於該主表面；一閘極電極覆蓋於該第一層之該主表面；以及一第二側壁摻雜區，其沿著該溝槽的該第二側 壁，其中，該第二側壁摻雜區延伸至該井區之該第二部分下方；以及一傳導結構，其處於該溝槽內，其中，該傳導結構係電連接至該第一及該第二電晶體，並與該側壁摻雜區電絕緣。
  7. 如請求項6所述的電子裝置，其中，該第一及該第二電晶體中皆為一准垂直擴散的金屬氧化物半導體場效應(VDMOS)電晶體。
  8. 如請求項6所述的電子裝置，其中，該第一及該第二電晶體之該源極區皆與該溝槽隔開。
  9. 如請求項6所述的電子裝置，其中：該第一電晶體之一通道區域包含沿該主表面之該井區之該第一部分的一部分；該第二電晶體之一通道區域包含沿該主表面之該井區之該第二部分的一部分；以及該第一及該第二電晶體之通道區域與該溝槽隔開。
  10. 如請求項6所述的電子裝置，其中該側壁摻雜區之一構成劑量範圍是約1×1012 離子/cm2 到約1×1013 離子/cm2 。
TW098136007A 2008-12-10 2009-10-23 包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法 TWI479575B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/331,985 US8298889B2 (en) 2008-12-10 2008-12-10 Process of forming an electronic device including a trench and a conductive structure therein

Publications (2)

Publication Number Publication Date
TW201034087A TW201034087A (en) 2010-09-16
TWI479575B true TWI479575B (zh) 2015-04-01

Family

ID=42230116

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098136007A TWI479575B (zh) 2008-12-10 2009-10-23 包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法

Country Status (4)

Country Link
US (2) US8298889B2 (zh)
CN (1) CN101752316B (zh)
HK (1) HK1144729A1 (zh)
TW (1) TWI479575B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
KR102017836B1 (ko) * 2011-04-27 2019-09-04 페어차일드 세미컨덕터 코포레이션 전력 소자들을 위한 슈퍼정션 구조물 및 제조방법들
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9634135B2 (en) * 2012-03-02 2017-04-25 Microchip Technology Incorporated Power field effect transistor
US8921173B2 (en) * 2012-05-30 2014-12-30 Tower Semiconductor Ltd. Deep silicon via as a drain sinker in integrated vertical DMOS transistor
US9852902B2 (en) 2014-10-03 2017-12-26 Applied Materials, Inc. Material deposition for high aspect ratio structures
US9716155B2 (en) 2015-12-09 2017-07-25 International Business Machines Corporation Vertical field-effect-transistors having multiple threshold voltages
US9831304B1 (en) * 2016-09-21 2017-11-28 Globalfoundries Singapore Pte. Ltd. Integrated circuits with deep trench isolations and methods for producing the same
US10854455B2 (en) * 2016-11-21 2020-12-01 Marvell Asia Pte, Ltd. Methods and apparatus for fabricating IC chips with tilted patterning
US11031281B2 (en) * 2019-06-04 2021-06-08 Globalfoundries Singapore Pte. Ltd. Semiconductor devices and methods of fabricating a deep trench isolation structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701026A (en) * 1994-10-25 1997-12-23 Fuji Electric Co., Ltd. Lateral trench MISFET
US6194761B1 (en) * 1998-02-10 2001-02-27 Stmicroelectronics S.R.L. VDMOS transistor protected against over-voltages between source and gate
US6218725B1 (en) * 1998-03-12 2001-04-17 Samsung Electronics Co., Ltd. Bipolar transistors with isolation trenches to reduce collector resistance

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077228A (en) 1989-12-01 1991-12-31 Texas Instruments Incorporated Process for simultaneous formation of trench contact and vertical transistor gate and structure
US5213999A (en) 1990-09-04 1993-05-25 Delco Electronics Corporation Method of metal filled trench buried contacts
EP0635884A1 (de) 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
US5777362A (en) 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
US6191444B1 (en) * 1998-09-03 2001-02-20 Micron Technology, Inc. Mini flash process and circuit
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6461900B1 (en) 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
JP3906105B2 (ja) * 2002-03-29 2007-04-18 株式会社東芝 半導体装置
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US6800904B2 (en) * 2002-10-17 2004-10-05 Fuji Electric Co., Ltd. Semiconductor integrated circuit device and method of manufacturing the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US20060076629A1 (en) 2004-10-07 2006-04-13 Hamza Yilmaz Semiconductor devices with isolation and sinker regions containing trenches filled with conductive material
DE102004052610B4 (de) * 2004-10-29 2020-06-18 Infineon Technologies Ag Leistungstransistor mit einem Halbleitervolumen
US7598586B2 (en) 2004-12-24 2009-10-06 Rohm Co., Ltd. Semiconductor device and production method therefor
US7285822B2 (en) 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
JP4116007B2 (ja) * 2005-03-04 2008-07-09 株式会社東芝 半導体装置及びその製造方法
US20070004116A1 (en) 2005-06-06 2007-01-04 M-Mos Semiconductor Sdn. Bhd. Trenched MOSFET termination with tungsten plug structures
US7381603B2 (en) 2005-08-01 2008-06-03 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
CN100394616C (zh) * 2005-10-14 2008-06-11 西安电子科技大学 可集成的高压vdmos晶体管结构及其制备方法
JP2008034649A (ja) * 2006-07-28 2008-02-14 Sanyo Electric Co Ltd 半導体装置
US7436025B2 (en) 2006-09-29 2008-10-14 Freescale Semiconductor, Inc. Termination structures for super junction devices
US8188543B2 (en) * 2006-11-03 2012-05-29 Freescale Semiconductor, Inc. Electronic device including a conductive structure extending through a buried insulating layer
US7948031B2 (en) * 2007-07-03 2011-05-24 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701026A (en) * 1994-10-25 1997-12-23 Fuji Electric Co., Ltd. Lateral trench MISFET
US6194761B1 (en) * 1998-02-10 2001-02-27 Stmicroelectronics S.R.L. VDMOS transistor protected against over-voltages between source and gate
US6218725B1 (en) * 1998-03-12 2001-04-17 Samsung Electronics Co., Ltd. Bipolar transistors with isolation trenches to reduce collector resistance

Also Published As

Publication number Publication date
US20100140698A1 (en) 2010-06-10
TW201034087A (en) 2010-09-16
HK1144729A1 (zh) 2011-03-04
CN101752316B (zh) 2014-03-12
CN101752316A (zh) 2010-06-23
US8648398B2 (en) 2014-02-11
US8298889B2 (en) 2012-10-30
US20130020637A1 (en) 2013-01-24

Similar Documents

Publication Publication Date Title
TWI479575B (zh) 包括溝槽和溝槽內的傳導結構的電子裝置以及形成該電子裝置的方法
US8202775B2 (en) Process of forming an electronic device including a trench and a conductive structure therein
TWI446537B (zh) 包括一埋入式絕緣層及一貫穿其延伸之垂直導電結構之電子裝置及其形成方法
US7902017B2 (en) Process of forming an electronic device including a trench and a conductive structure therein
US8969956B2 (en) Electronic device including a trench and a conductive structure therein
US8836024B2 (en) Electronic device including a trench and a conductive structure therein having a contact within a Schottky region and a process of forming the same
US7989857B2 (en) Electronic device including an insulating layer having different thicknesses and a conductive electrode and a process of forming the same
TWI451526B (zh) 半導體元件及其製造方法
TWI436482B (zh) 包含介於通道與汲極區之間之摻雜區之電子裝置及其形成方法
US9006821B2 (en) Electronic device comprising a conductive structure and an insulating layer within a trench
TWI437709B (zh) 包括一配置在通道區下方及具有高於通道區之摻雜物濃度之摻雜區的電子裝置及其形成方法
US8648410B2 (en) Electronic device including a gate electrode and a gate tap
US9159797B2 (en) Electronic device comprising conductive structures and an insulating layer between the conductive structures and within a trench
US10593774B2 (en) Electronic device including a dielectric layer having a non-uniform thickness