CN1320614C - 用于改善晶体管性能的复合间隔区内衬 - Google Patents
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- CN1320614C CN1320614C CNB028257391A CN02825739A CN1320614C CN 1320614 C CN1320614 C CN 1320614C CN B028257391 A CNB028257391 A CN B028257391A CN 02825739 A CN02825739 A CN 02825739A CN 1320614 C CN1320614 C CN 1320614C
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 32
- 239000002131 composite material Substances 0.000 title abstract description 3
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 39
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 abstract description 15
- 238000005530 etching Methods 0.000 abstract description 11
- 230000008021 deposition Effects 0.000 abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000012545 processing Methods 0.000 description 9
- 230000006872 improvement Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000001149 cognitive effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- -1 structure Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种半导体装置的制造方法，该方法包括：形成栅极电极(21)，其具有侧表面，位于基板(20)的上表面之上且以栅极介电层(22)介于其间；形成复合内衬，该内衬包括：氧化物内衬(24)，其位于该栅极电极(21)的侧表面以及该基板(20)的上表面上；以及氮化物内衬(25)，其位于该氧化物内衬(24)上；以及在该复合内衬上形成侧壁间隔区(40)；该氧化物内衬与氮化物内衬是在低于或等于400℃的温度下形成，其中该氧化物内衬与氮化物内衬是通过分离等离子体沉积技术予以沉积。本发明还提供了半导体装置。
Description
技术领域
本发明涉及一种具有改善的晶体管性能的半导体装置以及其形成方法，尤适用于具有高速集成电路的高密度半导体装置的制造上，其中该高速集成电路具有次微米的特征线宽(feature)设计以及浅连接深度。
背景技术
对高密度与高性能的日益增加的需求，特别是对晶体管性能的提升与高操作速度的需求，使半导体制造技术面临严苛的要求。晶体管的性能取决于各种因素，且会轻易地被制造过程中的各种处理操作所降低，例如在等离子体加强化学气相沉积(plasma enhanced chemicalvapor deposition)中，基板暴露于高温与等离子体中的等离子体沉积技术。高操作速度的需求同时也需要使用具有相对较低的介电常数(例如低于3.9)的介电材料。于此所述的介电常数值(k)是以真空的介电常数为1为基准。
在施行习知的制造技术时，如图1所示，通常是形成栅极电极11于半导体基板10之上，并具有栅极介电层12(亦即栅极氧化层)介于其中。随后并进行离子注入(ion implantation)处理，以注入浅源极/栅极延伸区13。随后，在栅极电极11侧表面和基板10的上表面上，形成厚度约50至500的氧化物内衬(liner)，以在后续形成侧壁间隔区(sidewall spacer)16的蚀刻处理中，保护基板表面。其中，该侧壁间隔区16通常由氮化硅形成。参考符号14则表示，通常在形成侧壁间隔区16后予以注入中度或重度掺杂的源极/漏极区。
在施行习知的半导体制造技术(例如用以形成图1所示的结构的制造技术)时，会遇到一些困难。举例而言，在高温处理中，例如通常是在约700℃以上的温度，以低压化学气相沉积所进行的氧化硅内衬15的沉积处理中，被注入于源极/漏极延伸区13的掺杂杂质，例如P型式杂质，特别是硼(B)杂质，会扩散(diffusion)及分离(segregate)至氧化物内衬15中。由于会增加源极/漏极延伸区的阻抗，此类由源极/漏极延伸区产生的扩散漏失明显不利。在一试图解决此问题的先前技术中，包括以增加的注入量，将掺杂杂质(例如硼或二氟化硼(BF2))予以离子注入，以补偿扩散损失。然而，此方法会不利地导致较深的连接深度(Xj)，而会与不断进行的极小化的努力相抵触。
另一个在习知技术中的不利点是，若使用氧化物内衬15以保护基板表面损害的话，则侧壁间隔区需要使用能够相对于氧化物内衬15被选择性蚀刻的材料，例如具有高介电常数(例如，约超过7)的氮化硅或氮氧化硅。
因此，一种其所具有的晶体管具有改善的性能、浅连接深度(Xj)、以及提升操作速度的半导体装置，以及其形成方法，是持续存在的需求。尤其特别需要一种高密度的半导体装置，其具有约0.12微米以下的设计准则，且具有高信赖性的晶体管以及高操作速度。
发明内容
本发明的主要目的是提供一种高密度半导体装置，其所具有的晶体管系具有改善的性能。
本发明的另一目的是提供一种高密度半导体装置的制造方法，其中，该高密度半导体装置所具有的晶体管具有改善的性能。
本发明的其余目的以及其它特征将会于后述中提出，而本领域技术人员，通过查看后文的叙述，或通过因实施本发明而习得的知识，将可轻易地进行本发明的其它后续改善或包含部份本发明内容的变型。本发明所能获得及被了解的目的，如同后述的权利要求书所具体阐明者。
依据本发明的其一实施态样，可通过一种半导体装置而就某种程度上达到上述及其它目的，而该半导体装置包括：具有侧表面的栅极电极，其位于基板的上表面之上且以栅极介电层介于其间；在栅极电极侧表面及基板上表面上的氧化物内衬；氧化物内衬上的氮化物内衬；以及氮化物内衬上的侧壁间隔区。
本发明的另一实施态样为半导体装置的制造方法，该方法包括：形成具有侧表面的栅极电极，其是位于基板的上表面之上且以栅极介电层介于其间；形成复合内衬，其中该复合内衬包括于栅极电极侧表面及基板上表面上的氧化物内衬，以及于氧化物内衬上的氮化物内衬；以及在该复合内衬上形成侧壁间隔区。
换言之，本发明提供了一种半导体装置的制造方法，该方法包括：形成栅极电极，其具有侧表面，位于基板的上表面之上且以栅极介电层介于其间；形成复合内衬，该内衬包括：氧化物内衬，其位于该栅极电极的侧表面以及该基板的上表面上；以及氮化物内衬，其位于该氧化物内衬上；以及在该复合内衬上形成侧壁间隔区；该氧化物内衬与氮化物内衬是在低于或等于400℃的温度下形成，其中该氧化物内衬与氮化物内衬是通过分离等离子体沉积技术予以沉积。
本发明还提供一种半导体装置，包括：栅极电极，其具有侧表面，位于基板的上表面上且以栅极介电层介于其间；氧化物内衬，其位于该栅极电极的侧表面以及该基板的上表面上；氮化物内衬，其位于该氧化物内衬上；以及侧壁间隔区，其是在该氮化物内衬上；该氧化物内衬与氮化物内衬是在低于或等于400℃的温度下形成，其中该氧化物内衬与氮化物内衬是通过分离等离子体沉积技术予以沉积。
本发明的具体实施例包含：通过分离等离子体沉积处理(decoupled plasma deposition)，在栅极电极的侧表面与基板的上表面上，直接沉积初始的氧化硅内衬；通过分离等离子体沉积处理，在该氧化硅内衬上直接沉积氮化硅内衬；以及，随后在该氮化硅内衬上形成一层间隔材料。由于氧化硅内衬层与氮化硅内衬层的分离等离子体沉积处理，是在不高于约400℃的温度下施行，因此可减少基板暴露于高温中的机会，以减少杂质由浅源极/漏极延伸区中扩散而出的状况。随后则执行各向异性蚀刻(anisotropic etching)，以形成侧壁间隔区。随后则施行蚀刻，从栅极电极的上表面选择性移除氮化硅层与氧化硅层的部份。本发明的具体实施例进一步包含，由二氧化硅形成该侧壁间隔区，因而使其所产生的结构，相较于包括氮化硅或氧化硅侧壁间隔区的结构，具有较低的电容，而因此可增加操作速度。
由后述的详细说明，本领域技术人员将会逐渐明了本发明的其余目的及态样。而在后述的详细说明中，将仅会以例举执行本发明的预期最佳模态的方式，仅显示及描述本发明的较佳具体实施例。应当了解的是，本发明仍具有其它及不同的具体实施例，而其数个局部技术也能具有不同明显态样的变型，而这些皆仍不会脱离本发明的范畴。因此，本发明的图标与叙述系用以例释本发明，而非用以限制本发明。
附图说明
图1是显示习知晶体管结构的概要示意图；
图2至图4是显示本发明的具体实施例的方法的连续步骤的概要示意图；以及
图5是显示另一发明态样的概要示意图；
在图2至图4中，是以相同的元件符号，标示类似的特征或元件。
具体实施方式
本发明可对应半导体装置的极小化与高信赖性的持续需求。本发明能够提供具有增加的晶体管性能的半导体装置，以及其形成方法，本发明是通过在栅极电极的侧表面与基板的上表面上，形成相对于习知的氧化物内衬的复合氧化物/氮化物内衬，因此可使用氧化物侧壁间隔区，其相对于习知的氮化硅或氮氧化硅侧壁间隔区具有较低的介电常数(k)，同时也伴随着在操作速度上的改善。本发明的具体实施例进一步包含，通过使用相对低温(例如，约400℃以下)的分离等离子体沉积技术，将氧化物与氮化物层予以沉积，而因此可显著地减少杂质(例如，P型式杂质，亦即硼或二氟化硼)的扩散，同时能维持一相对较低的约200至300的连接深度(Xj)。此外，可将氧化物内衬形成为任意薄者，以使由分离造成的杂质漏失降到最低，同时可将分离等离子体氮化物层形成为具有足够厚度，使其足以做为间隔区蚀刻的蚀刻停止层。
在分离等离子体沉积处理的基本上所包括的技术中，产生等离子体的区域或处理槽，系远离真正产生沉积的区域或处理槽，而为一分离的处理槽。而由等离子体产生的蒸汽随后会被传送至该沉积区域或处理槽。因此，能够在相对于产生等离子体的温度的较低温度下，施行沉积处理。此较低温度的使用，可防止杂质由浅漏极/源极延伸区扩散而出，因此能够维持较低的连接深度。再者，通过执行分离等离子体沉积，使基板不会暴露在等离子体环境下，因此可将基板的损害降到最低，同时随之也可改善晶体管的性能/信赖性。因此，通过分离等离子体沉积技术对氧化物与氮化物内衬进行沉积，可使基板不会暴露在高温与等离子体环境中，而不会像在产生等离子体的相同处理槽中沉积该内衬时，基板位于所产生的等离子体之中。另外，也可将该氧化物内衬部份做得非常薄，以使分离至氧化物内衬中的掺杂物分离现象最小化。
本发明的具体实施例包括，在进行离子注入以形成浅源极/漏极延伸区后，通过在低于约400℃的温度下执行的分离等离子体沉积，在栅极电极的上表面与侧表面，以及基板表面的上表面上，以例如约10至50的极小厚度沉积初始的氧化硅内衬。随后，通过在低于约400℃的温度下执行的分离等离子体沉积，以例如约50至200的适当厚度，沉积氮化硅内衬于该氧化硅内衬上。该氧化硅内衬与氮化硅内衬实质上系为保形(conformal)者。随后，将例如为二氧化硅的实质上保形的间隔层予以沉积。于此有利的是，在执行各向异性蚀刻以形成侧壁间隔区时，该复合内衬的氮化硅部份可作用为蚀刻停止层。随后，可通过形成中度或重度掺杂的源极/漏极注入区，并随后施以活化退火处理等习知方式，而执行后续的处理。随后，在习知的形成硅化物的程序前，则执行选择性蚀刻，以从栅极电极与硅基板的上表面移除氮化硅内衬与氧化硅内衬部份。
须认知的是，该初始氧化硅内衬与形成于其上的氮化硅内衬，可通过任何习知的沉积技术予以沉积，只要该习知的沉积技术能够具有选择侧壁间隔区材料的弹性即可，亦即，能够具有选择例如二氧化硅的较低介电常数(k)的材料的弹性。然而，若通过施行分离等离子体沉积以形成该复合内衬的氧化硅与氮化硅内衬，则该基板便不会暴露于等离子体环境中，而可伴随晶体管性能的改善。再者，在分离等离子体沉积中的低温(以及薄氧化物内衬部份)的使用，可防止从浅源极/漏极延伸区中，产生例如硼的掺杂杂质的不必要的扩散与分离。
本发明的具体实施例显示于图2至图4中。首先参考图2，典型上的掺杂多晶体(polycrystalline)的栅极电极21，形成于基板20之上，而典型上的掺杂单晶硅(monocrystalline silicon)，形成于半导体基板或阱区(well region)上的外延层(epitaxial layer)。利用该栅极电极21做为掩模(mask)，而将例如硼的杂质离子注入于基板20中，以形成浅源极/漏极延伸区23。随后，通过在低于约400℃的温度下执行的分离等离子体沉积，以约10至约50的厚度沉积初始氧化硅层24。随后，通过在低于约400℃的温度下执行的分离等离子体沉积，以约50至约200的厚度沉积氮化硅层25。于此有利的是，在进行该低温的分离等离子体沉积技术中，基板20不会暴露于等离子体环境中，而可随之改善晶体管的性能。再者，在分离等离子体沉积中的低温的使用，以及薄氧化物内衬的使用，能够防止硼(B)由浅源极/漏极延伸区23扩散至复合内衬24、25中，因此能够形成以及维持约200至300的浅连接深度(Xj)。
其次，如图3所示，沉积一层例如二氧化硅的间隔材料30。参考图4，随后即执行各向异性蚀刻，以形成侧壁间隔区40，其通常在基板表面上具有约600至1200的厚度。有利的是，在形成侧壁间隔区40的蚀刻处理中，由于氮化硅层25系作用为蚀刻停止层，因此可防止基板20的损害。后续的处理包含，如通过氢氟酸(HF)蚀刻或复缓冲层氧化物蚀刻(buffered oxide etch)，而选择性地移除氮化硅层25的部份，以及随后，如利用热磷酸，由栅极电极21与基板20的上表面移除氧化硅层24。而在由栅极电极21的上表面移除氮化硅层25与氧化硅层24之前或之后，则执行离子的注入，以形成中度或重度掺杂的源极/漏极区41，而形成如图4所示的结构。
另一发明态样则包括，形成具有N/P驱动电流比率于一可接受范围(亦即，约1.8至2.5)的互补金属氧化物半导体(CMOS，complementary metal oxide semiconductor)装置。在可达成此目的具体实施例中，在应变硅覆盖层(strained Si cap layer)与基板之间的中间层的硅(Si)、锗(Ge)、碳(C)的量，系被调整成可平衡电子与空穴的移动率。可通过特定的浓度调整而操控应变(strain)量，以保持晶体管相匹配。例如，参考图5，图中显示CMOS结构，其包括在基板50(典型为硅)上形成的p沟道晶体管与n沟道晶体管。硅-锗-碳层51系形成于硅基板50上，而应变硅层52则形成于层51上。其中，能够以例如约100至200的适当厚度形成层51，而能够以例如100至300的适当厚度形成层52。p沟道晶体管包括，形成于栅极介电层53A上的栅极电极54A，并具有浅源极/漏极延伸区56A以及中度或重度源极/漏极区57A，其一般系于形成侧壁间隔区55A后形成。n沟道晶体管包括，形成于栅极介电层53B上的栅极电极54B，并具有浅源极/漏极延伸区56B以及中度或重度源极/漏极区57B，其一般系于形成侧壁间隔区55B后形成。或者是，离子注入也可以在形成侧壁间隔区的蚀刻处理前施行。层51包括，浓度约60至90原子百分比(atomic percent)的硅、浓度约10至40原子百分比的锗、以及浓度约1至10原子百分比的碳。通过在这些组成范围内，调整硅、锗与碳的量，便能将硅层52的应变调整成可平衡电子与空穴的移动率，而因此可将N/P驱动电流比率维持于一合理范围内，其中，该范围为约1.8或约1.8至2.5。
本发明通过采用氧化硅侧壁间隔区，而能够制造出一种半导体装置，其具有改善的晶体管性能以及浅连接深度(Xj)(亦即，约200至300)，而具有降低的电容，并因此具有提高的操作速度。本发明的具体实施例可防止在进行内衬沉积时，将基板暴露于高温与等离子体环境中，而在持续努力进行极小化的同时，也可随之改善晶体管的性能。
本发明在制造各种型式的半导体装置时，均具有产业上的效用。本发明在制造高密度半导体装置时，特别具有产业上的效用，其中该高密度半导体装置具有约0.12微米的设计准则，并具有提升的操作速度。
在前述中，为了能够提供对本发明的较佳的了解，提出许多具体的细节，例如特定的材料、结构、反应物、方法等，然而，即使不仰赖这些具体提出的细节，仍能够实现本发明。另外，本发明并未叙述众知的制程材料与技术，以免不必要地模糊本发明。
在本揭示中，仅显示及描述本发明的较佳具体实施例以及其变化的少数范例。须了解的是，可使用本发明于各种其它结合与环境中，且于此所述的发明概念的范畴内，本发明可具有各种变化与变型。
Claims (9)
1.一种半导体装置的制造方法，该方法包括：
形成栅极电极(21)，其具有侧表面，位于基板(20)的上表面之上且以栅极介电层(22)介于其间；
形成复合内衬，该内衬包括：
氧化物内衬(24)，其位于该栅极电极(21)的侧表面以及该基板(20)的上表面上；以及
氮化物内衬(25)，其位于该氧化物内衬(24)上；以及
在该复合内衬上形成侧壁间隔区(40)；其特征为：
该氧化物内衬与氮化物内衬是在低于或等于400℃的温度下形成，
其中该氧化物内衬与氮化物内衬是通过分离等离子体沉积技术予以沉积。
2.如权利要求1所述的方法，其中：
该氧化物内衬(24)包括氧化硅；
该氮化物内衬(25)包括氮化硅；以及
该侧壁间隔区(40)包括氧化硅、氮化硅或氮氧化硅。
3.如权利要求1或2所述的方法，包括：
以具有小于或等于3.9的介电常数(k)的氧化硅，形成该侧壁间隔区(40)。
4.如权利要求3所述的方法，包括：
在形成该复合内衬前，使用该栅极电极(21)作为掩模，而将P型式杂质予以离子注入，以在该基板(20)的上表面上形成浅源极/漏极延伸区(23)。
5.如权利要求1或2所述的方法，包括：
在形成该复合内衬前，使用该栅极电极(21)作为掩模，而将P型式杂质予以离子注入，以在该基板(20)的上表面上形成浅源极/漏极延伸区(23)。
6.一种半导体装置，包括：
栅极电极(21)，其具有侧表面，位于基板(20)的上表面上且以栅极介电层(22)介于其间；
氧化物内衬(24)，其位于该栅极电极(21)的侧表面以及该基板(20)的上表面上；
氮化物内衬(25)，其位于该氧化物内衬(24)上；以及
侧壁间隔区(40)，其是在该氮化物内衬(25)上；其特征为：
该氧化物内衬与氮化物内衬是在低于或等于400℃的温度下形成，其中该氧化物内衬与氮化物内衬是通过分离等离子体沉积技术予以沉积。
7.如权利要求6所述的半导体装置，其中：
该氧化物内衬(24)包括氧化硅；
该氮化物内衬(25)包括氮化硅；以及
该侧壁间隔区(40)包括氧化硅、氮化硅或氮氧化硅。
8.如权利要求6或7所述的半导体装置，其中，该侧壁间隔区(40)包括氧化硅。
9.如权利要求7所述的半导体装置，包括：
浅源极/漏极延伸区(23)，其是在该栅极电极(21)两侧的该基板(20)的上表面，而在该侧壁间隔区(40)之下，其中该源极/漏极延伸区(23)含有P型式杂质。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2149901A | 2001-12-19 | 2001-12-19 | |
| US10/021,499 | 2001-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1606800A CN1606800A (zh) | 2005-04-13 |
| CN1320614C true CN1320614C (zh) | 2007-06-06 |
Family
ID=21804581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB028257391A Expired - Lifetime CN1320614C (zh) | 2001-12-19 | 2002-12-19 | 用于改善晶体管性能的复合间隔区内衬 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6949436B2 (zh) |
| EP (1) | EP1456877B1 (zh) |
| JP (1) | JP4255836B2 (zh) |
| KR (1) | KR100954875B1 (zh) |
| CN (1) | CN1320614C (zh) |
| AU (1) | AU2002360760A1 (zh) |
| DE (1) | DE60237109D1 (zh) |
| WO (1) | WO2003054952A1 (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100519642B1 (ko) * | 2003-12-31 | 2005-10-07 | 동부아남반도체 주식회사 | 반도체 소자 형성 방법 |
| US7253045B1 (en) * | 2004-07-13 | 2007-08-07 | Advanced Micro Devices, Inc. | Selective P-channel VT adjustment in SiGe system for leakage optimization |
| US7217626B2 (en) * | 2004-07-26 | 2007-05-15 | Texas Instruments Incorporated | Transistor fabrication methods using dual sidewall spacers |
| JP4172796B2 (ja) | 2004-11-24 | 2008-10-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US20060205192A1 (en) * | 2005-03-09 | 2006-09-14 | Varian Semiconductor Equipment Associates, Inc. | Shallow-junction fabrication in semiconductor devices via plasma implantation and deposition |
| US7446006B2 (en) * | 2005-09-14 | 2008-11-04 | Freescale Semiconductor, Inc. | Semiconductor fabrication process including silicide stringer removal processing |
| JP5110079B2 (ja) * | 2007-03-16 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| JP4426937B2 (ja) * | 2004-09-14 | 2010-03-03 | 住友ゴム工業株式会社 | ゴムストリップの製造装置 |
-
2002
- 2002-12-19 AU AU2002360760A patent/AU2002360760A1/en not_active Abandoned
- 2002-12-19 CN CNB028257391A patent/CN1320614C/zh not_active Expired - Lifetime
- 2002-12-19 WO PCT/US2002/041331 patent/WO2003054952A1/en active Application Filing
- 2002-12-19 EP EP02796042A patent/EP1456877B1/en not_active Expired - Lifetime
- 2002-12-19 JP JP2003555575A patent/JP4255836B2/ja not_active Expired - Lifetime
- 2002-12-19 DE DE60237109T patent/DE60237109D1/de not_active Expired - Lifetime
- 2002-12-19 KR KR1020047009731A patent/KR100954875B1/ko not_active IP Right Cessation
-
2004
- 2004-04-15 US US10/824,428 patent/US6949436B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1606800A (zh) | 2005-04-13 |
| KR20040068311A (ko) | 2004-07-30 |
| JP2005514766A (ja) | 2005-05-19 |
| US20040259343A1 (en) | 2004-12-23 |
| EP1456877A1 (en) | 2004-09-15 |
| JP4255836B2 (ja) | 2009-04-15 |
| AU2002360760A1 (en) | 2003-07-09 |
| US6949436B2 (en) | 2005-09-27 |
| DE60237109D1 (de) | 2010-09-02 |
| EP1456877B1 (en) | 2010-07-21 |
| KR100954875B1 (ko) | 2010-04-28 |
| WO2003054952A1 (en) | 2003-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070606 |
|
| CX01 | Expiry of patent term |