KR100954875B1 - 트랜지스터 성능 향상을 위한 복합 스페이서 라이너 - Google Patents
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Abstract
게이트 전극 측벽 스페이서(40) 하부에 복합 산화물/질화물 라이너(24, 25)를 형성하여 트랜지스터 성능이 향상된 반도체 소자를 제조한다. 구체적으로는 디커플드플라즈마증착에 의하여 컨포멀 산화물 라이너(24)를 증착하고, 디커플드플라즈마증착에 의하여 컨포멀 질화물 라이너(25)를 증착하고, 측벽 스페이서(40)를 증착한 후 식각한다.
Description
본 발명은 향상된 트랜지스터 성능을 갖는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명은 특히 서브마이크론의 설계 특성과 얕은(shallow) 접합 깊이를 갖는 고속 집적회로들이 형성된 고밀도 반도체 소자의 제조에 적합하다.
고밀도 및 고성능에 대한 끊임없는 요구로 인하여 반도체 제조 기술에 엄격한 조건, 특히 트랜지스터 성능의 향상 및 고속 동작 속도가 요구되고 있다. 트랜지스터 성능은 다양한 요인들에 의존하며 예를 들어 플라즈마강화 화학기상증착(plasma enhanced chemical vapor deposition)과 같이 기판이 고온 및 플라즈마에 노출되는 플라즈마 증착기술에 의한 제조 중의 각종 프로세스 조건에 의해 쉽게 저하될 수 있다. 고속 동작 속도를 위해서는 비교적 유전상수가 낮은, 예를 들어 약 3.9 이하의 유전물질을 사용하여야 한다. 이하에서 언급하는 유전상수(k) 값은 진공에서 1을 기준으로 한다.
도 1에 도시된 바와 같이, 종래의 제조 방법에서는 게이트 전극(11)이 반도체 기판(10) 위에 형성되고 이들 사이에 예컨대 게이트 산화물층의 게이트 유전층(12)이 형성된다. 그 다음, 이온주입을 수행하여 얕은 소스/드레인 확장부(13)를 형성한다. 그 다음, 게이트 전극(11)의 측면과 기판(10) 상부면에 산화물 라이너(15)를 약 50Å에서 약 200Å의 두께로 형성하여, 통상 실리콘 질화물로 이루어지는 측벽 스페이서(16) 형성을 위한 후속적인 식각 공정 동안 기판을 보호한다. 참조번호 14는 보통 측벽 스페이서(16) 형성 후 주입되는 정상 도핑 혹은 과도 도핑된 소스/드레인 영역을 나타낸다.
도 1에 도시한 구조를 형성하는데 사용되는 종래의 반도체 제조 기술에서는 어려움이 있었다. 예를 들어, 고온 공정, 예를 들어 저압화학기상증착에 의하여 실리콘 산화물 라이너(15)를 증착하는 공정 중에, 통상 700℃ 이상의 온도에서, 상기 소스/드레인 확장부(13)로 주입된 도판트 불순물들은, 특히 보론(B)과 같은 P형 불순물이 상기 산화물 라이너(15)로 확산되어 분리된다. 상기 소스/드레인 확장부에서의 확산에 따른 손실은 소스/드레인 확장부의 저항 증가와 같은 심각한 불이익을 준다. 이러한 문제를 해결하기 위하여 종래에는 확산 손실을 보상하기 위하여 도판트 주입 양을 증가시켜 불순물, 예를 들어 B 또는 BF2 를 이온주입하는 시도가 있었다. 그러나, 이러한 방법은 불리하게도 소형화를 향한 끊임없는 노력에 상반되는 깊은 접합 깊이(Xj)를 야기하였다.
종래 기술에 내재하는 또 다른 단점으로는 기판 표면 손상을 방지하기 위한 산화물 라이너(15)를 이용하려면 측벽 스페이서로 상기 산화물 라이너(15)에 대해서 고도의 선택적 식각성을 갖는 물질, 예를 들어 실리콘 질화물 또는 실리콘 산화질화물 등을 사용해야하는데, 이들 물질의 유전상수(k)는 약 7을 초과하는 높은 값이다.
트랜지스터 성능이 향상되고 접합 깊이(Xj)가 얕으며 동작속도가 향상된 반도체 소자 및 제조방법이 지속적으로 요구되고 있다. 특히 약 0.12 micron 이하의 설계 특성을 가지며 트랜지스터 신뢰성이 높고 동작속도가 빠른 고밀도 반도체 소자가 요구되고 있다.
본 발명의 이점은 고밀도 반도체 소자의 트랜지스터 성능이 향상되는 것이다.
본 발명의 다른 이점은 트랜지스터 성능이 향상된 고밀도 반도체 소자를 제조하는 것이다.
본 발명의 추가적인 이점 및 다른 특징은 후술하는 실시예에서 제시될 것이며 부분적으로는 다음의 내용을 확인할 때 당업자에게 자명해질 것이고 본 발명을 실시함으로써 알게 될 것이다. 본 발명의 이점은 특히 특허청구범위로부터 알 수 있을 것이다.
본 발명의 일 양상에 따르면, 앞서 기술한 이점 및 기타 특징은 측면들을 가지며 기판의 상부 표면 위에 놓이는 게이트 전극과, 여기서 상기 기판과 상기 게이트 전극 사이에는 게이트 유전층이 놓이며; 상기 게이트 전극의 측면과 기판의 상부 표면 상의 산화물 라이너와; 상기 산화물 라이너 상의 질화물 라이너와; 그리고 상기 질화물 라이너 상의 측벽 스페이서를 포함하여 구성되는 반도체 소자에 의하여 부분적으로 달성된다.
본 발명의 다른 양상에 따르면, 반도체 소자 제조방법은 측면들을 가지는 게이트 전극을 기판의 상부 표면 위에 형성하는 단계와, 여기서 상기 기판과 상기 게이트 전극 사이에는 게이트 유전층이 놓이며; 상기 게이트 전극의 측면과 기판의 상부 표면 상의 산화물 라이너와 상기 산화물 라이너 상의 질화물 라이너로 이루어지는 복합 라이너를 형성하는 단계와; 그리고 상기 복합 라이너 상에 측벽 스페이서를 형성하는 단계를 포함하여 구성된다.
본 발명의 실시예에 따르면, 디커플드플라즈마증착(decoupled plasma deposition)에 의하여 게이트 전극 측면과 기판 상부 표면에 초기 실리콘 산화물 라이너를 직접 증착하고, 디커플드플라즈마증착에 의하여 상기 실리콘 산화물 라이너 상에 실리콘 질화물 라이너를 직접 증착하며, 그 후 실리콘 질화물 라이너 상에 스페이서 물질층을 형성한다. 실리콘 산화물 라이너 및 실리콘 질화물 라이너의 디커플드플라즈마증착은 약 400℃ 이하의 온도에서 수행되며, 이에 따라 기판은 상승된 온도하에 노출되는 것이 최소화되어 얕은 소스/드레인 확장부로부터 불순물이 확장되는 것을 감소시킨다. 그 다음, 이방성 식각을 수행하여 측벽 스페이서를 형성한다. 그 다음, 식각을 통해 게이트 전극 상부 표면에서 상기 실리콘 질화물층과 실리콘 산화물층을 선택적으로 제거한다. 본 발명의 실시예는 또한 실리콘 다이옥사이드(dioxide)로 측벽 스페이서를 형성하여 실리콘 질화물 또는 실리콘 산화질화물(oxynitride) 측벽 스페이서로 구성되는 구조에 비하여 정전용량을 감소시키고, 따라서 동작속도를 향상시킨다.
본 발명의 다른 이점 및 양상은 이하의 상세한 설명으로부터 당업자에게 명백하게 제시될 것이며, 본 발명을 실시하기 위한 최선의 실시예로서 일실시예가 기 술된다. 본 발명은 다른 여러가지 실시예가 가능하며 구체적인 내용들은 다양하게 변형이 가능하다. 따라서, 첨부하는 도면과 상세한 설명은 설명을 위한 예시적인 것이며, 본 발명을 제한하지 않는다.
도 1은 일반적인 트랜지스터 구조를 모식적으로 보여준다.
도 2 내지 4는 본 발명의 일실시예에 따른 방법의 순차적인 단계를 모식적으로 보여준다.
도 5는 본 발명의 다른 양상을 보여준다.
도 2 내지 4에서 동일한 구성요소는 같은 번호로 표시하였다.
본 발명은 소형화 및 높은 신뢰성의 반도체 소자에 대한 계속되는 요구를 충족하기 위한 것이다. 본 발명은 트랜지스터 성능이 향상된 반도체 소자 및 그 제조방법을 제공하며, 종래의 산화물 라이너와 달리 기판 상부면과 게이트 전극의 측면에 의도적으로 복합 산화물/질화물 라이너를 형성함으로써, 동작속도를 개선시키기 위한 목적으로, 종래의 실리콘 질화물 또는 실리콘 산화질화물 측벽 스페이서 보다 유전상수(k)가 낮은 산화물 측벽 스페이서 물질을 이용할 수 있게 되었다. 본 발명의 실시예에서는 또한 400℃ 이하의 비교적 낮은 온도를 이용하는 디커플드플라즈마증착기술에 의하여 상기 산화물 및 질화물 라이너 층을 증착함으로써 B 또는 BF2 와 같은 P형 불순물의 확산을 현저하게 줄임과 동시에 약 200Å에서 약 300Å의 비교적 얕은 접합 깊이(Xj)를 유지시킨다. 또한, 상기 산화물 라이너는 분리(segregation)에 따른 불순물 손실을 최소화시킬 수 있도록 임의로 얇게 형성하고, 반면 디커플드플라즈마 질화물 층은 스페이서 식각에 충분한 저지층으로 작용하도록 두껍게 형성될 수 있다.
디커플드플라즈마증착은 기본적으로 실제 증착이 일어나는 영역 또는 챔버로부터 떨어진 영역이나 챔버에서 즉 별도의 챔버에서 플라즈마를 발생시키는 기술로 구성된다. 그 다음, 플라즈마 상태로 형성된 기체가 증착 영역 또는 챔버로 전달된다. 따라서, 플라즈마가 발생되는 온도 보다 낮은 온도에서 증착이 이루어질 수 있다. 이렇게 낮은 온도를 이용함으로써 얕은 소스/드레인 확장부로부터 불순물이 확산되는 것이 방지되며, 따라서 작은접합 깊이를 유지할 수 있게 된다. 또한, 디커플드플라즈마증착을 수행함으로써 기판이 플라즈마 상태에 노출되지 않으므로 기판 손상을 최소화시키며 부가적으로 트랜지스터 성능/신뢰성이 향상된다. 따라서, 디커플드플라즈마증착에 의한 상기 산화물 및 질화물 라이너들의 증착으로 인하여, 기판이 발생된 플라즈마 하부에 위치하고 있을 때 플라즈마가 발생되는 동일 챔버에서 상기 라이너들을 증착하는 경우의 높은 온도와 플라즈마 상태에 기판이 노출되지 않는다. 상기 산화물 라이너 부분은 산화물 라이너쪽으로의 도판트 분리(dopant segregation)를 최소화하도록 매우 얇게 형성될 수 있다.
본 발명의 실시예는 400℃ 이하의 온도에서 디커플드플라즈마증착에 의하여 게이트 전극의 상면 및 측면과 기판의 상면에 약 10Å에서 약 50Å의 최소 두께로 초기 실리콘 산화물 라이너를 증착하고, 후속적으로 이온주입에 의하여 소스/드레인 확장부를 형성한다. 그 다음, 400℃ 이하의 온도에서 디커플드플라즈마증착에 의하여 실리콘 산화물 라이너 상에 실리콘 질화물 라이너를 약 50Å에서 약 200Å의 두께로 증착한다. 상기 실리콘 산화물 라이너와 실리콘 질화물 라이너는 실질적으로 컨포멀(conformal)하다. 그 다음, 실질적으로 컨포멀한 스페이서 층, 예를 들어 실리콘 다이옥사이드와 같은 물질을 증착한다. 상기 복합 라이너의 실리콘 질화물 부분은 측벽 스페이서를 형성하는 이방성 식각 동안 식각 저지층으로 작용한다는 이점이 있다. 후속적인 공정으로 종래 기술에서와 같이 정상 도핑된 또는 과도 도핑된 소스/드레인 주입 영역을 형성하고 그 다음 활성화 열처리를 수행할 수 있다. 그 다음, 통상적인 실리사이드 형성에 앞서, 선택적 식각을 수행하여 게이트 전극 및 기판 상면에서 상기 실리콘 질화물 라이너 및 실리콘 산화물 라이너를 제거한다.
상기 초기 실리콘 산화물 라이너 및 그 위의 실리콘 질화물 라이너는 통상적인 증착방법으로 형성될 수 있으며, 측벽 스페이서 물질의 선택에 있어서도 예를 들어 실리콘 다이옥사이드와 같이 유전상수(K)가 낮은 물질을 사용할 수 있는 이점이 있다. 그러나, 상기 복합 라이너의 실리콘 산화물 및 실리콘 질화물 라이너들을 디커플드플라즈마증착함으로써 기판은 플라즈마 상태에 노출되지 않을 뿐더러 트랜지스터 성능이 향상된다. 또한, 디커플드플라즈마증착 동안의 낮은 온도 (및 박형의 산화물 라이너) 를 이용함으로써 B와 같은 도판트 불순물이 얕은 소스/드레인 확장부로부터 불필요하게 확산되어 분리되는 것을 피할 수 있다.
도 2 내지 4에 본 발명의 일실시예가 도시되어 있으며, 도 2를 참조하면, 통상 다결정물질(polycrystalline)로 된 게이트 전극(21)이 통상 단결정 실리콘으로된 기판(20) 위에 형성되며, 상기 기판에는 에피텍셜층이나 우물(well) 영역이 형성된다. 상기 게이트 전극(21)을 마스크로 사용하여 얕은 소스/드레인 확장부(23) 형성을 위하여 B와 같은 불순물을 기판에 이온주입한다. 그 다음, 400℃ 이하의 온도에서 디커플드플라즈마증착에 의하여 약 10Å에서 약 50Å의 두께로 초기 실리콘 산화물층(24)을 증착한다. 그 다음, 400℃ 이하의 온도에서 디커플드플라즈마증착에 의하여 상기 실리콘 산화물층(24) 상에 실리콘 질화물층(25)을 약 50Å에서 약 200Å의 두께로 증착한다. 이와 같은 저온의 디커플드플라즈마증착 동안에 상기 기판(20)은 플라즈마 상태에 노출되지 않을 뿐더러 트랜지스터 성능이 향상된다. 또한, 디커플드플라즈마증착 동안의 낮은 온도 및 박형의 산화물 라이너를 이용함으로써 얕은 소스/드레인 확장부(23)로부터 상기 복합 라이너(24, 25)로 B가 확산되는 것을 피하여 얕은 접합 깊이(Xj)를 약 200Å에서 약 300Å으로 형성 및 유지시킬 수 있다.
후속적으로, 도 3에 도시된 바와 같이, 실리콘 다이옥사이드와 같은 스페이서 물질(30)을 증착한다. 도 4를 참조하면, 다음으로 이방성 식각을 수행하여 통상 기판 표면에서 약 600Å에서 약 1200Å의 두께로 측벽 스페이서(40)를 형성한다. 실리콘 질화물층(25)이 측벽 스페이서(40) 형성을 위한 식각 동안 식각 저지층으로 작용하여 기판(20)의 손상을 피하게 된다. 후속 공정으로는 HF 식각 또는 완충 산화물 식각(buffered oxide etch)으로 상기 실리콘 질화물층(25) 부분을 게이트 전극(21) 및 기판(20) 상부 표면으로부터 선택적으로 제거하고, 그 다음 고온의 인산(phosphoric acid)으로 실리콘 산화물층(24)을 제거한다. 상기 게이트 전극(21) 상부 표면으로부터 실리콘 질화물층(25)과 실리콘 산화물층(24)을 제거하기 전에 또는 후에 이온주입을 수행하여 정상 도핑 또는 과도 도핑된 소스/드레인 영역(41)을 형성함으로써 도 4에 도시된 구조가 얻어진다.
본 발명의 또 다른 양상으로는 N/P 구동전류율(drive current ratio)이 약 1.8에서 약 2.5 정도의 적절한 범위를 갖는 CMOS 소자의 형성을 포함한다. 이 목적을 달성하기 위하여 본 발명의 실시예에서는 변형된 Si 캡층(strained Si cap layer)과 기판 사이에 Si, Ge 및 C의 양을 조절하여 전자와 홀의 이동도의 밸런스를 유지한다. 응력(strain)의 양은 트랜지스터에 적합하도록 특정 농도로 조절될 수 있다. 예를 들어, 도 5를 참조하면 통상 Si인 기판(50) 위에 p-채널 트랜지스터 및 n-채널 트랜지스터를 포함하는 CMOS 구조가 모식적으로 도시되어 있다. Si 기판(50) 상에 Si-Ge-C 층(51)이 형성되어 있고 상기 층(51) 위에는 변형된 Si 층(52)이 형성되어 있다. 상기 층(51)은 약 100Å에서 약 200Å의 범위에서 적절한 두께로 형성되며 반면 상기 층(52)은 약 100Å에서 약 300Å의 범위에서 적절한 두께로 형성된다. 상기 p-채널 트랜지스터는 게이트 유전층(53A) 상에 형성된 게이트 전극(54A), 얕은 소스/드레인 확장부(56A), 및 측벽 스페이서(55A) 형성후 형성되는 정상 혹은 과도 도핑된 소스/드레인 영역(57A)을 포함하여 구성된다. 상기 n-채널 트랜지스터는 게이트 유전층(53B) 상에 형성된 게이트 전극(54B), 얕은 소스/드레인 확장부(56B), 및 측벽 스페이서(55B) 형성후 형성되는 정상 혹은 과도 도핑된 소스/드레인 영역(57B)을 포함하여 구성된다. 이와 달리, 상기 측벽 스페이서 형성을 위한 식각 이전에 이온 주입을 수행할 수도 있다. 상기 층(51)은 약 60에서 90 원자 퍼센트의 Si와 약 10에서 40 원자 퍼센트의 Ge과 약 1에서 10 원자 퍼센트의 C를 포함하여 구성된다. 상기 Si, Ge 및 C의 양을 이러한 범위 안에서 조절함으로써 전자와 홀의 이동도의 밸런스를 유지하도록 상기 Si 층(52)의 응력(strain)을 조절할 수 있으며, 이에 따라 N/P 구동전류율이 약 1.8, 혹은 약 1.8에서 약 2.5 정도의 적절한 범위를 유지한다.
본 발명은 실리콘 산화물 측벽 스페이서를 적용함으로써 트랜지스터 성능이 향상되고 얕은 접합 깊이(Xj)가 약 200Å에서 약 300Å이며 정전용량이 감소되어 동작속도가 증가한 반도체 소자를 제조할 수 있다. 본 발명의 실시예에서는 기판이 상승된 온도와 플라즈마 상태에 노출되는 것을 피할 수 있고 더불어 소형화를 위한 연속적인 드라이브에 부합하는 트랜지스터 성능의 향상을 얻게 된다.
본 발명은 다양한 타입의 반도체 소자를 제조할 수 있어 산업상 유용하다. 본 발명은 특히 0.12 micron 이하의 설계 규칙을 가지며 동작속도가 증가된 고밀도 반도체를 제조할 수 있는 산업상의 잇점이 있다.
앞서의 실시예에서 본 발명이 더욱 잘 이해되도록 특정의 물질, 구조, 반응물질, 프로세스 등의 상세한 내용이 제시되었지만 본 발명은 상기 제시된 내용들에 한정되지 않고 실시 가능하다. 즉, 공지의 프로세스 물질과 기술은 본 발명의 내용이 불명료해지지 않도록 기술하지 않았다.
상세한 설명에서는 본 발명의 바람직한 실시예와 몇가지 변형예만을 기술하였다. 본 발명은 여러가지 다른 기술과의 조합 및 다른 조건들을 이용할 수 있으며, 본 발명의 기술적 사상안에서 다양한 변형과 개량이 가능할 것이다.
Claims (10)
- 측면들을 가지는 게이트 전극을 기판의 상부 표면 위에 형성하는 단계와, 여기서 상기 기판과 상기 게이트 전극 사이에는 게이트 유전층이 놓이며;상기 게이트 전극의 측면들과 기판의 상부 표면상에, 디커플드플라즈마 증착에 의하여 400℃ 이하의 온도에서 산화물 라이너를 형성하는 단계와;상기 산화물 라이너 상에, 디커플드플라즈마 증착에 의하여 400℃ 이하의 온도에서 50Å ∼ 200Å의 두께로 질화물 라이너를 증착하는 단계와;상기 질화물 라이너 상에 측벽 스페이서를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 산화물 라이너는 실리콘 산화물로 구성되고;상기 질화물 라이너는 실리콘 질화물로 구성되고; 그리고상기 측벽 스페이서는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물로 구성되는 반도체 소자 제조방법.
- 제 2항에 있어서,3.9 이하의 유전상수(k)를 갖는 실리콘 산화물로 상기 측벽 스페이서를 형성하는 반도체 소자 제조방법.
- 제 2항에 있어서,상기 산화물 라이너의 형성에 앞서, 상기 게이트 전극을 마스크로서 사용하여 상기 기판의 상부 표면 내부에 얕은 소스/드레인 확장부를 형성하기 위해 이온을 주입하는 단계를 더 포함하는 반도체 소자 제조방법.
- 제 4항에 있어서,상기 소스/드레인 확장부를 형성하기 위해 P형 불순물을 이온주입 하는 반도체 소자 제조방법.
- 제 5항에 있어서,상기 P형 불순물은 붕소인 반도체 소자 제조 방법.
- 제 6항에 있어서,상기 얕은 소스/드레인 확장부의 접합 깊이(Xj)는 200Å ∼ 300Å인 반도체 소자 제조 방법.
- 제 2항에 있어서,상기 산화물 라이너의 두께는 10Å ∼ 50Å 인 반도체 소자 제조 방법.
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