KR100948939B1 - 소스/드레인 확장부에서 도판트의 확산 유출을 방지하기위한 실리콘 산화물 라이너의 이온 주입 - Google Patents

소스/드레인 확장부에서 도판트의 확산 유출을 방지하기위한 실리콘 산화물 라이너의 이온 주입 Download PDF

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Abstract

트랜지스터 성능이 개선된 반도체 장치의 제조 방법으로서 도판트를 산화물 라이너(30)에 이온 주입(31)하여 얕은 소스/드레인 확장부로부터 도판트가 확산 유출되는 것을 방지하거나 상당히 감소시킨다. 실시예에 따르면 게이트 전극(21)을 마스크로 사용하여 붕소나 이불화붕소 같은 P형 도판트를 이온 주입하여 얕은 소스/드레인 확장부(23)를 형성하고, 컨포멀 산화물 라이너(30)를 증착하고, 상기 산화물 라이너(30)에 상기 얕은 소스/드레인 확장부(23)의 도판트 농도와 실질적으로 동일한 농도로 P형 도판트를 이온 주입하는 단계를 포함한다. 후속 공정으로, 스페이서층을 증착하고, 식각하여 측벽 스페이서(40)를 형성하고, 이온 주입하여 적정농도로 도핑되거나 혹은 고농도로 도핑된 깊은 소스/드레인 주입부(41)를 형성하고, 활성화 어닐링을 수행한다.

Description

소스/드레인 확장부에서 도판트의 확산 유출을 방지하기 위한 실리콘 산화물 라이너의 이온 주입{ION IMPLANTATION OF SILICON OXIDE LINER TO PREVENT DOPANT OUT-DIFFUSION FROM SOURCE/DRAIN EXTENSIONS}
본 발명은 트랜지스터 성능이 향상된 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 특히 서브마이크론 설계 특성과 얕은 접합 깊이를 갖는 고속의 집적 회로를 포함하는 고집적 반도체 장치의 제조에 적용될 수 있다.
US-B-6 235 600 에 따르면, 성장된 실리콘 산화물 게이트 절연층 위에 폴리실리콘 게이트 구조물을 형성하고, 그 다음, 상기 폴리실리콘 게이트 구조물과 기판 표면에 실리콘 산화물 라이너를 성장시키는 단계를 포함하는 반도체 장치의 제조 방법이 제시되어 있다. 일실시예에서, TEOS 실리콘 산화물 라이너층이 구조물 전체에 증착된다. 그 다음, 제1 이온 주입 공정을 수행하여 LDD 영역을 형성한다. 그 다음, 제2 이온 주입 공정을 수행하여 상기 LDD 영역과 상기 실리콘 산화물층의 계면에서 이온 주입에 의한 질소 영역을 형성한다. 그 다음, 상기 게이트 구조물에 측벽 스페이서를 형성하고, 고농도로 도핑된(highly-doped) 소스/드레인 영역을 형성한다. 상기 질소 영역을 이온 주입함으로써 핫 일렉트론 캐리어 (hot electron carrier) 효과를 감소시킬 수 있다.
고집적 및 고성능에 대한 높아가는 욕구로 인하여 반도체 제조 기술, 특히 트랜지스터 성능의 향상 및 고속 동작에 대하여 엄격한 요건들이 부과되고 있다. 트랜지스터 성능은 여러 가지 요인에 의존하는데 제조 과정 중에, 예를 들어 플라즈마 강화 화학 기상 증착 (plasma enhanced chemical vapor deposition)과 같이 기판이 고온 및 플라즈마에 노출되는 플라즈마 증착 과정에서 여러 가지 공정 운영에 의하여 쉽게 트랜지스터 성능이 저하될 수 있다. 고속 동작에 대한 요청은 또한 비교적 낮은 유전 상수, 예를 들어 3.9 이하 정도의 유전체 재료를 사용하도록 요구하고 있다. 여기서 유전 상수(k)는 진공 상태에서의 유전 상수를 1로 한 것이다.
도 1에 도시된 바와 같이, 종래의 제조 기술에 있어서, 게이트 전극(11)은 통상 반도체 기판(10) 상부에 형성되며, 그 사이에는 게이트 산화물층 등의 게이트 절연층(12)이 있다. 이어서, 이온 주입을 수행하여 얕은 소스/드레인 확장부(13)를 형성한다. 그 다음, 게이트 전극(11)의 측벽과 기판(10)의 상부 표면에 산화물 라이너(liner)(16)를 약 50 Å 내지 200 Å의 두께로 형성하여 통상 실리콘 질화물로 형성되는 측벽 스페이서(15) 형성을 위한 후속 공정 동안 기판 표면을 보호한다. 참조 부호 14는 통상 측벽 스페이서(15) 형성 후 이어서 이온 주입된 적정농도로 도핑되거나 혹은 고농도로 도핑된 소스/드레인 영역을 나타낸다.
도 1에 도시된 구조를 형성하는데 사용된 기술과 같이 종래의 반도체 제조 기술에는 어려움이 있었다. 예를 들어, 저압 화학 기상 증착에 의하여 실리콘 산화물 라이너(15)를 증착하는 등의 고온 공정에서 온도를 대략 700 ℃ 이상으로 유지하는 동안, 붕소(B)나 이불화붕소(BF2)와 같은 P형 불순물 등의 소스/드레인 확장부(13)에 주입된 도판트 불순물이 산화물 라이너(15)로 확산 및 분리된다. 400 ℃의 저온 CVD 산화물 라이너를 사용하여 그러한 확산 유출 및 도판트 손실을 방지할 수 있을 것이다. 그러나, 도판트 손실은 예를 들어 5 내지 10 초 동안 1000 ℃ 이상의 온도에서 고온 활성화 어닐링 (activation annealing) 과정에도 발생한다. 소스/드레인 확장부로부터 이렇게 확산 손실되는 것은 그 소스/드레인 확장부의 저항을 증가시키기 때문에 매우 이롭지 못하다. 이와 같은 문제를 해결하기 위하여 종래에는 붕소나 이불화붕소와 같은 도판트 불순물을 필요량 보다 많은 주입량으로 이온 주입하여 도판트의 확산에 따른 손실을 보상하고자 하였다. 그러나, 이러한 시도는 불리하게도 접합 깊이(Xj)가 더 깊어지는 결과를 가져와서 소형화로의 지속적인 추진에 부합하지 않는다.
본 발명의 이점은 트랜지스터 성능이 향상된 고집적 반도체 장치 제조 방법에 있다.
본 발명의 다른 이점 및 기타 특징은 이하의 상세한 설명에서 제시될 것이며, 부분적으로는 상세한 설명을 숙지하는 당업자에게 자명해지거나 본 발명을 실시함으로써 터득될 것이다. 본 발명의 이점은 특히 특허청구범위에 제시된 바로부터 명확해질 것이다.
본 발명의 일 특징에 따르면, 본 발명의 반도체 장치 제조방법에 의하여 상기 이점 및 기타 이점을 얻을 수 있으며, 상기 방법은 기판 위에 형성된 게이트 유전층 표면에, 측면이 있는 게이트 전극을 형성하고; 상기 게이트 전극을 마스크로 사용하여 상기 기판에 도판트를 이온 주입하고; 얕은 소스/드레인 확장부를 형성하고; 상기 게이트 전극의 측면과 상기 기판 상면에 산화물 라이너를 형성하고; 그리고, 상기 도판트를 상기 산화물 라이너로 이온 주입하는 단계를 포함한다.
본 발명의 실시예는 상기 기판에 붕소나 이불화붕소를 이온 주입하여 제1 불순물 농도의 얕은 소스/드레인 확장부를 형성하고, 상기 게이트 전극의 상면 및 측면과 상기 기판의 상면에 컨포멀(conformal) 산화물 라이너를 증착하고, 상기 산화물 라이너에 붕소나 이불화붕소를 상기 소스/드레인 확장부에서의 불순물 농도와 실질적으로 동일한 농도, 예를 들어 약 1×1020 내지 6×1020 atoms/cm3 의 농도로 이온 주입하고, 실리콘 질화물이나 실리콘 산화질화물 (oxynitride)등으로 스페이서층을 증착하고, 그리고 식각하여 측벽 스페이서를 형성하는 단계를 포함한다. 그 다음, 상기 게이트 전극 상면에 있는 실리콘 산화물 부분이 제거될 수 있다. 이온 주입을 수행하여 적정농도로 도핑거나 또는 고농도로 도핑된 소스/드레인 영역을 형성하고, 그 이전에 혹은 이어지는 공정으로 상기 게이트 전극 상면의 산화물 라이너 부분을 제거한다. 그 다음, 활성화 어닐링을 수행할 수 있다.
본 발명의 추가적인 이점 및 특징은 다음의 상세한 설명으로부터 당업자에게 명화해질 것이며, 이하에서는 본 발명을 구현하는 최적의 실시예를 설명하기 위한 목적으로 바람직한 실시예가 제시될 것이다. 본 발명은 다른 실시예가 가능하며, 일부 특정 내용들은 본 발명의 범위 안에서 다양한 변형이 가능함을 알 수 있을 것이다. 따라서, 도면과 상세한 설명은 설명을 위한 것일 뿐 본 발명을 제한하는 것으로 간주되어서는 안된다.
도 1은 종래의 트랜지스터 제조에 있어서 발생되는 도판트 확산 유출을 모식적으로 도시한다.
도 2 내지 4는 본 발명의 실시예에 따른 방법의 순차적인 공정을 모식적으로 설명한다.
도 5 내지 8은 본 발명의 또 다른 실시예에 따른 방법의 순차적인 공정을 모식적으로 도시한다.
도 2 내지 4 및 도 5 내지 8에서 동일한 요소나 구성 성분은 동일 부호로 표기된다.
본 발명은 고집적, 소형화된, 신뢰성 높은 반도체 장치에 대한 지속적인 요구를 충족한다. 본 발명은 얕은 소스/드레인 확장부로부터 산화물 라이너로 불순물의 확산 유출을 막을 수 있는 장벽을 의도적으로 생성시킴으로써 트랜지스터 성능이 향상된 반도체 장치 및 그 제조 방법을 제공한다. 이러한 목적을 달성하기 위하여 본 발명의 실시예에 따르면 불순물을 상기 산화물 라이너로 이온 주입한다. 따라서, 본 발명은 200 Å 내지 300 Å의 얕은 접합 깊이(Xj)를 유지하면서 붕소나 이불화붕소와 같은 P형 불순물 등의 불순물이 확산 유출되는 것을 방지하거나 상당한 정도로 감소시키는 방법을 제공한다.
본 발명의 실시예에 따르면 반도체 기판 위에 형성된 게이트 유전층 표면에 게이트 전극을 형성하고 상기 게이트 전극을 마스크로 사용하여 상기 기판에 이불화붕소 등의 도판트를 이온 주입하고 얕은 소스/드레인 확장부를 형성한다. 이온 주입은 기존의 방법으로 수행될 수 있는데, 예를 들어 이불화붕소를 사용하여 약 5×1014 내지 약 2×1015 ions/cm2의 주입량과 약 1 내지 3 KeV의 주입 에너지로 이온 주입할 수 있으며, 그 결과 통상 약 1×1020 내지 6×1020 atoms/cm3 의 불순물 농도가 형성된다.
이어서, 실리콘 산화물 라이너를 상기 게이트 전극의 측면 및 상면과 상기 기판 상면에 약 50 Å 내지 200 Å의 두께로 증착한다. 그 다음, 이온 주입을 수행하여, 얕은 소스/드레인 확장부를 형성하는데 사용된 것과 실질적으로 동일한 조건 에서, 즉 약 5×1014 내지 약 2×1015 ions/cm2의 주입량과 약 1 내지 3 KeV의 주입 에너지로 이불화붕소 불순물을 상기 산화물 라이너에 이온 주입할 수 있으며, 그 결과 약 1×1020 내지 6×1020 atoms/cm3 의 불순물 농도가 형성된다.
이어서, 실리콘 질화물 또는 실리콘 산화질화물 등의 스페이서층을 약 600 Å 내지 1200 Å의 두께로 증착한다. 그 다음, 이방성 식각을 수행하여 측벽 스페이서를 형성한다. 그 다음, 이불화붕소를 이온 주입하여 적정농도로 도핑되거나 혹은 고농도로 도핑된 비교적 깊은 소스/드레인 주입부를 형성한다. 상기 게이트 전극 상면의 실리콘 산화물 라이너 부분은 상기 소스/드레인 주입부의 형성 이전 또는 이후 어느 경우에도 불산을 사용하여 제거할 수 있다. 그 다음, 활성화 어닐링을 수행한다. 상기 실리콘 산화물 라이너로 도판트를 의도적으로 주입하여 확산 장벽층을 생성시킴으로써 상기 스페이서층 형성과 활성화 어닐링 등의 후속 공정 중에 상기 얕은 소스/드레인 영역으로부터 불순물이 확산 유출되는 것을 방지하거나 상당히 감소시킨다.
도 2 내지 4에 본 발명의 일실시예가 도시되어 있으며, 동일 요소들은 동일 부호 및 번호로 표시하였다. 도 2를 참조하면, 통상 도핑된 다결정질 물질인 게이트 전극(21)이, 통상 도핑된 단결정 실리콘이거나, 반도체 기판에 형성된 에피택시층, 혹은 우물 영역인 기판(20) 위에 형성되어 있다. 상기 게이트 전극(21)을 마스크로 사용하여 이불화붕소 등의 불순물을 기판(20)에 이온 주입하여 얕은 소스/드레인 확장부(23)를 형성한다. 이어서, 도 3에 도시된 바와 같이, 실리콘 산화물 라이너(30)를 상기 게이트 전극(21)의 측면 및 상면과 상기 기판(20) 상면에 약 50 Å 내지 200 Å의 두께로 증착한다. 그 다음, 도 3에서 화살표(31)로 나타낸 바와 같이 이온 주입을 수행하여, 상기 얕은 소스/드레인 확장부(23)를 형성할 때와 실질적으로 동일한 농도로, 이불화붕소를 산화물 라이너(30)에 주입함으로써 얕은 소스/드레인 확장부(23)로부터 이불화붕소의 확산 유출을 방지하는 장벽을 형성한다.
이어서, 스페이서층을 증착하고 이방성 식각을 수행하여 도 4에 도시된 바와 같이 측벽 스페이서(40)를 기판 표면으로부터의 통상 약 600 Å 내지 1200 Å 두께로 형성한다. 실리콘 산화물 라이너(30)는 측벽 스페이서(40)를 형성하기 위한 식각 공정 동안 식각 저지층으로 작용하여 기판(20)의 손상을 방지한다. 후속적인 공정으로 상기 게이트 전극(21) 및 기판(20) 상면의 실리콘 산화물 라이너(30)를 불산으로 제거한다. 상기 게이트 전극(21) 및 기판(20) 상면의 실리콘 산화물 라이너(30)를 제거하기 이전 또는 제거한 다음에, 이온 주입을 하여 적정농도로 도핑되거나 혹은 고농도로 도핑된 깊은 소스/드레인 영역(41)을 형성하며, 그 결과 도 4의 구조가 형성된다.
본 발명의 또 다른 특징에 따르면, 이중 매립 산화물(BOX) 실리콘-온-인슐레이터(SOI) 구조에서 소스 및 드레인 영역의 두께를 선택적으로 최적화할 수 있는 방법이 포함된다. 이러한 방법을 도 5 내지 8을 참조하여 설명하며, 동일 요소는 동일 부호로 표기하였다. 도 5를 참조하면, 이중 BOX 구조는 실리콘으로 이루어지는 기판(50), BOX(51), 실리콘층(52), BOX(53) 및 실리콘층(54)으로 구성된다. 게이트 전극(55)이 게이트 유전층(56)을 사이에 두고 상기 이중 BOX 기판에 형성되며, 측벽 스페이서(57)가 게이트 전극(55) 측면에 형성된다.
이어서, 도 6에 도시된 바와 같이 구조물의 소스 측에 포토레지스트 마스크(60)를 형성한다. 그 다음, 도 7에 도시된 바와 같이 식각을 하여 상부 실리콘층(54) 및 상부 BOX층(53)을 드레인 측에서 제거한다. 이어서, 도 8에 도시된 바와 같이, 하부 실리콘층(52)으로부터 실리콘을 에피텍시 성장시킨다. 이러한 방식으로, 소스 영역(54B)에 독립적으로 깊은 드레인 영역(54A)을 형성시킬 수 있다.
본 발명에 따르면, 트랜지스터 성능이 향상되고 200 Å 내지 300 Å 정도로 접합 깊이(Xj)가 얕은 반도체 장치를 제조할 수 있다. 얕은 소스/드레인 확장부에서와 실질적으로 동일한 농도로 동일 타입의 불순물을 산화물 라이너에 주입하여 상기 얕은 소스/드레인 확장부로부터 불순물이 확산 유출되는 것을 방지하거나 상당히 감소시키고 부수적으로 소스/드레인 확장부의 저항을 개선하며 트랜지스터 성능을 크게 향상시켜 지속적인 소형화 노력에 부응한다.
본 발명은 어떠한 타입의 반도체 장치 제조에 있어서도 유용하다. 본 발명은 특히 디자인룰이 약 0.12 micron 정도인 고집적 반도체 장치 제조에 유용하다.
전술된 내용에 있어서, 여러 가지 특정 사항, 예를 들어 특정 물질, 구조, 반응물, 공정 등은 본 발명을 더욱 명확히 이해할 수 있도록 제시된 것이며, 본 발명은 앞서 제시된 내용들에 한정되지 않는다. 공지의 공정 물질 및 방법은 본 발명이 불필요하게 모호해지지 않도록 하기 위하여 언급되지 않았다.
본 명세서에서는 단지 최선의 실시예와 몇가지 변형만을 기술하였을 뿐이다. 본 발명은 다른 다양한 기술 및 조건을 이용할 수 있으며 발명의 사상적 범위 내에서 변형 및 개량이 가능함을 이해할 수 있을 것이다.

Claims (11)

  1. 측면이 있는 게이트 전극(21)을 게이트 유전층(22)을 사이에 두고 기판(20) 상면에 형성하는 단계와;
    상기 게이트 전극(21)을 마스크로 사용하여 상기 기판에 도판트를 이온 주입하여 얕은 소스/드레인 확장부(23)를 형성하는 단계와;
    상기 게이트 전극(21)의 측면 및 상기 기판(20)의 상면에 산화물 라이너(30)를 형성하는 단계와; 그리고
    상기 산화물 라이너(30)에 도판트를 이온 주입하는 단계를 포함하며,
    상기 산화물 라이너(30)에 주입되는 도판트는 활성 불순물 도판트인 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 산화물 라이너(30)에 스페이서 물질 층(40)을 증착하는 단계와;
    상기 산화물 라이너(30)에 측벽 스페이서(40)를 형성하기 위하여 식각하는 단계와;
    상기 기판(20)에 도판트를 이온 주입하여 적정 농도로 혹은 고농도로 도핑된 깊은 주입부(41)(deep moderate or heavily doped implants)를 형성하는 단계와; 그리고
    활성화 어닐링을 수행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 산화물 라이너(30)는 실리콘 산화물로 형성하고, 상기 측벽 스페이서(40)는 실리콘 질화물 또는 실리콘 산화질화물로 형성하는 하는 반도체 장치 제조 방법.
  5. 제 3항에 있어서,
    상기 도판트로서, P형 불순물을 이온 주입하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 도판트로서, 붕소(B) 또는 이불화붕소(BF2)를 이온 주입하는 반도체 장치 제조 방법.
  7. 제 3항에 있어서, 상기 도판트를 상기 기판(20)에 이온 주입하여 제1 불순물 농도의 얕은 소스/드레인 확장부(23)를 형성하고; 그리고
    상기 제1 불순물 농도와 실질적으로 동일한 불순물 농도로 상기 산화물 라이너(30)에 상기 도판트를 이온 주입하는 반도체 장치 제조 방법
  8. 제 7항에 있어서, 상기 도판트를 상기 기판에 이온 주입하여 얕은 소스/드레인 확장부(23)를 형성하고 1×1020 내지 2×1020 atoms/cm3 의 농도로 상기 산화물 라이너(30)에 상기 도판트를 이온 주입하는 반도체 장치 제조 방법
  9. 제 3항에 있어서, 상기 산화물 라이너(30)의 도판트 농도가 1 원자퍼센트가 되도록 도판트 불순물을 산화물 라이너(30)에 이온 주입하는 반도체 장치 제조 방법.
  10. 제 6항에 있어서, 상기 산화물 라이너(30)에 5×1014 내지 2×1015 ions/cm2의 주입량과 1 내지 3 KeV의 주입 에너지로 이불화붕소를 이온 주입하는 반도체 장치 제조 방법.
  11. 제 1항에 있어서, 상기 산화물 라이너(30)를 50Å 내지 200Å의 두께로 형성하는 반도체 장치 제조 방법.
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