CN1296987C - 接触孔的制造方法以及半导体元件的制造方法 - Google Patents

Abstract

本发明提供一种接触孔的制造方法以及一种半导体元件的制造方法。首先提供一衬底，且衬底上形成有数个导电结构。接着进行离子注入步骤。随后进行热工艺，以在导电结构的侧壁上以及未被导电结构覆盖的衬底表面上形成衬层，其中形成在导电结构侧壁处的衬层的厚度小于形成在衬底表面上的衬层的厚度。接着在导电结构两侧形成间隙壁。随后在衬底上方形成绝缘层，并使图案化绝缘层图案化，以在相邻的其中两个导电结构之间形成接触孔。由于本发明在导电结构的侧壁处形成的衬层厚度较薄，因此后续无须再进行侧壁衬层的蚀刻，因而可以确保衬底表面上的衬层的厚度的均匀性。

Description

接触孔的制造方法以及半导体元件的制造方法

技术领域

本发明涉及一种半导体制造方法，特别地涉及一种接触孔的制造方法以及一种半导体元件的制造方法。

背景技术

随着半导体技术的进步，元件的尺寸也不断地缩小，进入深亚微米的领域中。当集成电路的集成度增加时，使得晶片的表面无法提供足够的面积来制作所需的互连线(Interconnect)，因此为了配合元件缩小后所增加的互连线需求，两层以上的多层金属互连线的设计，便成为超大型集成电路(VLSI)技术所必须采用的方式。此外，不同金属层之间若要导通，则必须在两金属层之间的绝缘层挖一开口并填入导电材料，以形成导通两金属层的插塞结构。

为了克服愈来愈小的线宽以及防止接触孔发生未对准(Misalignment)，通常许多半导体元件会采用自对准接触孔的设计。特别是在存储元件中，将衬底中的掺杂区与形成在衬底上方的位线电连接的方式，通常都是使用自对准接触孔的设计。

图1A至图1F，所示的是公知的一种存储元件中接触孔的制造流程的剖面图。

请参照图1A，提供衬底100，衬底100上已形成有具有顶盖层110的栅极结构112，且每一栅极结构112包括栅极介电层104、多晶硅层106以及金属硅化物层108。其中，图中所标示的区域102为后续预定形成位线接触孔的区域，而区域103为后续预定不形成位线接触孔的区域。

接着，请参照图1B，进行硅化钨的蚀刻步骤，以移除硅化钨层108的侧壁的部分厚度，使得金属硅化物层108a相对其它膜层凹陷。

随后，请参照图1C，进行一热氧化工艺，以在栅极结构112的侧壁上以及未被栅极结构112覆盖的衬底100的表面上形成氧化物衬层(oxideliner)114。由于在先前步骤中已经移除了金属硅化物层108侧壁的部分厚度，因此在该热氧化工艺中，可以避免金属硅化物层108a因晶粒生长而造成侧面凸起(lateral extrusion)。

随后，请参照图1D，在衬底100上方形成光致抗蚀剂层116，覆盖住区域103，即预定不形成位线接触孔的区域。接着，进行侧壁氧化层(SWOX)蚀刻步骤以减薄被光致抗蚀剂层116露出的氧化物衬层114，从而形成氧化物衬层114a。在此，将区域102中的氧化物衬层114减薄的目的是为了提高此处的空隙(开口)的宽度，减小其深宽比，以加大后续蚀刻或沉积的工艺窗(process window)。

请参照图1E，移除光致抗蚀剂层116之后，在栅极结构112以及顶盖层110的侧壁上形成间隙壁118。而形成间隙壁118的方法为首先在上述所形成的结构的表面形成氮化硅层(未示出)，再各向异性蚀刻氮化硅层以形成氮化硅间隙壁118。然而，在上述各向异性蚀刻步骤中，由于区域102中的氧化物衬层114a厚度已经比较薄，因而此时可能会使露出的氧化物衬层114a被移除部分厚度，甚至被完全移除，从而使衬底100的表面暴露出来。

请参照图1F，在衬底100上方沉积绝缘层120。并且进行光刻蚀刻工艺，以使绝缘层120图案化，从而在区域102中的相邻的两个栅极结构112之间形成自对准接触孔(self-aligned contact，SAC)122。

值得注意的是，由于在先前的步骤中，区域102中的衬底100表面已被露出，以及为了确保其它接触孔(未示出)暴露出衬底，因此在自对准接触孔122的蚀刻工艺过程中，将会直接蚀刻到衬底100表面，从而造成损伤(damage)117。

通常在标记117处的衬底100中都会形成有掺杂区(未示出)，因此若该处遭到损坏，将可能会造成结漏(junction leakage)问题。而且，为了因衬底100表面的损坏而造成掺杂区浓度的不足，通常还需要额外的进行一离子注入步骤，以确保掺杂区的浓度为足够的。如此，将使得工艺步骤比较繁杂，并且可能造成短沟道效应(short channel effect)。

发明内容

因此本发明的目的是提供一种接触孔的制造方法，以解决公知的位线接触孔的工艺中容易对衬底表面造成损伤从而导致结漏的问题。

本发明的另一目的是提供一种接触孔的制造方法，以解决公知的位线接触孔的工艺中工艺比较复杂的缺点。

本发明提供一种接触孔的制造方法，该方法首先提供衬底，在衬底上已形成有数个导电结构，例如栅极结构。接着进行一离子注入步骤，该离子注入步骤可以为倾斜离子注入步骤，其在导电结构的侧壁的表面注入离子，例如氮离子。或者为垂直离子注入步骤，其在导电结构之间的衬底的表面注入氧离子或氩离子。在此，在进行离子注入步骤之前或之后，可以选择性的进行金属硅化物的蚀刻步骤，以蚀刻栅极结构的金属硅化物层的侧壁的部分厚度。随后再进行热工艺，以在导电结构的侧壁上以及未被导电结构覆盖的衬底上形成一衬层(liner)，其中形成在导电结构侧壁上的衬层的厚度小于形成在衬底表面上的衬层的厚度。接着在上述导电结构两侧形成间隙壁。随后，在衬底上方形成绝缘层，并且使绝缘层图案化，从而在相邻的两个导电结构之间形成接触孔。

本发明提供一种半导体元件的制造方法，其首先提供一衬底，且在衬底上已形成有数个栅极结构，并且在栅极结构上具有一顶盖层。接着进行离子注入步骤，该离子注入步骤可以为倾斜离子注入步骤，其在栅极结构以及顶盖层的侧壁的表面注入离子，例如氮离子。或者为垂直离子注入步骤，其在导电结构之间的衬底表面注入氧离子或氩离子。在此，在进行离子注入步骤之前或之后，可以选择性的进行金属硅化物的蚀刻步骤，以蚀刻栅极结构的金属硅化物层的侧壁的部分厚度。随后进行热工艺，以在栅极结构与顶盖层的侧壁上以及未被栅极结构覆盖的衬底上形成一衬层，其中形成在栅极结构与顶盖层侧壁处的衬层的厚度小于形成在衬底表面的衬层的厚度。

本发明利用倾斜离子注入法或是垂直离子注入法，以使后续在栅极结构侧壁处所形成的衬层的厚度较薄，而栅极结构之间的衬底表面处所形成的衬层的厚度较厚，如此可以使栅极结构之间具有较宽的空隙，以加大后续蚀刻工艺以及沉积工艺的工艺窗。

另外，由于本发明的方法不需再进行侧壁衬层的蚀刻，因此可以确保位于衬底上的衬层的厚度的均匀性，因此在后续步骤中不会因为衬层厚度的不均匀而导致衬底表面受到蚀刻工艺的损伤。

由于本发明的接触孔的制造方法可以避免衬底表面(掺杂区)受到损伤，因此可以防止结漏的发生。另外，不需要再额外进行离子注入步骤来弥补掺杂区浓度的不足，因而简化了工艺步骤。

为了使本发明的上述的和其它的目的、特征和优点能更加明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：

附图说明

图1A至图1F为公知的一种存储元件中的接触孔的制造流程的剖面图；以及

图2A至图2G为根据本发明的一优选实施例的一种接触孔的制造流程的剖面图。

附图标记说明

100：衬底

102、103：区域

104：栅极介电层

106：多晶硅层

108、108a：金属硅化物层

110：顶盖层

112：栅极结构

114、114a：氧化物衬层

116：光致抗蚀剂层

117：被损伤的衬底表面

118：间隙壁

120：绝缘层

122：接触孔

200：倾斜离子注入步骤

200a：垂直离子注入步骤

202、202a：衬层

X：宽度

Y：高度

具体实施方式

图2A至图2F示出的是根据本发明的一优选实施例的一种接触孔的制造流程的剖面图。

请参照图2A，首先提供衬底100，衬底100上已形成有数个导电结构112，且导电结构112的顶部还形成有顶盖层110。其中，图中所标示的区域102为后续预定形成位线接触孔的区域，而区域103为后续预定不形成位线接触孔的区域。因此，区域102为记忆单元区中预定形成位线接触孔的区域，而区域103为例如外围电路区或记忆单元区中预定不形成位线接触孔的区域。

在一优选实施例中，导电结构112例如为栅极结构，其由栅极介电层104、多晶硅层106以及金属硅化物层108构成，且形成导电结构112的方法例如为首先在衬底100上依序沉积介电层(未示出)、多晶硅层(未示出)、金属硅化物层(未示出)以及氮化硅层(未示出)，随后利用光刻蚀刻工艺图案化氮化硅层以形成顶盖层110，此后再以顶盖层110为蚀刻掩模来图案化金属硅化物层以及多晶硅层，以形成栅极结构112。在此，在定义栅极结构112之蚀刻过程中，可能会移除衬底100表面上的栅极介电层104的部分厚度，从而使该处的栅极介电层104的厚度较薄。

请参照图2B，进行倾斜离子注入步骤200，以在栅极结构112以及顶盖层110的侧壁表面注入离子。特别地，倾斜离子注入步骤200只会在栅极结构112以及顶盖层110的侧壁表面注入离子，而不会注入在衬底100表面上。因此，倾斜离子注入步骤200的倾斜角度需要控制得适当，以使离子仅注入到栅极结构112以及顶盖层110的侧壁表面处。换言之，若栅极结构112之间的空隙宽度为X而高度为Y，则倾斜离子注入步骤200的倾斜角度的最小值θ为tanθ＝X/Y。换言之，倾斜离子注入步骤200的倾斜角度至少大于角度θ。

在一优选实施例中，倾斜离子注入步骤200所使用的离子在热氧化工艺中具有抑制氧化层膜层生长的性质，例如为氮离子，且倾斜离子注入步骤200的能量例如为介于5KeV至15KeV之间，注入的剂量例如为介于5×10¹³/cm²至5×10¹⁴/cm²之间。

本发明除了可以利用倾斜离子注入步骤200，以在栅极结构112和顶盖层110的侧壁表面注入能抑制氧化层膜层生长的离子之外，也可以利用垂直离子注入步骤来取代倾斜离子注入步骤。请参照图2C，换言之，在图2A的步骤之后，接着进行如图2C所示的步骤，即进行垂直离子注入步骤200a，以在栅极结构112之间的衬底100的表面注入离子。特别地，垂直离子注入步骤200a只会在栅极结构112之间的衬底100表面注入离子，而不会注入到栅极结构112以及顶盖层110的侧壁上。

在一优选实施例中，垂直离子注入步骤200a所使用的离子在热氧化工艺中具有促进氧化层膜层生长的性质，例如为氧离子或氩离子。

在进行倾斜离子注入步骤200或垂直离子注入步骤200a之前或之后，可以选择性地进行一金属硅化物的蚀刻步骤，以选择性蚀刻栅极结构112的金属硅化物层108侧壁的部分厚度，如图2D所示。其中，该蚀刻步骤例如为利用RCA1蚀刻液来进行蚀刻，且因顶盖层110、多晶硅层106以及栅极介电层104都不易被该蚀刻液侵蚀，因此只有被露出来的金属硅化物层108侧壁处会被部分蚀刻，从而形成相对凹陷的金属硅化物层108a。

而进行金属硅化物的蚀刻步骤的目的是因为金属硅化物层108在后续的热工艺中容易因晶粒的长大而造成侧面凸起，而侧面凸起的金属硅化物层108可能会造成非预期的短路现象，因此预先对金属硅化物层108的侧壁部分进行蚀刻将可以防止上述问题的发生。

然而，因为本发明在栅极结构112以及顶盖层110的侧壁处已注入有氮离子，其已经可以降低金属硅化物层108在后续热工艺中的侧面凸起的程度。另外，若上述步骤是在栅极结构112之间的衬底100的表面注入促进氧化硅膜层生长的离子，则后续热工艺进行的时间可以缩短，以减少热预算(thermal budget)，其同样可以降低金属硅化物层108在热工艺中的侧面凸起的程度。因此，图2D的金属硅化物的蚀刻步骤是可以选择性地进行的，换言之，在本发明中，金属硅化物的蚀刻步骤可以选择不进行，也可以选择进行，而且可以选择在进行倾斜离子注入步骤200之前进行或之后进行。

请参照图2E，进行一热工艺，以在栅极结构112的侧壁上以及未被栅极结构112覆盖的衬底100上形成衬层202，且形成在栅极结构112的侧壁处的衬层202的厚度小于形成在衬底100表面上的衬层202的厚度。由于在先前步骤中已在栅极结构112的侧壁处注入了抑制氧化硅膜层生长的离子，或是在位于栅极结构112之间的衬底100表面注入了促进氧化硅膜层生长的离子，因此在上述热工艺之后，形成在栅极结构112的侧壁处的衬层202的厚度会小于形成在衬底100表面上的衬层202的厚度。该热工艺例如为首先进行一快速热工艺，接着进行一快速热氧化工艺，以形成氧化硅衬层202。

此时，因栅极结构112的侧壁处的衬层202的厚度比较薄，因而无须再进行公知的侧壁氧化层(SWOX)蚀刻步骤来扩大栅极结构112之间的空隙宽度。因此，可以确保区域102以及区域103中的衬层202的厚度的均匀性。

请参照图2F，在栅极结构112以及顶盖层110的侧壁上形成间隙壁118。形成间隙壁118的方法例如为首先在上述所形成的结构的表面上形成氮化硅层(未示出)，随后再各向异性蚀刻氮化硅层以形成氮化硅间隙壁118。在此，因为先前所形成的衬层202在衬底100表面处的厚度较厚，因此可以确保在上述形成间隙壁118的蚀刻过程中，衬层202不会被完全蚀刻开，换言之，可以确保衬底100表面不会被暴露出来。

请参照图2G，在衬底100上方沉积绝缘层120，绝缘层120例如为氧化硅绝缘层。之后，使绝缘层120图案化，以在区域102中相邻的两个栅极结构112之间形成自对准接触孔122，并且露出衬底100表面。

特别值得一提的是，先前在栅极结构112与顶盖层110的侧壁表面注入氮离子，其除了可以使后续在该处所形成的衬层202厚度较薄之外，还具有另一优点，即在定义自对准接触孔的蚀刻过程中，可以提高氮化硅材质的顶盖层与间隙壁对氧化硅材质的绝缘层的蚀刻选择比。

随后，在开口122中填入金属材料(未示出)，以形成接触孔，以使衬底100中的掺杂区与后续所形成的位线电连接。

本发明利用倾斜离子注入法或垂直离子注入法，使得后续在栅极结构侧壁处所形成的衬层的厚度较薄，而位于栅极结构之间的衬底表面处所形成的衬层厚度较厚，由此可以使栅极结构之间具有较宽的空隙，以加大后续蚀刻工艺以及沉积工艺的工艺窗。

在本发明中，形成于预定形成接触孔处的衬层的厚度与形成在未预定形成接触孔处的衬层的厚度均匀一致，因此在后续步骤中不会产生因衬层厚度不均匀而导致衬底表面受到蚀刻工艺的损伤。

由于本发明的接触孔的制造方法可以避免衬底表面(掺杂区)受到损伤，因此可以防止结漏的发生。另外，还无需再额外进行离子注入步骤来弥补掺杂区浓度的不足。

另外，栅极结构的侧壁表面注入有氮离子还具有另一优点，即在自对准接触孔的蚀刻过程中，可以提高氮化硅材质的顶盖层和间隙壁对氧化硅材质的绝缘层的蚀刻选择比。

虽然本发明已以优选实施例披露如上，然而其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围的情况下，应可以作出一些改动和润饰，因此本发明的保护范围应当以所附的权利要求书所界定的为准。

Claims (16)

1.一种接触孔的制造方法，包括：

提供一衬底，该衬底上已形成有多个导电结构；

进行一离子注入步骤；

进行一热工艺，以在该些导电结构的侧壁上以及未被该些导电结构覆盖的该衬底表面上形成一衬层，其中形成在该些导电结构侧壁处的该衬层的厚度小于形成在该衬底表面上的该衬层的厚度；

在该衬底上方形成一绝缘层，覆盖该些导电结构；以及

图案化该绝缘层，以在相邻的两个导电结构之间形成一接触孔，

其中，该离子注入步骤为一倾斜离子注入步骤，以在该些导电结构的侧壁表面注入离子，其中该离子在热工艺中具有抑制氧化层膜层生长的性质；或者该离子注入步骤为一垂直离子注入步骤，以在该些导电结构之间的衬底表面注入离子，其中该离子在热工艺中具有促进氧化层膜层生长的性质。

2.如权利要求1所述的接触孔的制造方法，其中该些导电结构上形成有顶盖层，该倾斜离子注入步骤还在该顶盖层的侧壁表面注入离子。

3.如权利要求1所述的接触孔的制造方法，其中在该些导电结构的侧壁处所注入的离子包括氮离子。

4.如权利要求1所述的接触孔的制造方法，其中在该些导电结构之间的衬底表面处所注入的离子包括氧离子或氩离子。

5.如权利要求1所述的接触孔的制造方法，其中形成该些导电结构的方法包括：

在该衬底上形成一栅极介电层、一多晶硅层、一金属硅化物层以及一氮化硅层；

图案化该氮化硅层；以及

图案化该金属硅化物层以及该多晶硅层，以形成多个栅极结构，且每一该些栅极结构具有一顶盖层。

6.如权利要求5所述的接触孔的制造方法，其中在进行该离子注入步骤之前，还包括进行一金属硅化物层蚀刻步骤，以移除该金属硅化物层侧壁的部分厚度。

7.如权利要求5所述的接触孔的制造方法，其中在进行该离子注入步骤之后，还包括进行一金属硅化物层蚀刻的步骤，以移除该金属硅化物层侧壁的部分厚度。

8.如权利要求1所述的接触孔的制造方法，其中在该些导电结构的侧壁上以及未被该些导电结构覆盖的该衬底表面上形成该衬层之后的步骤包括：

在该些导电结构的侧壁上形成一间隙壁；

在该衬底上方形成该绝缘层，覆盖该些导电结构；以及

图案化该绝缘层，以在相邻的两个导电结构之间形成一自对准接触孔。

9.如权利要求1所述的接触孔的制造方法，其中该热工艺包括首先进行一快速热工艺，随后再进行一快速热氧化工艺。

10.一种半导体元件的制造方法，包括：

提供一衬底，该衬底上形成有多个栅极结构，且每一该些栅极结构上具有一顶盖层；

进行一离子注入步骤；以及

进行一热工艺，以在该些栅极结构与该顶盖层的侧壁上以及未被该些栅极结构覆盖的该衬底表面上形成一衬层，其中形成在该些栅极结构与该顶盖层的侧壁处的该衬层的厚度小于形成在该衬底表面上的该衬层的厚度，

其中，该离子注入步骤为一倾斜离子注入步骤，以在该些导电结构以及该顶盖层的侧壁表面注入离子，其中该离子在热工艺中具有抑制氧化层膜层生长的性质；或者该离子注入步骤为一垂直离子注入步骤，以在该些导电结构之间的衬底表面注入离子，其中该离子在热工艺中具有促进氧化层膜层生长的性质。

11.如权利要求10所述的半导体元件的制造方法，其中在该些导电结构的侧壁处所注入的离子包括氮离子。

12.如权利要求10所述的半导体元件的制造方法，其中在该些导电结构之间的衬底表面处所注入的离子包括氧离子或氩离子。

13.如权利要求10所述的半导体元件的制造方法，其中形成该些栅极结构的方法包括：

在该衬底上形成一栅极介电层、一多晶硅层、一金属硅化物层以及一氮化硅层；

图案化该氮化硅层；以及

图案化该金属硅化物层以及该多晶硅层。

14.如权利要求13所述的半导体元件的制造方法，其中在进行该离子注入的步骤之前，还包括进行一金属硅化物层蚀刻的步骤，以移除该金属硅化物层侧壁的部分厚度。

15.如权利要求13所述的半导体元件的制造方法，其中在进行该离子注入步骤之后，还包括进行一金属硅化物层蚀刻步骤，以移除该金属硅化物层的侧壁的部分厚度。

16.如权利要求10所述的半导体元件的制造方法，其中该热工艺包括首先进行一快速热工艺，随后再进行一快速热氧化工艺。

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