CN1585128A - 高度集成半导体器件及其制造方法 - Google Patents

高度集成半导体器件及其制造方法 Download PDF

Info

Publication number
CN1585128A
CN1585128A CNA2004100576614A CN200410057661A CN1585128A CN 1585128 A CN1585128 A CN 1585128A CN A2004100576614 A CNA2004100576614 A CN A2004100576614A CN 200410057661 A CN200410057661 A CN 200410057661A CN 1585128 A CN1585128 A CN 1585128A
Authority
CN
China
Prior art keywords
grid
layer
drain region
semiconductor substrate
silicide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100576614A
Other languages
English (en)
Other versions
CN100431152C (zh
Inventor
吴明焕
高荣健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1585128A publication Critical patent/CN1585128A/zh
Application granted granted Critical
Publication of CN100431152C publication Critical patent/CN100431152C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种具有能保证接触阈量硅化物层的高度集成半导体器件及制造该高度集成半导体器件的方法。该高度集成半导体器件包括在半导体衬底上形成一栅极。在栅极两侧上的半导体衬底的预定上部中形成一源极区和一漏极区，使源极区和漏极区的每一个都含有一轻掺杂漏极(LDD)区和一重掺杂区。在栅极、源极区和漏极区上形成一硅化物层。该硅化物层具有一起电阻接触作用的足够厚度并且形成于源极区和漏极区的每一个的LDD区和重掺杂区上。

Description

高度集成半导体器件及其制造方法
技术领域
本发明涉及一种高度集成半导体器件以及一种制造高度集成半导体器件方法，特别是涉及一种具有能保证接触阈量的硅化物层的高度集成半导体器件以及制造该高度集成半导体器件的方法。
背景技术
随着半导体器件集成程度的增加，半导体器件的尺寸和线宽的减小，导致了半导体器件的接线电阻和接触电阻的增加。这种电阻的增加会降低半导体器件的操作速度。
为了减少接线电阻和接触电阻，在《用于超大规模集成电路时代的硅处理(Silicon processing for the VLSI Era)》(第4卷，第604页)中提出了一种在金属氧化物半导体(MOS)晶体管的栅极、源极区和漏极区上形成一自对准硅化物(SALICIDE)层。
结合图1和2描述一现有的具有自对准硅化物层的高度集成半导体器件。
参考图1，一栅绝缘层15和一多晶硅层18顺序地淀积在半导体衬底10的上面，例如，将硅衬底、栅绝缘层15和多晶硅层18的预定部分构图以形成栅极20。向在栅极20的两侧上的半导体衬底10的预定部分注入低浓度杂质离子以形成轻掺杂漏极(LDD)区25a和25b。然后，沿栅极20的侧壁形成一绝缘间隔层30，并且在间隔层30两侧上的半导体衬底10的预定部分中形成高掺杂区35a和35b，从而形成一源极区40a和一漏极区40b。接下来，在所得结构上淀积一过渡金属层(未示出)，并实施热处理。由硅构成的栅极20、源极区40a和漏极区40b与过渡金属层发生反应，从而在栅极20、源极区40a和漏极区40b上形成一硅化物层45。然后，除去过渡金属层的未反应部分。由于在随后与金属层连接的栅极20、源极区40a和漏极区40b上形成具有低电阻的硅化物层45，接线电阻和接触电阻就被减少了。
参考图2，在图1的所得结构上淀积一层间绝缘层50，并且直到源极区40a和漏极区40b被暴露它才会被蚀刻，从而形成一接触孔55a。
然而，随着半导体器件集成程度的增加，源极区40a和漏极区40b的尺寸减小了。由于接触孔必要阈量的缺少，在形成接触孔的影印石版工艺期间可能发生未对准现象。如图2所示，如果发生未对准，可能会形成通过间隔层30的一接触孔55，从而暴露LDD区25a。由于被接触孔55暴露的LDD区25a具有相对低的杂质浓度和高电阻，那么当LDD区25a随后与金属层接触时，在LDD区25a和金属层(未示出)之间的接触电阻就会增加。
此外，随着在高度集成半导体器件中栅极线宽的减少，源极区40a和漏极区40b的深度也会降低。因此，小于0.1μm的设计标准就要求小于大约800的结深。
如果在具有浅结深的源极区40a和漏极区40b上形成硅化物层45，硅化物层必须也要薄，并且制造源极区40a和漏极区40b的硅的大部分用于形成引起结泄漏电流的硅化物层45。
发明内容
本发明提供了一种高度集成半导体器件，包括：一半导体衬底；在半导体衬底的预定部分淀积的一栅极；在栅极两侧上的半导体衬底的预定部分形成的一外延层，以便能使栅极凹进外延层一预定深度；在外延层内和外延层下方的半导体衬底的预定上部形成一源极区和一漏极区，以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；沿栅极的侧壁形成一偏置间隔层，使栅极与源极区和漏极区绝缘；在栅极、源极区和漏极区上形成一硅化物层，其中硅化物层形成在源极区和漏极区中的每一个的轻掺杂漏极区和重掺杂区上。
在一个实施例中，硅化物层具有起欧姆接触层作用的足够的厚度。
外延层可以是硅层或硅-锗层。外延层的厚度可在大约250至350的范围内。源极区和漏极区的每一个可具有800至1000的深度。
偏置间隔层可有一最小厚度使传导层彼此绝缘。偏置间隔层可具有150-250的厚度。
在一个实施例中，硅化物层比外延层薄。
硅化物层可由包括钛、钴、镍、铂和这些金属化合物的组中的金属构成。
在一个实施例中，半导体衬底是一绝缘体上硅(silicon-on-insulator)衬底。
该高度集成半导体器件可还包括一沿着偏置间隔层的侧壁形成的自对准间隔层。根据本发明另一方面，提供一种高度集成半导体器件包括：一半导体衬底；在半导体衬底上淀积的一栅极；在栅极两侧上的半导体衬底预定部分淀积的一外延层，以便栅极凹进外延层的一预定深度；在外延层内以及在外延层下方的预定上部形成的一源极区和一漏极区，以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；沿栅极的侧壁形成一偏置间隔层，使栅极与源极区和漏极区绝缘；沿偏置间隔层两侧形成一绝缘间隔层；在栅极、源极区和漏极区上形成的一硅化物层，其中形成在重掺杂区上的硅化物层部分比形成在轻掺杂漏极区的硅化物层部分厚。根据本发明的另外一方面，提供了制造一高度集成半导体器件的方法，该方法包括：在半导体衬底上形成一栅极；沿栅极的例壁形成一偏置间隔层；将在栅极的两侧上的半导体衬底的预定部分生长到一预定厚度，来形成一有选择外延生长层；在栅极两侧上的半导体衬底的预定已生长部分内形成一源极区和一漏极区，以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；在栅极、源极区和漏极区形成一硅化物层，其中该硅化物层形成在轻掺杂漏极区和重掺杂区的每一个之上。
在一个实施例中，偏置间隔层具有使传导层彼此绝缘所需的最小厚度。偏置间隔层的形成可包括：再氧化栅极和半导体衬底；在所得结构上淀积一绝缘层到一预定厚度；和各向异性地蚀刻绝缘层。
在一个实施例中，源极区和漏极区的形成包括：向栅极两侧上的半导体衬底的预定部分注入低浓度杂质以形成轻掺杂漏极区；沿栅极的侧壁形成一轻掺杂漏极间隔层；向半导体衬底预定部分中注入高浓度杂质以形成一重掺杂层，以便在重掺杂层和栅极之间设置轻掺杂漏极间隔层；和除去轻掺杂漏极间隔层。
在一个实施例中，源极区和漏极区的形成及硅化物层的形成包括：向栅极两侧上的半导体衬底预定部分中注入低浓度杂质以形成轻掺杂漏极区；在轻掺杂漏极区上形成硅化物层；在栅极的侧壁形成一绝缘间隔层；和向半导体预定部分中注入高浓度杂质以形成重掺杂层，以便在重掺杂层和半导体衬底之间设置绝缘间隔层。硅化物层的形成可包括：在具有源极区、漏极区和栅极形成在其中的半导体衬底的所得结构上淀积一过渡金属层；热处理该过渡金属层以形成硅化物层；和除去该过渡金属层的剩余部分。该过渡金属层可由钛、钴、镍、铂和这些金属的化合物组成的组中的一金属构成。在一个实施例中，如果过渡金属层由钛和钴中选择一金属构成，则热处理步骤包括：首先在350-600℃的温度下热处理过渡金属层；其次在500-900℃的温度下热处理第一次热处理过的过渡金属层。如果过渡金属层由镍构成，那么热处理步骤可包括在350-600℃的温度下热处理过渡金属层。
在硅化物层形成之后，该方法可还包括沿偏置间隔层的侧壁形成一自对准间隔层。
根据本发明另外一个方面，提供一种制造高度集成半导体器件的方法，该方法包括：在半导体衬底形成一栅极；沿栅极的侧壁形成具有使传导层彼此绝缘所必需的最小厚度的偏置间隔层；在栅极两侧生长半导体衬底的预定部分到一预定厚度以形成一选择外延生长层；在栅极两侧上的半导体衬底预定已生长部分中形成一源极区和一漏极区以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；在栅极、源极区和漏极区上形成一第一层硅化物层；沿偏置间隔层两侧形成一绝缘间隔层；和在偏置间隔层两侧和栅极上的第一硅化物层的预定部分上形成一第二硅化物层。
附图说明
本发明前述和其它目的、特征和优点在发明的一个优选实施例的更详细的描述中体现出来，在附图中通过不同的视角涉及同一部分的参考特征。附图没有必要测量，而是把重点放在阐述本发明原理。
图1和2是一传统高度集成半导体器件的横截面视图。
图3是根据本发明的第一优选实施例的高度集成半导体器件的横截面视图。
图4A到4D是阐明图3中制造高度集成半导体器件的方法的横截面视图。
图5A和5B是解释图3中高度集成半导体器件一个改进的例子的横截面视图。
图6是根据本发明的第二优选实施例的高度集成半导体器件的横截面视图。
图7是根据本发明的第三优选实施例的高度集成半导体器件的横截面视图。
图8是根据本发明的第四优选实施例的高度集成半导体器件的横截面视图。
具体实施方式
将充分参考附图来描述本发明，在附图中说明了优选实施例。为了提供视觉上清晰和清楚地描述，对附图中元件的尺寸进行了夸大。
图3是根据本发明的第一实施例的高度集成半导体器件的横截面视图；图4A到4D是阐明图3中制造高度集成半导体器件的方法的横截面视图。
参考图3，在一半导体衬底100上形成一栅极110。半导体衬底100可以是，例如一硅衬底或者是一硅-锗衬底。栅极110包括一栅绝缘层105和一多晶硅层107。栅极110向半导体衬底100内凹进一预定厚度。也就是说，将在栅极110两侧上的半导体衬底100的表面提升到一预定厚度，以便与栅极110的侧壁重叠。与栅极110侧壁部分重叠的半导体衬底100的预定部分可为由硅或硅-锗构成的一选择外延生长(SEG)层120。半导体衬底100预定部分，也就是SEG层的厚度在100-1000的范围内，优选250-350。沿栅极110的侧壁形成一薄偏置间隔层115。在栅极110和半导体衬底100的预定部分之间插入偏置间隔层115，以使栅极110与半导体衬底100的预定部分绝缘。偏置间隔层115可为二氧化硅(SiO2)层、氮化硅(SiN)层、氧氮化硅(SiON)层或二氧化硅层、氮化硅层、氧氮化硅层的化合物组成。偏置间隔层115优选具有一使栅极110和半导体衬底100的预定部分绝缘所必需的最小厚度。在一个实施例中，最小厚度在150-250范围内。用作偏置间隔层115的二氧化硅层可具有50-100的厚度，并且用作偏置间隔层115的氮化硅层可具有100-150的厚度。
一源极区150a和一漏极区150b形成于半导体衬底100的预定上面部分并且包括SEG层120。源极区150a包括一轻掺杂漏极(LDD)区130a和一重掺杂区140a，并且漏极区150b包括一LDD区130b和一重掺杂区140b。源极区150a和漏极区150b都形成于SEG层120和SEG层120下方的半导体衬底100的预定上面部分中。在半导体衬底100的初始表面100a下面，源极区150a和漏极区150b有一浅结深，但是依靠SEG层120而具有足够的结深。源极区150a和漏极区150b的结深在大约在800-1000的范围内。
在栅极110、源极区150a和漏极区150b上形成一具有一预定厚度的硅化物层160。优选地，硅化物层160具有足够的厚度以便在随后地与传导内部连线接触时没有浪费地起欧姆接触层的作用。例如，该足够的厚度可在100-1000范围内。由于LDD区130a和130b没有被偏置间隔层115覆盖，那么在LDD区130a和130b上均一地形成具有适合起欧姆接触层作用的厚度的硅化物层160。
在其上形成硅化物层160的半导体衬底100的所得结构上形成一层间绝缘层180。在层间绝缘层180中形成一接触孔185以暴露源极区150a和/或漏极区150b。在接触孔180内形成传导内部连线(未示出)。即使在接触孔185形成期间由于未对准而暴露LDD区130a和130b，但由于具有低电阻的硅化物层160形成在因为硅化物层160形成在其上而具有高电阻的LDD区130a和130b上，接触电阻也不会很大程度的增加。因此，在LDD区130a和130b的整个区域都可形成接触孔185，从而增加接触阈量。
下面描述一种制造高度集成半导体器件的方法。
参考图4A，准备半导体衬底100。半导体衬底100可能是，例如掺杂杂质的一硅衬底或一硅-锗衬底。栅绝缘层105和多晶硅层107在半导体衬底100上顺序地被淀积，并且各向异性地被蚀刻而形成栅极110。为了修补在用于形成栅极110的蚀刻工艺中发生的损害，半导体衬底100和栅极110的表面被再氧化。在再氧化过程中，可在在半导体衬底100和栅极110的表面上形成一再氧化层(未示出)。比一般的LDD间隔层薄、例如二氧化硅层、氮化硅层、或氧氮化硅层的绝缘层被淀积在所得结构上作为间隔层。优选地绝缘层具有一使传导层彼此绝缘所必需的最小厚度，如100-200。接下来，各向异性地覆盖蚀刻绝缘层以便形成沿栅极110的侧壁的偏置间隔层115。偏置间隔层115可包括再氧化层和绝缘层。在用于形成偏置间隔层115的蚀刻工艺中除去在栅极110和半导体衬底100上的再氧化层。
接下来，所得结构经受选择外延生长以达到一预定厚度而形成SEG层120和125。由于SEG层120和125只能在含有硅的层上生长，所以它们也只在半导体衬底100和多晶硅层107上生长。SEG层120和125有100-1000的厚度，并且优选在250-350范围内。由于形成了SEG层120并且因此把半导体衬底100的预定部分提升预定厚度d，栅极110向半导体衬底100内凹进一预定深度。附图标记100a用虚线表示半导体衬底100的初始表面。
参考图4B，将低浓度杂质离子注入到SEG层120和在SEG层120下面的半导体衬底100的预定部分而形成LDD区130a和130b。优选地注入低浓度杂质离子，从而使LDD区130a和130b比SEG层120厚。
参考图4C，在所得结构上淀积绝缘层，然后沿偏置间隔层115各向异性地被覆盖蚀刻以形成LDD间隔层135。LDD间隔层135可以是二氧化硅层或氮化硅层。向在其中形成LDD区130a和130b的半导体衬底100的预定部分注入高浓度杂质离子，在LDD间隔层135的边缘以外形成重掺杂区140a和140b。因此，形成了源极区150a和漏极区150b。源极区150a和漏极区150b在半导体衬底100的初始表面100a下方具有一500-800的浅结深，但在从半导体衬底100的表面提升的SEG层120表面下具有一大约800-1000相对大的结深。
参考图4D，利用传统方法去除LDD间隔层135从而暴露LDD区130a和130b。接下来，在所得结构上形成一折射过渡金属层155。该过渡金属层155可从钛(Ti)、钴(Co)、镍(Ni)、铂(Pt)和钛、钴、镍和铂的化合物组成的组中选择一金属构成。过渡金属层155具有100-1000的厚度，优选100-200。
参考图3，热处理所得结构以在栅极110、源极区150a和漏极区150b上形成厚度为100-1000的硅化物层160，优选100-200。如果过渡金属层是由钛或钴构成，那么半导体衬底100的所得结构首先在350-600℃被热处理，其次在500-900℃被热处理以形成一稳定相位的硅化物层。另一方面，如果过渡金属层是由镍构成，那么半导体衬底100所得结构在350-650℃被热处理一次以形成一稳定相位的硅化物层。接下来，通过一湿蚀刻工艺除去过渡金属层未反应部分，也就是，保留在偏置间隔层115和一分离层(未示出)上的过渡金属层部分。因此，在栅极110、源极区150a和漏极区150b上形成硅化物层160。
硅化物层160可在形成LDD区130a和130b与形成LDD间隔层135之间形成。也就是，如图5A所示，在如图4B所示的形成LDD区130a和130b后，过渡金属层(未示出)被淀积在半导体衬底100上然后被热处理以在LDD区130a和130b和栅极110上形成硅化物层160。
参考图5B，利用一传统方法沿偏置间隔层的两侧形成LDD间隔层135。接下来，向形成硅化物层160的LDD区130a和130b中注入高浓度杂质，以形成重掺杂区140a和140b。然后除去LDD间隔层135。
参考图3，在所得结构上淀积层间绝缘层180，通过传统光刻工艺在层间绝缘层180上形成一暴露源极区150a和漏极区150b的光致抗蚀剂图案(未示出)。接下来，利用光致抗蚀剂图案作为一蚀刻掩模蚀刻层间绝缘层180以形成接触孔185。然后，除去光致抗蚀剂图案。由于具有足够厚度起欧姆接触层作用的硅化物层160也在LDD区130a和130b上形成，接触面积和接触阈量增加，即使由于一些未对准而使LDD区130a和130b被暴露，接触电阻下降。
根据本实施例，在重掺杂区140a、140b和LDD区130a、130b上形成具有起欧姆接触层作用的足够厚度的硅化物层160。因此，接触面积从重掺杂区140a和140b延伸到LDD区130a和130b，从而确保了足够的接触阈量。
此外，由于在具有相对低杂质浓度的LDD区130a和130b上形成具有低电阻的硅化物层160，LDD区130a和130b的薄膜电阻被减少了。因此，寄生电阻降低且半导体器件的性能增强。
此外，由于在从半导体衬底100提升的SEG层120中形成源极区150a和漏极区150b，一足够的结深被保证。因此，当保证源极区150a和漏极区150b时，由于在硅化物层形成期间提供足够数量的硅，从而减少了结泄露电流。
图6是根据本发明第二实施例的高度集成半导体器件的横截面视图。
与第一实施例中所描述的方法相同，在栅极110、源极区150a和漏极区150b上形成硅化物层160。接下来，沿偏置间隔层115的侧壁形成一自对准间隔层165，更确切的说是沿栅极110的侧壁形成的。自对准的间隔层165可为氮化硅层，并且可比偏置间隔层115厚。
依靠自对准的间隔层165，在栅极110两侧上的源极区150a和漏极区150b上形成一自对准接触(SAC)垫(未示出)，根据本发明的第二实施例的高度集成半导体器件能够在动态随机存取存储器(DRAM)单元中用作晶体管。
图7是根据本发明的第三实施例的高度集成半导体器件的横截面视图。
在硅在绝缘体上(SOI)的衬底上形成高度集成半导体器件来代替由硅构成的半导体衬底100。参考图7，准备一SOI衬底200。SOI衬底200包括一基础衬底210、二氧化硅掩膜层220和硅层230。通过粘结两个晶片或利用离子注入法把氧气注入一晶片中可形成SOI衬底200。
然后，根据本发明第一实施例中所描述方法，在SOI衬底200中顺序形成栅极110、源极区150a和漏极区150b。由于SOI衬底200的硅层230具有与本发明第一实施例中的半导体衬底100一样的特性，通过与本发明第一实施例中所描述的同样工艺可制造高度集成半导体器件。
根据本发明的第三实施例，源极区150a和漏极区150b的底表面从二氧化硅掩膜层220上分离一预定距离。然而，源极区150a和漏极区150b的底表面可各自与二氧化硅掩膜层220接触。
第三实施例的高度集成半导体器件能够得到与前面的实施例相同的效果并进一步地减小由于寄生电阻产生的锁定。
图8是根据本发明的第四实施例的高度集成半导体器件的横截面视图。
为了减少源极区150a和漏极区150b的电阻，在源极区150a和漏极区150b的预定部分上形成一第二硅化物层170。
也就是说，沿偏置间隔层115的侧壁形成自对准的间隔层165后，该偏置间隔层115用与第二实施例中所描述的同样的方式沿栅极110的侧壁形成，在高度集成半导体的所得结构上形成第二过渡金属层(未示出)。第二过渡金属层可与第一过渡金属层相同或者不同。例如，第二过渡金属层可由钛、钴、镍或铂构成。然后，在其上形成第二过渡金属层的半导体衬底100的部分以一预定温度进行热处理以形成第二硅化物层170。这里，与本发明的第一实施例类似，热处理依靠过渡金属层的金属可进行一次或两次。
在通过自对准间隔层165暴露的栅极110以及源极区150a和漏极区150b的重掺杂区140a和140b上形成第二硅化物层170。因为第二硅化物层170，包含形成于栅极110上的第一硅化物层160和第二硅化物层170的整个硅化物层175比第一硅化物层160厚，并且形成于源极区150a和漏极区150b上的整个硅化物层175有一阶梯形。
由于在栅极110、源极区150a和漏极区150b上进一步形成第二硅化物层170，所以进一步减少了栅极110、源极区150a和漏极区150b的电阻。
如上所述，在LDD区上均一地形成具有足够厚度可起欧姆接触层作用的硅化物层。因此，即使由于接触孔的形成产生的未校准而暴露了LDD区，接触电阻也不会增加。另外，由于LDD区可作为接触区域使用，这样保证了高度集成半导体器件足够的接触阈量。
此外，由于在具有相对低浓度的LDD区上形成具有预定厚度的硅化物层，所以减少了LDD区的电阻并防止了寄生电阻的增加。
由于在从衬底提升的SEG层形成源极区和漏极区，所以得到了一足够的结深。因此，当保证预定深度的源极区和漏极区时，在硅化物层形成期间提供足够数量的硅，从而减少结泄露电流。
尽管参考优选实施例作出上述说明，但应明白本领域的普通技术人员在不背离本发明和附加权利要求的精神和范围的情况下，可以在形式和细节上做出各种变化。

Claims (22)

1、一种高度集成半导体器件，包括：
一半导体衬底；
在半导体衬底的预定部分淀积的一栅极；
在栅极两侧上的半导体衬底的预定部分形成的一外延层，以便能使栅极凹进外延层一预定深度；
在外延层内和外延层下方的半导体衬底的预定上部形成的一源极区和一漏极区，以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；
沿栅极的侧壁形成的一偏置间隔层，使栅极与源极区和漏极区绝缘；
在栅极、源极区和漏极区上形成的一硅化物层，
其中硅化物层形成在源极区和漏极区中的每一个的轻掺杂漏极区和重掺杂区上。
2、如权利要求1所述的高度集成半导体器件，其中外延层是硅层或硅-锗层。
3、如权利要求1所述的高度集成半导体器件，其中外延层的厚度在大约250至350的范围内。
4、如权利要求3所述的高度集成半导体器件，其中源极区和漏极区的每一个具有800至1000的深度。
5、如权利要求1所述的高度集成半导体器件，其中偏置间隔层具有必须使传导层彼此绝缘的一最小厚度。
6、如权利要求5所述的高度集成半导体器件，其中偏置间隔层具有150-250的厚度。
7、如权利要求1所述的高度集成半导体器件，其中硅化物层比外延层薄。
8、如权利要求1所述的高度集成半导体器件，其中硅化物层由包含钛、钴、镍、铂和这些金属化合物组成的组中的金属构成。
9、如权利要求1所述的高度集成半导体器件，其中半导体衬底是硅在绝缘层上(SOI)的衬底。
10、如权利要求1所述的高度集成半导体器件，其中还包括一沿着偏置间隔层的侧壁形成的自对准间隔层。
11、一种高度集成半导体器件，包括：
一半导体衬底；
在半导体衬底上淀积的一栅极；
在栅极两侧上的半导体衬底预定部分淀积的一外延层，以便栅极凹进外延层的一预定深度；
在外延层内以及在外延层下方的预定上部形成的一源极区和一漏极区，以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；
沿栅极的侧壁形成的一偏置间隔层，使栅极与源极区和漏极区绝缘；
沿偏置间隔层两侧形成的一绝缘间隔层；
在栅极、源极区和漏极区上形成的硅化物层，
其中形成在重掺杂区上的硅化物层部分比形成在轻掺杂漏极区的硅化物层部分厚。
12、一种制造高度集成半导体器件的方法，该方法包括：
在半导体衬底上形成一栅极；
沿栅极的侧壁形成一偏置间隔层；
将在栅极的两侧上的半导体衬底的预定部分生长到一预定厚度，来形成一有选择外延生长层；
在栅极两侧上的半导体衬底的预定已生长部分内形成一源极区和一漏极区，以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；
在栅极、源极区和漏极区形成硅化物层，
其中该硅化物层形成在轻掺杂漏极区和重掺杂区的每一个之上。
13、如权利要求12所述的方法，其中偏置间隔层具有使传导层彼此绝缘所需的最小厚度。
14、如权利要求13所述的方法，其中偏置间隔层的形成包括：
再氧化栅极和半导体衬底；
在所得结构上淀积一绝缘层到一预定厚度；
和各向异性地蚀刻绝缘层。
15、如权利要求12所述的方法，其中源极区和漏极区的形成包括：
向栅极两侧上的半导体衬底的预定部分注入低浓度杂质以形成轻掺杂漏极区；
沿栅极的侧壁形成一轻掺杂漏极间隔层；
向半导体衬底预定部分中注入高浓度杂质以形成一重掺杂层，以便在重掺杂层和栅极之间设置轻掺杂漏极间隔层；和
除去轻掺杂漏极间隔层。
16、如权利要求12所述的方法，其中源极区和漏极区的形成及硅化物层的形成包括：
向栅极两侧上的半导体衬底预定部分中注入低浓度杂质以形成轻掺杂漏极区；
在轻掺杂漏极区上形成硅化物层；
在栅极的侧壁形成一绝缘间隔层；和
向半导体预定部分中注入高浓度杂质以形成重掺杂层，以便绝缘间隔层设置在重掺杂层和半导体衬底之间。
17、如权利要求16所述的方法，其中硅化物层的形成包括：
在具有源极区、漏极区和栅极形成在其中的半导体衬底的所得结构上淀积一过渡金属层；
热处理该过渡金属层以形成硅化物层；和
除去该过渡金属层的剩余部分。
18、如权利要求17所述的方法，其中该过渡金属层由钛、钴、镍、铂和这些金属的化合物组成的组中的一金属构成。
19、如权利要求17所述的方法，其中如果过渡金属层由钛和钴中选择一金属构成，则热处理步骤包括：
在350-600℃的温度下第一次热处理过渡金属层；和
在500-900℃的温度下第二次热处理第一次热处理过的过渡金属层。
20、如权利要求17所述的方法，其中如果过渡金属层由镍构成，那么热处理步骤包括在350-600℃的温度下热处理过渡金属层。
21、如权利要求12所述的方法，其中还包括在硅化物层形成之后，沿偏置间隔层的侧壁形成一自对准间隔层。
22、一种制造高度集成半导体器件的方法，该方法包括：
在半导体衬底形成一栅极；
沿栅极的侧壁形成具有使传导层彼此绝缘所必需的最小厚度的偏置间隔层；
在栅极两侧生长半导体衬底的预定部分到一预定厚度以形成一选择外延生长层；
在栅极两侧上的半导体衬底预定已生长部分中形成一源极区和一漏极区以便源极区和漏极区的每一个都包括一轻掺杂漏极区和一重掺杂区；
在栅极、源极区和漏极区上形成一第一层硅化物层；
沿偏置间隔层两侧形成一绝缘间隔层；和
在偏置间隔层两侧和栅极上的第一硅化物层的预定部分上形成一第二硅化物层。
CNB2004100576614A 2003-08-22 2004-08-23 高度集成半导体器件及其制造方法 Active CN100431152C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR58287/03 2003-08-22
KR58287/2003 2003-08-22
KR1020030058287A KR100546369B1 (ko) 2003-08-22 2003-08-22 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN1585128A true CN1585128A (zh) 2005-02-23
CN100431152C CN100431152C (zh) 2008-11-05

Family

ID=34192193

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100576614A Active CN100431152C (zh) 2003-08-22 2004-08-23 高度集成半导体器件及其制造方法

Country Status (6)

Country Link
US (2) US7098514B2 (zh)
JP (1) JP2005072577A (zh)
KR (1) KR100546369B1 (zh)
CN (1) CN100431152C (zh)
DE (1) DE102004041066B4 (zh)
TW (1) TWI243423B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012071843A1 (zh) * 2010-12-03 2012-06-07 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102780486A (zh) * 2011-05-09 2012-11-14 联发科技股份有限公司 半导体电路
CN103137475A (zh) * 2011-11-23 2013-06-05 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103871887A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 Pmos晶体管、nmos晶体管及其各自的制作方法
CN103915498A (zh) * 2012-12-28 2014-07-09 德州仪器公司 隆起源极/漏极mos晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法
US8791732B2 (en) 2011-05-09 2014-07-29 Mediatek Inc. Phase locked loop
CN109638010A (zh) * 2017-10-09 2019-04-16 联华电子股份有限公司 射频切换装置以及其制作方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855126B2 (en) * 2004-06-17 2010-12-21 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same
KR100593736B1 (ko) * 2004-06-17 2006-06-28 삼성전자주식회사 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들
KR100683852B1 (ko) * 2004-07-02 2007-02-15 삼성전자주식회사 반도체 소자의 마스크롬 소자 및 그 형성 방법
US7129548B2 (en) * 2004-08-11 2006-10-31 International Business Machines Corporation MOSFET structure with multiple self-aligned silicide contacts
JP4134001B2 (ja) * 2004-10-29 2008-08-13 富士通株式会社 半導体装置の製造方法
US7217647B2 (en) * 2004-11-04 2007-05-15 International Business Machines Corporation Structure and method of making a semiconductor integrated circuit tolerant of mis-alignment of a metal contact pattern
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
KR101229526B1 (ko) * 2005-04-29 2013-02-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 개선된 스트레스 전달 효율을 가지는 컨택 절연층 형성 기술
KR100720475B1 (ko) * 2005-07-26 2007-05-22 동부일렉트로닉스 주식회사 트랜지스터 및 그 형성방법
KR100771537B1 (ko) * 2005-11-21 2007-10-31 주식회사 하이닉스반도체 금속실리사이드막을 갖는 반도체소자의 제조방법
DE102006015075A1 (de) 2006-03-31 2007-10-11 Advanced Micro Devices, Inc., Sunnyvale Technik zur Bereitstellung von Verspannungsquellen in MOS-Transistoren in unmittelbarer Nähe zu einem Kanalgebiet
US7545006B2 (en) * 2006-08-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with graded silicide regions
US8008157B2 (en) * 2006-10-27 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device with raised source and drain regions
US20080124859A1 (en) * 2006-11-27 2008-05-29 Min Chul Sun Methods of Forming CMOS Integrated Circuits Using Gate Sidewall Spacer Reduction Techniques
US8569837B2 (en) * 2007-05-07 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having elevated source/drain regions
US20090140351A1 (en) * 2007-11-30 2009-06-04 Hong-Nien Lin MOS Devices Having Elevated Source/Drain Regions
KR101376260B1 (ko) * 2008-04-14 2014-03-20 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR101120181B1 (ko) * 2008-04-21 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP5381989B2 (ja) * 2008-08-26 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法
US8133664B2 (en) 2009-03-03 2012-03-13 Micron Technology, Inc. Methods of forming patterns
US8633070B2 (en) 2010-02-10 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd Lightly doped source/drain last method for dual-epi integration
KR101714003B1 (ko) 2010-03-19 2017-03-09 삼성전자 주식회사 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
CN103165427B (zh) * 2011-12-13 2016-08-03 中芯国际集成电路制造(上海)有限公司 Mos器件及其形成方法
KR102527218B1 (ko) 2016-01-08 2023-04-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN108231590B (zh) 2016-12-09 2023-03-14 Imec 非营利协会 水平纳米线半导体器件
TWI696270B (zh) * 2019-04-15 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
FR3113770A1 (fr) 2020-08-31 2022-03-04 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication de composants micro-électroniques

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63150965A (ja) * 1986-12-15 1988-06-23 Toshiba Corp 半導体装置の製造方法
FR2652448B1 (fr) * 1989-09-28 1994-04-29 Commissariat Energie Atomique Procede de fabrication d'un circuit integre mis haute tension.
JPH04350942A (ja) * 1991-05-29 1992-12-04 Nec Corp 半導体装置の製造方法
JP2626532B2 (ja) * 1993-12-27 1997-07-02 日本電気株式会社 半導体装置およびその製造方法
JPH0832067A (ja) * 1994-07-21 1996-02-02 Toshiba Corp Ｍｉｓ型半導体装置
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JP2956549B2 (ja) * 1995-09-14 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法とデータ消去方法
JPH09121050A (ja) * 1995-10-25 1997-05-06 Ricoh Co Ltd Ｍｏｓ型半導体装置とその製造方法
JPH09129731A (ja) * 1995-11-02 1997-05-16 Nec Corp 半導体装置の製造方法
JPH10125913A (ja) * 1996-10-23 1998-05-15 Sony Corp 半導体装置および半導体装置の製造方法
KR100239707B1 (ko) * 1996-11-27 2000-01-15 김영환 반도체 소자의 제조방법
US6121100A (en) * 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
JPH11312804A (ja) * 1998-04-28 1999-11-09 Sony Corp 半導体装置およびその製造方法
JP2000269495A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
US6255703B1 (en) * 1999-06-02 2001-07-03 Advanced Micro Devices, Inc. Device with lower LDD resistance
KR100361533B1 (en) * 2001-03-29 2002-11-23 Hynix Semiconductor Inc Method for fabricating semiconductor device
US6465313B1 (en) * 2001-07-05 2002-10-15 Advanced Micro Devices, Inc. SOI MOSFET with graded source/drain silicide
US6902980B2 (en) * 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012071843A1 (zh) * 2010-12-03 2012-06-07 中国科学院微电子研究所 一种半导体结构及其制造方法
US8822334B2 (en) 2010-12-03 2014-09-02 The Institute of Microelectronics, Chinese Academy of Science Semiconductor structure and method for manufacturing the same
CN102780486A (zh) * 2011-05-09 2012-11-14 联发科技股份有限公司 半导体电路
US8791732B2 (en) 2011-05-09 2014-07-29 Mediatek Inc. Phase locked loop
CN102780486B (zh) * 2011-05-09 2016-02-24 联发科技股份有限公司 半导体电路
CN103137475A (zh) * 2011-11-23 2013-06-05 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103137475B (zh) * 2011-11-23 2015-09-16 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103871887A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 Pmos晶体管、nmos晶体管及其各自的制作方法
CN103871887B (zh) * 2012-12-18 2016-10-05 中芯国际集成电路制造(上海)有限公司 Pmos晶体管、nmos晶体管及其各自的制作方法
CN103915498A (zh) * 2012-12-28 2014-07-09 德州仪器公司 隆起源极/漏极mos晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法
CN109638010A (zh) * 2017-10-09 2019-04-16 联华电子股份有限公司 射频切换装置以及其制作方法

Also Published As

Publication number Publication date
US20050040472A1 (en) 2005-02-24
DE102004041066A1 (de) 2005-03-24
CN100431152C (zh) 2008-11-05
US7338874B2 (en) 2008-03-04
KR100546369B1 (ko) 2006-01-26
JP2005072577A (ja) 2005-03-17
US20060255413A1 (en) 2006-11-16
TW200509259A (en) 2005-03-01
DE102004041066B4 (de) 2016-03-03
KR20050020382A (ko) 2005-03-04
TWI243423B (en) 2005-11-11
US7098514B2 (en) 2006-08-29

Similar Documents

Publication Publication Date Title
CN1585128A (zh) 高度集成半导体器件及其制造方法
US6596599B1 (en) Gate stack for high performance sub-micron CMOS devices
US8507349B2 (en) Semiconductor device employing fin-type gate and method for manufacturing the same
CN1497708A (zh) 半导体器件的制造方法及制成的半导体器件
US10090392B2 (en) Semiconductor device and manufacturing method thereof
CN103035712B (zh) 半导体器件及其制造方法
US9385212B2 (en) Method for manufacturing semiconductor device
CN108695257B (zh) 半导体结构及其形成方法
US5891771A (en) Recessed structure for shallow trench isolation and salicide process
US7271048B2 (en) Method for manufacturing trench MOSFET
CN1767160A (zh) 半导体装置的制造方法
US6849546B1 (en) Method for improving interlevel dielectric gap filling over semiconductor structures having high aspect ratios
US7851329B2 (en) Semiconductor device having EDMOS transistor and method for manufacturing the same
US7557012B2 (en) Method for forming surface strap
US6316319B1 (en) Method of manufacturing a semiconductor device having shallow junctions
US7977753B2 (en) High voltage BICMOS device and method for manufacturing the same
US7572719B2 (en) Semiconductor device and manufacturing method thereof
CN112951765A (zh) 半导体结构及其形成方法
US20060194398A1 (en) Semiconductor device and its manufacturing method
US7674681B2 (en) Semiconductor device and method for manufacturing the same
CN1755904A (zh) 半导体装置的制造方法
JPH10135453A (ja) 半導体装置及びその製造方法
US11315921B2 (en) Integrated circuit with anti-punch through control
CN113113485B (zh) 半导体器件及其形成方法
CN1453837A (zh) 自行对准金属硅化物的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant