CN103915498A - 隆起源极/漏极mos晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法 - Google Patents

隆起源极/漏极mos晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法 Download PDF

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Abstract

本发明涉及一种隆起源极/漏极MOS晶体管及一种借助植入间隔件及外延间隔件形成所述晶体管的方法。以以下工艺来形成隆起源极/漏极MOS晶体管(400、540、600、740、800、940、1000、1140)：在植入半导体区以形成所述晶体管(400、540、600、740、800、940、1000、1140)的重掺杂源极区(420H、510、720、820H、920、1110)及重掺杂漏极区(422H、512、722、822H、922、1112)时，利用第一侧壁间隔件(508、610/708/716、432/914、708)；及在外延生长所述晶体管(400、540、600、740、800、940、1000、1140)的隆起源极区(420E、520、710、820E、910、1120)及隆起漏极区(422E、522、712、822E、912、1122)时，利用第二不同侧壁间隔件(432/514、708、508、1010/708/1116)。

Description

隆起源极/漏极MOS晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法
技术领域
本发明涉及隆起源极/漏极MOS晶体管，且更明确地说，涉及隆起源极/漏极MOS晶体管及借助植入间隔件及外延间隔件形成所述晶体管的方法。 
背景技术
金属氧化物半导体(MOS)晶体管是众所周知的半导体装置，其可实施为n沟道(NMOS)装置或p沟道(PMOS)装置。MOS晶体管具有由沟道分离的间隔开的源极及漏极区以及位于所述沟道上方且通过栅极电介质层与所述沟道绝缘的栅极。隆起源极/漏极MOS晶体管是还包含外延生长的隆起源极区及外延生长的隆起漏极区的MOS晶体管的类型。 
图1展示图解说明现有技术隆起源极/漏极MOS晶体管100的横截面图。如图1中所展示，MOS晶体管100包含半导体主体110。半导体主体110又包含单晶硅衬底区112及触及衬底区112的沟槽隔离结构114。 
另外，半导体主体110包含各自触及衬底区112的源极120及漏极122。源极120包含轻掺杂源极区120L、重掺杂源极区120H及隆起源极区120E，所述源极区中的每一者具有与衬底区112的导电类型相反的导电类型。 
轻掺杂源极区120L触及衬底区112，重掺杂源极区120H触及衬底区112及轻掺杂源极区120L两者，及隆起源极区120E(其为重掺杂的)触及重掺杂源极区120H的顶部表面且位于重掺杂源极区120H的顶部表面上面。此外，重掺杂源极区120L具有稍微但不实质上大于隆起源极区120E的最大宽度W2的最大宽度W1。 
类似地，漏极122包含轻掺杂漏极区122L、重掺杂漏极区122H及隆起漏极区122E，所述漏极区中的每一者具有与衬底区112的导电类型相反的导电类型。轻掺杂漏极区122L触及衬底区112，重掺杂漏极区122H触及衬底区112及轻掺杂漏极区122L两者，及隆起漏极区122E触及重掺杂漏极区122H的顶部表面且位于重掺杂漏极区122H的顶部表面上面。 
此外，重掺杂漏极区122L具有稍微但不实质上大于隆起漏极区122E的最大宽度W4的最大宽度W3。间隔开的源极120及漏极122还界定衬底区112的沟道区124。具有与衬底区112相同的导电类型的沟道区124位于源极120与漏极122之间。 
如图1中进一步所展示，MOS晶体管100包含触及沟道区124且位于沟道区124上方的栅极电介质126及触及栅极电介质126且位于沟道区124上方的栅极130。MOS晶体管100还包含触及栅极130且位于栅极130上方的保护帽131及触及栅极130及保护帽131且横向环绕栅极130及保护帽131的侧壁间隔件132。侧壁间隔件132(其为非导电的)还触及隆起源极区120E及隆起漏极区122E。 
晶体管的阈值电压是在沟道区的顶部表面处形成反转层所需的栅极电压，所述栅极电压足以允许电流从源极区流动到漏极区。在NMOS晶体管的情形中，n型掺杂剂原子形成反转层，而在PMOS晶体管的情形中，p型掺杂剂原子形成反转层。 
在操作中，关于NMOS晶体管，当存在正漏极对源极电压VDS且栅极对源极电压VGS的正性大于阈值电压时，NMOS晶体管接通且电子从源极区流动到漏极区。当栅极对源极电压VGS的负性大于阈值电压时，MOS晶体管关断且没有电子(极小泄漏电流除外)从源极区流动到漏极区。 
关于PMOS晶体管，当存在负漏极对源极电压VDS且栅极对源极电压VGS的负性大于阈值电压时，PMOS晶体管接通且空穴从源极区流动到漏极区。当栅极对源极电压VGS的正性大于阈值电压时，PMOS晶体管关断且没有空穴(极小泄漏电流除外)从源极区流动到漏极区。 
当晶体管大小缩小到(举例来说)50nm大小时，变得越来越重要的一个问题是短沟道效应。用以控制常规50nm大小的晶体管(其不具有隆起源极及漏极区)中的短沟道效应的一种方法是利用极浅结。然而，极浅结增加源极与漏极的串联电阻。用于减小串联电阻的一种技术是减小侧壁间隔件的宽度。 
然而，当有意义地减小侧壁间隔件的宽度时，掺杂剂原子在退火期间从重掺杂源极及漏极区的向外扩散通常消耗及消除轻掺杂源极及漏极区，此又减小短沟道性能。 
隆起源极/漏极MOS晶体管100与常规50nm大小的晶体管的不同之处在于：隆起源极区120E及隆起漏极区122E大致减小在退火期间扩散到位于侧壁间隔件132下面的轻掺杂源极区120L及轻掺杂漏极区122L中的来自重掺杂源极区120H及重掺杂漏极区122H的掺杂剂原子的数目。 
因此，MOS晶体管100改进短沟道性能，这是因为改进短沟道性能的薄侧壁间隔件结合隆起源极区120E及隆起漏极区122E一起使用，隆起源极区120E及隆起漏极区122E 限制掺杂剂原子到轻掺杂源极区120L及轻掺杂漏极区122L中的扩散，且借此防止轻掺杂源极区120L及轻掺杂漏极区122L被消耗。 
图2A到2F展示图解说明形成隆起源极/漏极MOS晶体管的现有技术方法200的横截面图。如图2A中所展示，方法200利用常规形成的半导体主体210，半导体主体210包含单晶硅衬底区212及触及衬底区212的隔离结构214。如图2中进一步所展示，方法200通过形成触及衬底区212且位于衬底区212上方的栅极电介质层216而开始。栅极电介质层216可借助(举例来说)氧化物层而实施。 
在已形成栅极电介质层216之后，形成触及栅极电介质层216且位于栅极电介质层216上方的栅极层218。栅极层可借助(举例来说)多晶硅层而实施。一旦已形成栅极层218，便形成触及栅极层218且位于栅极层218上方的保护层219。保护层219可借助(举例来说)氮化物层而实施。在此之后，经图案化掩模220使用常规过程形成于保护层218上。 
如图2B中所展示，在已形成经图案化掩模220之后，以常规方式蚀刻掉保护层219、下伏栅极层218及下伏栅极电介质层216的所暴露区以暴露衬底区212的顶部表面且形成栅极结构221。 
栅极结构221又包含触及衬底区212且位于衬底区212上面的栅极电介质222、触及栅极电介质222且位于栅极电介质222上面的栅极224及触及栅极224且位于栅极224上面的保护帽225。在蚀刻之后，以常规方式移除经图案化掩模220。 
如图2C中所展示，在已移除经图案化掩模220之后，使用常规过程将掺杂剂植入到衬底区212中，接着为退火以驱入植入物且形成间隔开的轻掺杂区230及232。轻掺杂区230及232具有与衬底区212的导电类型相反的导电类型。 
如图2D中所展示，在已形成轻掺杂区230及232之后，以常规方式形成非导电侧壁间隔件234以触及栅极224及保护帽225且横向环绕栅极224及保护帽225。可以多种方式形成非导电侧壁间隔件234。举例来说，可将氧化物层沉积于栅极224、保护帽225、轻掺杂源极区230及轻掺杂漏极区232上，接着为氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成侧壁间隔件234为止。 
如图2E中所展示，在已形成侧壁间隔件234之后，在轻掺杂源极区230上外延生长隆起源极区240，而同时在轻掺杂漏极区232上外延生长隆起漏极区242。由于存在保护帽225，因此栅极224上不外延生长任何东西。 
如图2F中所展示，在已形成隆起源极区240及隆起漏极区242之后，将掺杂剂植入到衬底区212以及轻掺杂区230及232中以形成间隔开的重掺杂源极区244及重掺杂 漏极区246。在植入期间还掺杂隆起源极区240及隆起漏极区242。 
在植入之后，隆起源极区240及重掺杂源极区244具有大致相等最大宽度。类似地，在植入之后，隆起漏极区242及重掺杂漏极区246具有大致相等最大宽度。此外，隆起源极区240及隆起漏极区242以及重掺杂源极区244及重掺杂漏极区246各自具有与衬底区212的导电类型相反的导电类型。 
轻掺杂源极区230、隆起源极区240及重掺杂源极区244形成源极250，而轻掺杂漏极区232、隆起漏极区242及重掺杂区246形成漏极252。源极250及漏极252界定衬底区212的沟道区254，沟道区254位于源极250与漏极252之间且分离源极250与漏极252。此外，所述植入还形成MOS晶体管结构260。 
在此之后，再次退火MOS晶体管结构260以驱入植入物。所述退火致使重掺杂源极区244及重掺杂漏极区246因向外扩散而稍微扩展到轻掺杂源极区230及轻掺杂漏极区232中。因此，重掺杂源极区244的最大宽度稍微大于隆起源极区240的最大宽度。 
然而，由于最大宽度中的差异仅由向外扩散所致，因此重掺杂源极区244的最大宽度不实质上大于隆起源极区240的最大宽度。类似地，重掺杂漏极区246的最大宽度因向外扩散而稍微大于隆起漏极区242的最大宽度。然而，由于最大宽度中的差异仅由向外扩散所致，因此重掺杂漏极区246的最大宽度不实质上大于隆起漏极区242的最大宽度。在此之后，方法200继续常规步骤。 
图3A到3B展示图解说明形成隆起源极/漏极MOS晶体管的替代现有技术方法300的横截面图。方法300类似于方法200，且因此，利用相同元件符号来标示两种方法共同的结构。 
方法300与方法200一直到图2D中所展示的侧壁间隔件234的形成都相同，且与方法200的不同之处在于：如图3A中所展示，方法300接下来将掺杂剂植入到衬底区212以及轻掺杂源极区230及轻掺杂漏极区232中以形成间隔开的重掺杂源极区310及重掺杂漏极区312。 
如图3B中所展示，在已形成重掺杂源极区310及重掺杂漏极区312之后，在重掺杂源极区310上外延生长隆起源极区320，而同时在重掺杂漏极区312上外延生长隆起漏极区322。 
轻掺杂源极区230、隆起源极区320及重掺杂源极区310形成源极330，而轻掺杂漏极区232、隆起漏极区322及重掺杂漏极区312形成漏极332。源极区330及漏极区332形成衬底区212中的沟道区334，沟道区334位于源极区330与漏极区332之间且分离源极区330与漏极区332。此外，所述植入还形成MOS晶体管结构340。 
在此之后，再次退火MOS晶体管结构340以驱入重掺杂植入物。所述退火致使重掺杂源极区310及重掺杂漏极区312因向外扩散而稍微扩展到轻掺杂源极区230及轻掺杂漏极区232中。因此，重掺杂源极区310的最大宽度稍微但不实质上大于隆起源极区320的最大宽度。类似地，重掺杂漏极区312的最大宽度稍微但不实质上大于隆起漏极区322的最大宽度。在此之后，方法300继续常规步骤。 
尽管方法200及方法300图解说明用于制作隆起源极/漏极MOS晶体管的方法，但需要用以制作隆起源极/漏极MOS晶体管的额外方法。 
发明内容
本发明提供一种隆起源极/漏极MOS晶体管及形成所述晶体管的方法，此使重掺杂源极及漏极区的位置相对于隆起源极及漏极区的位置最佳化。本发明的半导体结构包含具有导电类型的半导体区。所述半导体结构还包含源极，所述源极具有与所述半导体区的所述导电类型相反的导电类型。所述源极包含触及所述半导体区的轻掺杂源极区、触及所述轻掺杂源极区的重掺杂源极区及触及所述重掺杂源极区的隆起源极区。所述重掺杂源极区具有宽度，且所述隆起源极区具有宽度。所述隆起源极区的所述宽度大于所述重掺杂源极区的所述宽度。另外，所述半导体结构包含漏极，所述漏极具有与所述半导体区的所述导电类型相反的导电类型。所述漏极包含触及所述半导体区的轻掺杂漏极区、触及所述轻掺杂漏极区的重掺杂漏极区及触及所述重掺杂漏极区的隆起漏极区。此外，所述半导体结构包含所述半导体区的沟道区，所述沟道区横向位于所述源极与所述漏极之间。所述半导体结构另外包含触及所述沟道区且位于所述沟道区上方的栅极电介质及触及所述栅极电介质且位于所述栅极电介质上方的栅极。 
在本发明的替代实施例中，一种半导体结构包含具有导电类型的半导体区。所述半导体结构还包含源极，所述源极具有与所述半导体区的所述导电类型相反的导电类型。所述源极包含触及所述半导体区的轻掺杂源极区、触及所述轻掺杂源极区的重掺杂源极区及触及所述重掺杂源极区的隆起源极区。所述重掺杂源极区具有宽度，且所述隆起源极区具有宽度。所述重掺杂源极区的所述宽度大致大于所述隆起源极区的所述宽度。另外，所述半导体结构包含漏极，所述漏极具有与所述半导体区的所述导电类型相反的导电类型。所述漏极包含触及所述半导体区的轻掺杂漏极区、触及所述轻掺杂漏极区的重掺杂漏极区及触及所述重掺杂漏极区的隆起漏极区。此外，所述半导体结构包含所述半导体区的沟道区，所述沟道区横向位于所述源极与所述漏极之间。所述半导体结构另外 包含触及所述沟道区且位于所述沟道区上方的栅极电介质及触及所述栅极电介质且位于所述栅极电介质上方的栅极。 
一种形成本发明的半导体结构的方法，所述方法包含形成栅极结构，所述栅极结构包含触及半导体区且位于所述半导体区上面的栅极电介质及触及所述栅极电介质且位于所述栅极电介质上面的栅极。所述方法还包含在已形成所述栅极结构之后植入所述半导体区以形成触及所述半导体区的轻掺杂源极区及轻掺杂漏极区。所述方法进一步包含形成触及所述栅极结构且横向环绕所述栅极结构的第一侧壁间隔件。另外，所述方法包含在已形成所述第一侧壁间隔件之后植入所述半导体区、所述轻掺杂源极区及所述轻掺杂漏极区以形成重掺杂源极区及重掺杂漏极区。所述重掺杂源极区触及所述半导体区及所述轻掺杂源极区。所述重掺杂漏极区触及所述半导体区及所述轻掺杂漏极区。所述方法另外包含在已形成所述重掺杂源极区及所述重掺杂漏极区之后形成触及所述栅极结构且横向环绕所述栅极结构的第二侧壁间隔件。此外，所述方法包含在已形成所述第二侧壁间隔件之后外延生长触及所述重掺杂源极区的隆起源极区及触及所述重掺杂漏极区的隆起漏极区。 
在本发明的替代实施例中，一种形成半导体结构的方法包含形成栅极结构，所述栅极结构包含触及半导体区且位于所述半导体区上面的栅极电介质及触及所述栅极电介质且位于所述栅极电介质上面的栅极。所述方法还包含在已形成所述栅极结构之后植入所述半导体区以形成触及所述半导体区的轻掺杂源极区及轻掺杂漏极区。所述方法另外包含形成触及所述栅极结构且横向环绕所述栅极结构的第一侧壁间隔件。所述方法进一步包含在已形成所述第一侧壁间隔件之后外延生长触及所述轻掺杂源极区的隆起源极区及触及所述轻掺杂漏极区的隆起漏极区。另外，所述方法包含在已形成所述隆起源极区及所述隆起漏极区之后形成触及所述栅极结构且横向环绕所述栅极结构的第二侧壁间隔件。此外，所述方法包含在已形成所述第二侧壁间隔件之后植入所述半导体区、所述轻掺杂源极区及所述轻掺杂漏极区以形成重掺杂源极区及重掺杂漏极区。所述重掺杂源极区触及所述半导体区、所述轻掺杂源极区及所述隆起源极区。所述重掺杂漏极区触及所述半导体区、所述轻掺杂漏极区及所述隆起漏极区。 
参考以下详细说明及附图将获得对本发明的特征及优点的较好理解，以下详细说明及附图陈述其中利用本发明的原则的说明性实施例。 
附图说明
图1是图解说明现有技术隆起源极/漏极MOS晶体管100的横截面图。 
图2A到2F是图解说明形成隆起源极/漏极MOS晶体管的现有技术方法200的横截面图。 
图3A到3B是图解说明形成隆起源极/漏极MOS晶体管的替代现有技术方法300的横截面图。 
图4是图解说明根据本发明的隆起源极/漏极MOS晶体管400的实例的横截面图。 
图5A到5E是图解说明根据本发明的形成隆起源极/漏极MOS晶体管的方法500的实例的横截面图。 
图6是图解说明根据本发明的替代实施例的隆起源极/漏极MOS晶体管600的实例的横截面图。 
图7A到7D是图解说明根据本发明的替代实施例的形成隆起源极/漏极MOS晶体管的方法700的实例的横截面图。 
图8是图解说明根据本发明的替代实施例的隆起源极/漏极MOS晶体管800的实例的横截面图。 
图9A到9C是图解说明根据本发明的替代实施例的形成隆起源极/漏极MOS晶体管的方法900的实例的横截面图。 
图10是图解说明根据本发明的替代实施例的隆起源极/漏极MOS晶体管1000的实例的横截面图。 
图11A到11C是图解说明根据本发明的替代实施例的形成隆起源极/漏极MOS晶体管的方法1100的实例的横截面图。 
具体实施方式
图4展示图解说明根据本发明的隆起源极/漏极MOS晶体管400的实例的横截面图。如下文较详细描述，本发明利用两个不同侧壁间隔件来独立地设定重掺杂源极及漏极区以及隆起源极及漏极区的位置。 
MOS晶体管400类似于MOS晶体管100，且因此，利用相同元件符号来标示两个晶体管共同的结构。如图4中所展示，MOS晶体管400与MOS晶体管100的不同之处在于MOS晶体管400代替主体110而利用主体410。主体410又与主体110相同，只不过主体410代替源极120而利用源极420。 
源极420包含轻掺杂源极区420L、重掺杂源极区420H及隆起源极区420E，所述 源极区中的每一者具有与衬底区112的导电类型相反的导电类型。轻掺杂源极区420L触及衬底区112，且重掺杂源极区420H触及衬底区112及轻掺杂源极区420L两者。另外，隆起源极区420E(其为重掺杂的)触及重掺杂源极区420H的顶部表面且位于重掺杂源极区420H的顶部表面上面。 
此外，隆起源极区420E具有最大宽度WE、正交于最大宽度WE的最大深度D以及正交于最大宽度WE及最大深度D的长度。重掺杂源极区420H还具有最大宽度WH、平行于最大深度D而测量的深度及平行于隆起源极区420E的长度而测量的长度。 
如图4中另外所展示，隆起源极区420E的最大宽度WE大于重掺杂源极区420H的最大宽度WH。另外，隆起源极区420E的一部分直接垂直地位于轻掺杂源极区420L的一部分上方。 
主体410与主体110的不同之处还在于主体410代替漏极122而利用漏极422。漏极422包含轻掺杂漏极区422L、重掺杂漏极区422H及隆起漏极区422E，所述漏极区中的每一者具有与衬底区112的导电类型相反的导电类型。 
轻掺杂漏极区422L触及衬底区112，且重掺杂漏极区422H触及衬底区112及轻掺杂漏极区422L两者。隆起漏极区422E(其为重掺杂的)触及重掺杂漏极区422H的顶部表面且位于重掺杂漏极区422H的顶部表面上面。另外，隆起源极区420E的顶部表面及隆起漏极区422E的顶部表面位于通过栅极130的平面中，其中所述平面位于栅极130的底部表面上面。 
此外，隆起漏极区422E具有最大宽度WF、平行于最大深度D所测量的最大深度及平行于隆起源极区420E的长度所测量的长度。重掺杂漏极区422H还具有最大宽度WI、平行于最大深度D所测量的深度及平行于隆起源极区420E的长度所测量的长度。 
如图4中另外所展示，隆起漏极区422E的最大宽度WF大于重掺杂漏极区422H的最大宽度WI。另外，隆起漏极区420E的一部分直接垂直地位于轻掺杂漏极区422L的一部分上方。 
间隔开的源极420及漏极422还界定衬底区112的顶部表面处的沟道区424，沟道区424位于源极420与漏极422之间且分离源极420与漏极422。另外，由于沟道区424是衬底区112的一部分，因此沟道区424具有与衬底区112相同的导电类型。 
如图4中进一步所展示，MOS晶体管400与MOS晶体管100的不同之处还在于MOS晶体管400代替侧壁间隔件132而利用侧壁间隔件432。触及隆起源极区420E及隆起漏极区422E的侧壁间隔件432与侧壁间隔件132相同，只不过侧壁间隔件432比侧壁间隔件132薄。 
图5A到5E展示图解说明根据本发明的形成隆起源极/漏极MOS晶体管的方法500的实例的横截面图。方法500类似于方法200，且因此，利用相同元件符号来标示两种方法共同的结构。 
方法500与方法200一直到图2C中所展示的轻掺杂源极区230及轻掺杂漏极区232的形成都相同，且与方法200的不同之处在于：如图5A中所展示，方法500接下来形成宽侧壁间隔件508以触及栅极224及保护帽225且横向环绕栅极224及保护帽225。 
可以多种方式形成宽侧壁间隔件508(其为非导电的)。举例来说，可将厚氧化物层沉积于栅极224、保护帽225、轻掺杂源极区230及轻掺杂漏极区232上，接着为厚氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成宽侧壁间隔件508为止。 
如图5B中所展示，在已形成宽侧壁间隔件508之后，使用常规过程将掺杂剂植入到衬底区212以及轻掺杂源极区230及轻掺杂漏极区232中以形成间隔开的重掺杂源极区510及重掺杂漏极区512。重掺杂源极区510触及衬底区212及轻掺杂源极区230两者，而重掺杂漏极区512触及衬底区212及轻掺杂漏极区232两者。 
如图5C中所展示，在已形成重掺杂区510及512之后，使用常规蚀刻剂及过程来移除宽侧壁间隔件508。如图5D中所展示，在已移除宽侧壁间隔件508之后，形成触及栅极224及保护帽225且横向环绕栅极224及保护帽225的薄侧壁间隔件514。 
可以多种方式形成薄侧壁间隔件514(其为非导电的)。举例来说，可将薄氧化物层沉积于栅极224、保护帽225、轻掺杂源极区230及重掺杂源极区510以及轻掺杂漏极区232及重掺杂漏极区512上，接着为薄氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成薄侧壁间隔件514为止。 
如图5E中所展示，在已形成薄侧壁间隔件514之后，在重掺杂源极区510上外延生长隆起源极区520，而同时在重掺杂漏极区512上外延生长隆起漏极区522。使用常规过程来生长隆起源极区520及隆起漏极区522。 
轻掺杂源极区230、重掺杂源极区510及隆起源极区520形成源极530，而轻掺杂漏极区232、重掺杂漏极区512及隆起漏极区522形成漏极532。源极区530及漏极区532界定衬底区212的沟道区534，沟道区534位于源极区530与漏极区532之间且分离源极区530与漏极区532。此外，所述植入还形成MOS晶体管结构540。在此之后，退火MOS晶体管结构540，且方法500继续常规步骤。从重掺杂源极区510及重掺杂漏极区512的向外扩散分别重掺杂隆起源极区520及隆起漏极区522。 
方法500的优点中的一者是方法500利用第一侧壁间隔件508来形成重掺杂源极区 510及重掺杂漏极区512，及利用第二不同侧壁间隔件514来形成隆起源极区520及隆起漏极区522。通过使用两个不同侧壁间隔件，可调整侧壁间隔件的宽度以使重掺杂区及隆起区两者的大小最佳化。 
图6展示图解说明根据本发明的替代实施例的隆起源极/漏极MOS晶体管600的实例的横截面图。MOS晶体管600类似于MOS晶体管400，且因此，利用相同元件符号来标示两个晶体管共同的结构。 
如图6中所展示，MOS晶体管600与MOS晶体管400的不同之处在于MOS晶体管600代替侧壁间隔件432而利用侧壁间隔件610。侧壁间隔件610与侧壁间隔件132及432相同，只不过侧壁间隔件610比侧壁间隔件132或侧壁间隔件432宽。 
另外，侧壁间隔件610还触及隆起源极区520的顶部表面及隆起漏极区522的顶部表面且位于隆起源极区520的顶部表面及隆起漏极区522的顶部表面上方，而侧壁间隔件132不触及隆起源极区120E的顶部表面及隆起漏极区122E的顶部表面且位于隆起源极区120E的顶部表面及隆起漏极区122E的顶部表面上方。此外，侧壁间隔件610的最大宽度WX大致大于分离隆起源极区420E与栅极130的最小距离DY。 
图7A到7D展示图解说明根据本发明的替代实施例的形成隆起源极/漏极MOS晶体管的方法700的实例的横截面图。方法700类似于方法200，且因此，利用相同元件符号来标示两种方法共同的结构。 
方法700与方法200一直到图2C中所展示的轻掺杂源极区230及轻掺杂漏极区232的形成都相同，且与方法200的不同之处在于：如图7A中所展示，方法700接下来形成薄侧壁间隔件708以触及栅极224及保护帽225且横向环绕栅极224及保护帽225。 
可以多种方式形成薄侧壁间隔件708(其为非导电的)。举例来说，可将薄氧化物层沉积于栅极224、保护帽225、轻掺杂源极区230及轻掺杂漏极区232上，接着为薄氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成薄侧壁间隔件708为止。 
如图7B中所展示，在已形成薄侧壁间隔件708之后，在轻掺杂源极区230上外延生长隆起源极区710，而同时在轻掺杂漏极区232上外延生长隆起漏极区712。使用常规过程来生长隆起源极区710及隆起漏极区712。 
如图7C中所展示，在已形成隆起源极区710及隆起漏极区712之后，形成触及栅极224及保护帽225且横向环绕栅极224及保护帽225的宽侧壁间隔件714。可以多种方式形成宽侧壁间隔件714(其为非导电的)。 
举例来说，可将氧化物层沉积于保护帽225、侧壁间隔件708、隆起源极区710及 隆起漏极区712上，接着为氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成侧壁间隔件716为止。在此实例中，侧壁间隔件708及侧壁间隔件716以组合形式形成宽侧壁间隔件714。 
替代地，可通过首先移除侧壁间隔件708而形成宽侧壁间隔件714，在此之后，通过沉积厚氧化物层而形成宽侧壁间隔件714，接着为厚氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成侧壁间隔件716为止。 
如图7D中所展示，在已形成宽侧壁间隔件714之后，使用常规过程将掺杂剂植入到衬底区212以及轻掺杂源极区230及轻掺杂漏极区232中以形成间隔开的重掺杂源极区720及重掺杂漏极区722。重掺杂源极区720触及衬底区212及轻掺杂源极区230两者，而重掺杂漏极区722触及衬底区212及轻掺杂漏极区232两者。 
轻掺杂源极区230、重掺杂源极区720及隆起源极区710形成源极730，而轻掺杂漏极区232、重掺杂漏极区722及隆起漏极区712形成漏极732。源极区730及漏极区732界定衬底区212的沟道区734，沟道区734位于源极730与漏极732之间且分离源极730与漏极732。此外，所述植入还形成MOS晶体管结构740。在此之后，退火MOS晶体管结构740，且方法700继续常规步骤。 
图8展示图解说明根据本发明的替代实施例的隆起源极/漏极MOS晶体管800的实例的横截面图。MOS晶体管800类似于MOS晶体管400，且因此，利用相同元件符号来标示两个晶体管共同的结构。 
如图8中所展示，MOS晶体管800与MOS晶体管400的不同之处在于MOS晶体管800代替主体410而利用主体810。主体810又与主体410相同，只不过主体810代替源极420而利用源极820。源极820包含轻掺杂源极区820L、重掺杂源极区820H及隆起源极区820E，所述源极区中的每一者具有与衬底区112的导电类型相反的导电类型。 
轻掺杂源极区820L触及衬底区112，且重掺杂源极区820H触及衬底区112及轻掺杂源极区820L两者。另外，隆起源极区820E(其为重掺杂的)触及重掺杂源极区820H的顶部表面且位于重掺杂源极区820H的顶部表面上面。全部隆起源极区820E还位于与侧壁间隔件432横向间隔开处。 
此外，隆起源极区820E与重掺杂源极区820H的顶部表面的一部分间隔开。隆起源极区820E还具有最大宽度WR、正交于最大宽度WR的最大深度D以及正交于最大宽度WR及最大深度D的长度。 
重掺杂源极区820H还具有最大宽度WS、平行于最大深度D所测量的深度及平行 于隆起源极区820E的长度所测量的长度。如图8中另外所展示，重掺杂源极区820H的最大宽度WS大致大于隆起源极区820E的最大宽度WR。 
主体810与主体410的不同之处还在于主体810代替漏极422而利用漏极822。漏极822包含轻掺杂漏极区822L、重掺杂漏极区822H及隆起漏极区822E，所述漏极区中的每一者具有与衬底区112的导电类型相反的导电类型。 
轻掺杂漏极区822L触及衬底区112，且重掺杂漏极区822H触及衬底区112及轻掺杂漏极区822L。隆起漏极区822E(其为重掺杂的)触及重掺杂漏极区822H的顶部表面且位于重掺杂漏极区822H的顶部表面上面。全部隆起漏极区822E还位于与侧壁间隔件432横向间隔开处。另外，隆起源极区820E的顶部表面及隆起漏极区822E的顶部表面位于通过栅极130的平面中，其中所述平面位于栅极130的底部表面上面。 
此外，隆起漏极区822E与重掺杂漏极区822H的顶部表面的一部分间隔开。隆起漏极区822E还具有最大宽度WT、平行于最大深度D所测量的最大深度及平行于隆起漏极区822E的长度所测量的长度。 
如图8中另外所展示，重掺杂源极区822H的最大宽度WU大致大于隆起源极区820E的最大宽度WT。另外，重掺杂漏极区822H的顶部表面的一部分与隆起漏极区822E间隔开。 
间隔开的源极820及漏极822还界定衬底区112的顶部表面处的沟道区824，沟道区824位于源极820与漏极822之间且分离源极820与漏极822。另外，由于沟道区824是衬底区112的一部分，因此沟道区824具有与衬底区112相同的导电类型。 
图9A到9C展示图解说明根据本发明的替代实施例的形成隆起源极/漏极MOS晶体管的方法900的实例的横截面图。方法900类似于方法500，且因此，利用相同元件符号来标示两种方法共同的结构。 
方法900与方法500一直到图5A中所展示的宽侧壁间隔件508的形成都相同，且与方法500的不同之处在于：如图9A中所展示，方法900接下来在轻掺杂源极区230上外延生长隆起源极区910，而同时在轻掺杂漏极区232上外延生长隆起漏极区912。使用常规过程来生长隆起源极区910及隆起漏极区912。 
如图9B中所展示，在已形成隆起源极区910及隆起漏极区912之后，使用常规蚀刻剂及过程来移除宽侧壁间隔件508。如图9C中所展示，在已移除宽侧壁间隔件508之后，形成触及栅极224及保护帽225且横向环绕栅极224及保护帽225的薄侧壁间隔件914。薄侧壁间隔件914(其为非导电的)与全部隆起源极区910及全部隆起漏极区912水平间隔开。 
可以多种方式形成薄侧壁间隔件914。举例来说，可将薄氧化物层沉积于栅极224、保护帽225、轻掺杂源极区230、轻掺杂漏极区232、隆起源极区910及隆起漏极区912上，接着为薄氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成薄侧壁间隔件914为止。 
在已形成薄侧壁间隔件914之后，使用常规过程将掺杂剂植入到衬底区212以及轻掺杂源极区230及轻掺杂漏极区232中以形成间隔开的重掺杂源极区920及重掺杂漏极区922。重掺杂源极区920触及衬底区212及轻掺杂源极区230两者，而重掺杂漏极区922触及衬底区212及轻掺杂漏极区232两者。所述植入还重掺杂隆起源极区910及隆起漏极区912。 
轻掺杂源极区230、重掺杂源极区920及隆起源极区910形成源极930，而轻掺杂漏极区232、重掺杂漏极区922及隆起漏极区912形成漏极932。源极区930及漏极区932界定衬底区212的沟道区934，沟道区934位于源极930与漏极932之间且分离源极930与漏极932。此外，所述植入还形成MOS晶体管结构940。 
在此之后，退火MOS晶体管结构940以驱入植入物。所述退火致使重掺杂源极区920及重掺杂漏极区922因向外扩散而稍微扩展到轻掺杂源极区230及轻掺杂漏极区232中。然而，隆起源极区910与重掺杂源极区920之间的最大宽度中的差异(尽管部分由向外扩散所致)主要由侧壁间隔件508及914的不同宽度所致。因此，重掺杂源极区920的最大宽度大致大于隆起源极区910的最大宽度。 
类似地，隆起漏极区912与重掺杂漏极区922之间的最大宽度中的差异(尽管部分由向外扩散所致)主要由侧壁间隔件508及914的不同宽度所致。因此，重掺杂漏极区922的最大宽度大致大于隆起漏极区912的最大宽度。在此之后，方法900继续常规步骤。 
图10展示图解说明根据本发明的替代实施例的隆起源极/漏极MOS晶体管1000的实例的横截面图。MOS晶体管1000类似于MOS晶体管800，且因此，利用相同元件符号来标示两个晶体管共同的结构。 
如图10中所展示，MOS晶体管1000与MOS晶体管800的不同之处在于MOS晶体管1000代替侧壁间隔件432而利用侧壁间隔件1010。侧壁间隔件1010与侧壁间隔件432相同，只不过侧壁间隔件1010比侧壁间隔件432宽。另外，侧壁间隔件1010还触及隆起源极区820E及隆起漏极区822E，而侧壁间隔件432不触及隆起源极区820E及隆起漏极区822E。 
图11A到11C展示图解说明根据本发明的替代实施例的形成隆起源极/漏极MOS晶体管的方法1100的实例的横截面图。方法1100类似于方法700，且因此，利用相同 元件符号来标示两种方法共同的结构。 
方法1100与方法700一直到图7A中所展示的薄侧壁间隔件708的形成都相同，且与方法700的不同之处在于：如图11A中所展示，方法1100接下来使用常规过程将掺杂剂植入到衬底区212以及轻掺杂源极区230及轻掺杂漏极区232中以形成间隔开的重掺杂源极区1110及重掺杂漏极区1112。重掺杂源极区1110触及衬底区212及轻掺杂源极区230两者，而重掺杂漏极区1112触及衬底区212及轻掺杂漏极区1112两者。 
如图11B中所展示，在已形成重掺杂源极区1110及重掺杂漏极区1112之后，形成触及栅极224及保护帽225且横向环绕栅极224及保护帽225的宽侧壁间隔件1114。可以多种方式形成宽侧壁间隔件1114(其为非导电的)。 
举例来说，可将氧化物层沉积于保护帽225、侧壁间隔件708、隆起源极区1120及隆起漏极区1122上，接着为氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成侧壁间隔件1116为止。在此实例中，侧壁间隔件708及侧壁间隔件1116以组合形式形成宽侧壁间隔件1114。 
替代地，可通过首先移除侧壁间隔件708而形成宽侧壁间隔件1114。在此之后，通过沉积厚氧化物层而形成宽侧壁间隔件1114，接着为厚氧化物层的各向异性蚀刻，直到已暴露保护帽225的顶部表面以形成侧壁间隔件1116为止。 
如图11C中所展示，在已形成宽侧壁间隔件1114之后，在重掺杂源极区1110上外延生长隆起源极区1120，而同时在重掺杂漏极区1112上外延生长隆起漏极区1122。使用常规过程来生长隆起源极区1120及隆起漏极区1122。 
轻掺杂源极区230、重掺杂源极区1110及隆起源极区1120形成源极1130，而轻掺杂漏极区232、重掺杂漏极区1112及隆起漏极区1122形成漏极1132。源极区1130及漏极区1132界定衬底区212的沟道区1134，沟道区1134位于源极1130与漏极1132之间且分离源极1130与漏极1132。此外，所述植入还形成MOS晶体管结构1140。 
在此之后，退火MOS晶体管结构1140以驱入植入物。所述退火致使重掺杂源极区1110及重掺杂漏极区1112因向外扩散而稍微扩展到轻掺杂源极区230及轻掺杂漏极区232中。然而，隆起源极区1120与重掺杂源极区1110之间的最大宽度中的差异(尽管部分由向外扩散所致)主要由侧壁间隔件708及1114的不同宽度所致。因此，重掺杂源极区1110的最大宽度大致大于隆起源极区1120的最大宽度。 
类似地，隆起漏极区1122与重掺杂漏极区1112之间的最大宽度中的差异(尽管部分由向外扩散所致)主要由侧壁间隔件708及1114的不同宽度所致。因此，重掺杂漏极区1112的最大宽度大致大于隆起漏极区1122的最大宽度。从重掺杂源极区1110及重掺杂 漏极区1112的向外扩散还分别重掺杂隆起源极区1120及隆起漏极区1122。在此之后，方法1100继续常规步骤。 
应理解，以上说明为本发明的实例，且可在实践本发明时采用本文中所描述的本发明的各种替代方案。因此，打算使所附权利要求书界定本发明的范围且借此涵盖在这些权利要求及其等效内容的范围内的结构及方法。 

Claims (20)

1.一种半导体结构，其包括：
半导体区，其具有导电类型；
源极，其具有与所述半导体区的所述导电类型相反的导电类型，且包含触及所述半导体区的轻掺杂源极区、触及所述轻掺杂源极区的重掺杂源极区及触及所述重掺杂源极区的隆起源极区，所述重掺杂源极区具有宽度，所述隆起源极区具有宽度，所述隆起源极区的所述宽度大于所述重掺杂源极区的所述宽度；
漏极，其具有与所述半导体区的所述导电类型相反的导电类型，且包含触及所述半导体区的轻掺杂漏极区、触及所述轻掺杂漏极区的重掺杂漏极区及触及所述重掺杂漏极区的隆起漏极区；
所述半导体区的沟道区，其横向位于所述源极与所述漏极之间；
栅极电介质，其触及所述沟道区且位于所述沟道区上方；及
栅极，其触及所述栅极电介质且位于所述栅极电介质上方。
2.根据权利要求1所述的半导体结构，且其进一步包括侧壁间隔件，所述侧壁间隔件为非导电的、触及所述隆起源极区及所述隆起漏极区且横向环绕所述栅极。
3.根据权利要求2所述的半导体结构，其中所述侧壁间隔件触及所述隆起源极区的顶部表面且位于所述隆起源极区的顶部表面上方。
4.根据权利要求3所述的半导体结构，其中所述侧壁间隔件的最大宽度大致大于分离所述隆起源极区与所述栅极的最小距离。
5.根据权利要求1所述的半导体结构，其中所述隆起源极区的顶部表面及所述隆起漏极区的顶部表面位于通过所述栅极的平面中，所述平面位于所述栅极的底部表面上面。
6.一种半导体结构，其包括：
半导体区，其具有导电类型；
源极，其具有与所述半导体区的所述导电类型相反的导电类型，且包含触及所述半导体区的轻掺杂源极区、触及所述轻掺杂源极区的重掺杂源极区及触及所述重掺杂源极区的隆起源极区，所述重掺杂源极区具有宽度，所述隆起源极区具有宽度，所述重掺杂源极区的所述宽度大致大于所述隆起源极区的所述宽度；
漏极，其具有与所述半导体区的所述导电类型相反的导电类型，且包含触及所述半导体区的轻掺杂漏极区、触及所述轻掺杂漏极区的重掺杂漏极区及触及所述重掺杂漏极区的隆起漏极区；
所述半导体区的沟道区，其横向位于所述源极与所述漏极之间；
栅极电介质，其触及所述沟道区且位于所述沟道区上方；及
栅极，其触及所述栅极电介质且位于所述栅极电介质上方。
7.根据权利要求6所述的半导体结构，且其进一步包括侧壁间隔件，所述侧壁间隔件为非导电的、并触及所述栅极且横向环绕所述栅极。
8.根据权利要求7所述的半导体结构，其中所述侧壁间隔件触及所述隆起源极区及所述隆起漏极区。
9.根据权利要求7所述的半导体结构，其中所述侧壁间隔件与所述隆起源极区及所述隆起漏极区间隔开。
10.根据权利要求6所述的半导体结构，其中所述隆起源极区的顶部表面及所述隆起漏极区的顶部表面位于通过所述栅极的平面中，所述平面位于所述栅极的底部表面上面。
11.一种形成半导体结构的方法，其包括：
形成栅极结构，所述栅极结构包含触及半导体区且位于所述半导体区上面的栅极电介质及触及所述栅极电介质且位于所述栅极电介质上面的栅极；
在已形成所述栅极结构之后植入所述半导体区以形成触及所述半导体区的轻掺杂源极区及轻掺杂漏极区；
形成触及所述栅极结构且横向环绕所述栅极结构的第一侧壁间隔件；
在已形成所述第一侧壁间隔件之后植入所述半导体区、所述轻掺杂源极区及所述轻掺杂漏极区以形成重掺杂源极区及重掺杂漏极区，所述重掺杂源极区触及所述半导体区及所述轻掺杂源极区，所述重掺杂漏极区触及所述半导体区及所述轻掺杂漏极区；
在已形成所述重掺杂源极区及所述重掺杂漏极区之后形成触及所述栅极结构且横向环绕所述栅极结构的第二侧壁间隔件；及
在已形成所述第二侧壁间隔件之后外延生长触及所述重掺杂源极区的隆起源极区及触及所述重掺杂漏极区的隆起漏极区。
12.根据权利要求11所述的方法，且其进一步包括在已形成所述重掺杂源极区及所述重掺杂漏极区之后且在形成所述第二侧壁间隔件之前移除所述第一侧壁间隔件。
13.根据权利要求12所述的方法，其中所述重掺杂源极区具有宽度，所述隆起源极区具有宽度，且所述隆起源极区的所述宽度大于所述重掺杂源极区的所述宽度。
14.根据权利要求11所述的方法，其中形成所述第二侧壁间隔件包含形成第三侧壁间隔件以触及所述第一侧壁间隔件且横向环绕所述第一侧壁间隔件，所述第一侧壁间隔件与所述第三侧壁间隔件的组合形成所述第二侧壁间隔件。
15.根据权利要求14所述的方法，其中所述重掺杂源极区具有宽度，所述隆起源极区具有宽度，且所述重掺杂源极区的所述宽度大致大于所述隆起源极区的所述宽度。
16.一种形成半导体结构的方法，其包括：
形成栅极结构，所述栅极结构包含触及半导体区且位于所述半导体区上面的栅极电介质及触及所述栅极电介质且位于所述栅极电介质上面的栅极；
在已形成所述栅极结构之后植入所述半导体区以形成触及所述半导体区的轻掺杂源极区及轻掺杂漏极区；
形成触及所述栅极结构且横向环绕所述栅极结构的第一侧壁间隔件；
在已形成所述第一侧壁间隔件之后外延生长触及所述轻掺杂源极区的隆起源极区及触及所述轻掺杂漏极区的隆起漏极区；
在已形成所述隆起源极区及所述隆起漏极区之后形成触及所述栅极结构且横向环绕所述栅极结构的第二侧壁间隔件；及
在已形成所述第二侧壁间隔件之后植入所述半导体区、所述轻掺杂源极区及所述轻掺杂漏极区以形成重掺杂源极区及重掺杂漏极区，所述重掺杂源极区触及所述半导体区、所述轻掺杂源极区及所述隆起源极区，所述重掺杂漏极区触及所述半导体区、所述轻掺杂漏极区及所述隆起漏极区。
17.根据权利要求16所述的方法，且其进一步包括在已形成所述隆起源极区及所述隆起漏极区之后且在形成所述第二侧壁间隔件之前移除所述第一侧壁间隔件。
18.根据权利要求17所述的方法，其中所述重掺杂源极区具有宽度，所述隆起源极区具有宽度，且所述重掺杂源极区的所述宽度大致大于所述隆起源极区的所述宽度。
19.根据权利要求16所述的方法，其中形成所述第二侧壁间隔件包含形成第三侧壁间隔件以触及所述第一侧壁间隔件且横向环绕所述第一侧壁间隔件，所述第一侧壁间隔件与所述第三侧壁间隔件的组合形成所述第二侧壁间隔件。
20.根据权利要求19所述的方法，其中所述重掺杂源极区具有宽度，所述隆起源极区具有宽度，且所述隆起源极区的所述宽度大于所述重掺杂源极区的所述宽度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183663A1 (en) * 2012-12-28 2014-07-03 Texas Instruments Incorporated Raised Source/Drain MOS Transistor and Method of Forming the Transistor with an Implant Spacer and an Epitaxial Spacer
US9166044B2 (en) * 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448129B1 (en) * 2000-01-24 2002-09-10 Micron Technology, Inc. Applying epitaxial silicon in disposable spacer flow
CN1585128A (zh) * 2003-08-22 2005-02-23 三星电子株式会社 高度集成半导体器件及其制造方法
US20070138570A1 (en) * 2005-12-16 2007-06-21 Chartered Semiconductor Mfg.LTD Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US20070194387A1 (en) * 2006-02-21 2007-08-23 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US20080224212A1 (en) * 2007-03-16 2008-09-18 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
CN101814492A (zh) * 2008-08-28 2010-08-25 台湾积体电路制造股份有限公司 具有金属栅极堆叠的集成电路与其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
JP2011049366A (ja) * 2009-08-27 2011-03-10 Elpida Memory Inc 半導体装置の製造方法
US8435848B2 (en) * 2010-10-28 2013-05-07 Texas Instruments Incorporated PMOS SiGe-last integration process
US20140183663A1 (en) * 2012-12-28 2014-07-03 Texas Instruments Incorporated Raised Source/Drain MOS Transistor and Method of Forming the Transistor with an Implant Spacer and an Epitaxial Spacer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448129B1 (en) * 2000-01-24 2002-09-10 Micron Technology, Inc. Applying epitaxial silicon in disposable spacer flow
CN1585128A (zh) * 2003-08-22 2005-02-23 三星电子株式会社 高度集成半导体器件及其制造方法
US20070138570A1 (en) * 2005-12-16 2007-06-21 Chartered Semiconductor Mfg.LTD Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US20070194387A1 (en) * 2006-02-21 2007-08-23 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US20080224212A1 (en) * 2007-03-16 2008-09-18 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
CN101814492A (zh) * 2008-08-28 2010-08-25 台湾积体电路制造股份有限公司 具有金属栅极堆叠的集成电路与其形成方法

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