KR102527218B1 - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

유기 발광 표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102527218B1
KR102527218B1 KR1020160002663A KR20160002663A KR102527218B1 KR 102527218 B1 KR102527218 B1 KR 102527218B1 KR 1020160002663 A KR1020160002663 A KR 1020160002663A KR 20160002663 A KR20160002663 A KR 20160002663A KR 102527218 B1 KR102527218 B1 KR 102527218B1
Authority
KR
South Korea
Prior art keywords
doped epitaxial
epitaxial layer
layer
lightly doped
light emitting
Prior art date
Application number
KR1020160002663A
Other languages
English (en)
Other versions
KR20170083674A (ko
Inventor
신영기
김대호
이종찬
정웅희
강윤호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020160002663A priority Critical patent/KR102527218B1/ko
Priority to US15/247,989 priority patent/US10192901B2/en
Publication of KR20170083674A publication Critical patent/KR20170083674A/ko
Application granted granted Critical
Publication of KR102527218B1 publication Critical patent/KR102527218B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2018—Selective epilaxial growth, e.g. simultaneous deposition of mono - and non-mono semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/16—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/166—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using selective deposition, e.g. using a mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Abstract

본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판, 상기 기판 위에 위치하고 있는 복수개의 트랜지스터, 상기 복수개의 트랜지스터에 연결되어 있는 유기 발광 다이오드를 포함하고, 상기 트랜지스터는 상기 기판 위에 위치하는 반도체 부재, 상기 반도체 부재 위에 위치하고 있는 절연 부재, 상기 반도체 부재 위에 위치하고 있으며 상기 절연 부재의 양 옆에 각각 위치하는 소스 부재 및 드레인 부재, 상기 절연 부재 위에 위치하고 있는 게이트 전극을 포함한다.

Description

유기 발광 표시 장치 및 그 제조 방법{ORGANIC LIGHT EMITTING DIODE DISPLAY AND MANUFACTURING METHOD THEREOF}
본 발명은 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
일반적으로 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
유기 발광 표시 장치는 캐소드, 애노드 및 유기 발광층으로 이루어진 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 트랜지스터가 형성되어 있다.
신뢰성을 향상시키고 누설 전류를 최소화하기 위해 트랜지스터의 반도체 부재에는 저농도 도핑 영역(Lighty Doped Drain, LDD)이 형성된다. 그러나, 저농도 도핑 영역을 형성하기 위해서는 별도의 마스크를 추가하여야 하며, 이온 주입 후 별도의 어닐(anneal) 및 액티베이션(activation) 공정을 추가해야 하므로, 제조 공정이 복잡해지고 제조 장치가 추가되므로 제조 비용이 증가하게 된다. 또한, 액티베이션(activation) 공정은 고온 공정이므로, 저온 공정보다 제조 비용이 상승하게 되며, 고온 공정에서는 저내열성 재료를 적용하기 어려워 재료 선택의 폭이 좁아지게 된다.
본 발명의 일 실시예는 별도의 마스크 추가 없이 트랜지스터에 저농도 도핑 영역을 형성할 수 있는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 기판, 상기 기판 위에 위치하고 있는 복수개의 트랜지스터, 상기 복수개의 트랜지스터에 연결되어 있는 유기 발광 다이오드를 포함하고, 상기 트랜지스터는 상기 기판 위에 위치하는 반도체 부재, 상기 반도체 부재 위에 위치하고 있는 절연 부재, 상기 반도체 부재 위에 위치하고 있으며 상기 절연 부재의 양 옆에 각각 위치하는 소스 부재 및 드레인 부재, 상기 절연 부재 위에 위치하고 있는 게이트 전극을 포함하고, 상기 소스 부재 및 드레인 부재는 각각 서로 다른 도핑 농도를 가지는 복수개의 층을 포함한다.
상기 소스 부재는 복수개의 제1 도핑 에피텍셜층을 포함하고, 상기 드레인 부재는 복수개의 제2 도핑 에피텍셜층을 포함할 수 있다.
상기 복수개의 제1 도핑 에피텍셜층은 상기 반도체 부재와 접촉하는 제1 저농도 도핑 에피텍셜층, 상기 제1 저농도 도핑 에피텍셜층 위에 위치하는 제1 고농도 도핑 에피텍셜층을 포함하고, 상기 복수개의 제2 도핑 에피텍셜층은 상기 반도체 부재와 접촉하는 제2 저농도 도핑 에피텍셜층, 상기 제2 저농도 도핑 에피텍셜층 위에 위치하는 제2 고농도 도핑 에피텍셜층을 포함할 수 있다.
상기 반도체 부재는 폴리 실리콘층을 포함하고, 상기 제1 도핑 에피텍셜층 및 상기 제2 도핑 에피텍셜층은 도핑 불순물을 포함하는 결정질 실리콘층을 포함할 수 있다.
상기 절연 부재는 상기 게이트 전극과 중첩할 수 있다.
상기 절연 부재의 측벽 경계선은 상기 게이트 전극의 측벽 경계선과 일치할 수 있다.
상기 반도체 부재는 상기 게이트 전극과 중첩하는 제1 반도체 영역, 상기 게이트 전극과 중첩하지 않는 제2 반도체 영역을 포함하고, 상기 소스 부재 및 드레인 부재는 상기 제2 반도체 영역과 중첩할 수 있다.
상기 반도체 부재는 연장되어 상기 복수개의 트랜지스터와 중첩하고 있을 수 있다.
상기 기판 위에 형성되어 있으며 스캔 신호를 전달하는 스캔선, 상기 스캔선과 교차하며 데이터 전압 및 구동 전압을 각각 전달하는 데이터선 및 구동 전압선을 더 포함하고, 상기 복수개의 트랜지스터는 상기 스캔선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터, 상기 스위칭 트랜지스터에 연결되어 있으며 구동 게이트 전극, 상기 구동 게이트 전극과 중첩하며 평면상 굴곡되어 있는 구동 반도체 부재를 포함하는 구동 트랜지스터를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조 방법은 기판 위에 복수개의 트랜지스터를 형성하는 단계, 상기 복수개의 트랜지스터에 연결되는 유기 발광 다이오드를 형성하는 단계를 포함하고, 상기 복수개의 트랜지스터를 형성하는 단계는 상기 기판 위에 반도체 부재를 형성하는 단계, 상기 반도체 부재를 덮는 절연막 및 게이트 금속층을 차례로 형성하는 단계, 상기 게이트 금속층 및 절연막을 동시에 식각하여 게이트 전극 및 절연 부재를 형성하는 단계, 그리고 상기 반도체 부재 위에 소스 부재 및 드레인 부재를 형성하는 단계를 포함하고, 상기 소스 부재 및 드레인 부재는 상기 절연 부재의 양 옆에 형성한다.
상기 소스 부재 및 드레인 부재를 형성하는 단계는 상기 반도체 부재 위에 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층을 형성하는 단계, 상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층 위에 각각 제1 고농도 도핑 에피텍셜층 및 제2 고농도 도핑 에피텍셜츨을 형성하는 단계를 포함할 수 있다.
상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층을 형성하는 단계는 상기 반도체 부재 위에 도핑 불순물을 포함하는 수소 라디칼을 증착하는 단계를 포함할 수 있다.
상기 제1 고농도 도핑 에피텍셜층 및 제2 고농도 도핑 에피텍셜층을 형성하는 단계는 상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층 위에 상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층의 도핑 농도보다 높은 도핑 농도의 도핑 불순물을 포함하는 수소 라디칼을 증착하는 단계를 포함할 수 있다.
본 발명에 따르면, 별도의 마스크 추가 없이 트랜지스터에 저농도 도핑 영역을 형성할 수 있으므로, 제조 공정이 단순해지고 제조 비용이 절감된다.
즉, 선택적 에피텍셜 성장 공정(Selective Epitaxial Growth Process)을 이용하여 도핑 농도를 서로 다르게 한 저농도 도핑 에피텍셜층과 고농도 도핑 에피텍셜층을 차례로 형성함으로써, 고농도 도핑 에피텍셜층은 소스 전극 및 드레인 전극의 역할을 하고, 저농도 도핑 에피텍셜층은 저농도 도핑 영역의 역할을 하게 할 수 있다. 또한, 고농도 도핑 에피텍셜층은 소스 전극 및 드레인 전극의 역할을 하므로, 컨택 특성을 향상시킬 수 있다.
따라서, 저농도 도핑 영역을 형성하기 위한 1회의 포토(photo) 공정, 2회의 이온 주입(implantation) 공정 및 활성화(activation) 공정을 생략할 수 있으므로, 제조 공정을 단순화하고 택트 타임(tact time)을 감소시켜 공정 능력을 향상시킬 수 있다.
또한, 고온의 활성화 공정을 생략할 수 있으므로, 저온 공정의 적용이 가능해져서 저내열성 유기 재료의 선택의 폭이 넓어진다.
또한, 저온 공정의 적용이 가능하므로, 저가의 유리 기판을 사용할 수 있어 제조 비용을 절감할 수 있고, 저저항 배선을 사용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 복수개의 트랜지스터 및 커패시터의 개략적인 배치도이다.
도 3은 도 2의 구체적인 배치도이다.
도 4는 도 3의 유기 발광 표시 장치를 IV-IV선을 따라 자른 단면도이다.
도 5는 도 3의 유기 발광 표시 장치를 V-V선 및 V'-V'선을 따라 자른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조 방법의 일 단계를 도시한 단면도로서, 도 3의 유기 발광 표시 장치의 IV-IV선에 대응하는 위치를 따라 자른 단면도이다.
도 7은 도 6과 동일한 단계를 도시한 단면도로서, 도 3의 유기 발광 표시 장치의 V-V선 및 및 V'-V'선에 대응하는 위치를 따라 자른 단면도이다.
도 8은 도 6의 다음 단계를 도시한 단면도이다.
도 9는 도 8과 동일한 단계를 도시한 단면도이다.
도 10은 도 8의 다음 단계를 도시한 단면도이다.
도 11은 도 10과 동일한 단계를 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, "~ 상에" 또는 "~ 위에"라 함은 대상 부분의 위 또는 아래에 위치하는 것을 의미하며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하지 않는다.
또한, 첨부 도면에서 도시된 갯수의 트랜지스터(transistor)와 커패시터(capacitor)에 한정되지 않으며, 유기 발광 표시 장치는 하나의 화소에 복수개의 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 여기서, 화소는 화상을 표시하는 최소 단위를 말하며, 유기 발광 표시 장치는 복수의 화소들을 통해 화상을 표시한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 대하여 도면을 참고로 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소(PX)는 복수개의 신호선(151, 152, 153, 158, 171, 172, 192)에 연결되어 있는 복수개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 구동 트랜지스터(driving transistor)(T1), 스위칭 트랜지스터(switching transistor)(T2), 보상 트랜지스터(compensation transistor)(T3), 초기화 트랜지스터(initialization transistor)(T4), 동작 제어 트랜지스터(operation control transistor)(T5), 발광 제어 트랜지스터(light emission control transistor)(T6) 및 바이패스 트랜지스터(bypass transistor)(T7)를 포함한다.
신호선(151, 152, 153, 158, 171, 172, 192)은 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 구동 전압선(172), 그리고 초기화 전압선(192)을 포함할 수 있다.
스캔선(151)은 스캔 신호(Sn)를 전달하고, 전단 스캔선(152)은 초기화 트랜지스터(T4)에 전단 스캔 신호(Sn-1)를 전달하며, 발광 제어선(153)은 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)에 발광 제어 신호(EM)를 전달하고, 바이패스 제어선(158)은 바이패스 트랜지스터(T7)에 바이패스 신호(BP)를 전달한다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달하고, 초기화 전압선(192)은 구동 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달한다.
이러한 스캔선(151), 전단 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 구동 전압선(172), 그리고 초기화 전압선(192) 각각은 하나의 화소(PX)에 연결되어 있다.
구동 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 일단(Cst1)과 연결되어 있고, 구동 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있으며, 구동 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
스위칭 트랜지스터(T2)의 게이트 전극(G2)은 스캔선(151)과 연결되어 있고, 스위칭 트랜지스터(T2)의 소스 전극(S2)은 데이터선(171)과 연결되어 있으며, 스위칭 트랜지스터(T2)의 드레인 전극(D2)은 구동 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 동작 제어 트랜지스터(T5)을 경유하여 구동 전압선(172)과 연결되어 있다. 이러한 스위칭 트랜지스터(T2)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터선(171)으로 전달된 데이터 신호(Dm)을 구동 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 트랜지스터(T3)의 게이트 전극(G3)은 스캔선(151)에 연결되어 있고, 보상 트랜지스터(T3)의 소스 전극(S3)은 구동 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 연결되어 있으며, 보상 트랜지스터(T3)의 드레인 전극(D3)은 초기화 트랜지스터(T4)의 드레인 전극(D4), 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결되어 있다. 이러한 보상 트랜지스터(T3)는 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 트랜지스터(T4)의 게이트 전극(G4)은 전단 스캔선(152)과 연결되어 있고, 초기화 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(192)과 연결되어 있으며, 초기화 트랜지스터(T4)의 드레인 전극(D4)은 보상 트랜지스터(T3)의 드레인 전극(D3)을 거쳐 스토리지 커패시터(Cst)의 일단(Cst1) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 함께 연결되어 있다. 이러한 초기화 트랜지스터(T4)는 전단 스캔선(152)을 통해 전달받은 전단 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압(Vg)을 초기화시키는 초기화 동작을 수행한다. 이 때, 보상 트랜지스터(T3)와 초기화 트랜지스터(T4)는 누설 전류를 차단하기 위해 듀얼 게이트(dual gate) 구조의 트랜지스터로 구성되어 있다.
동작 제어 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(153)과 연결되어 있으며, 동작 제어 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(172)와 연결되어 있고, 동작 제어 트랜지스터(T5)의 드레인 전극(D5)은 구동 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 트랜지스터(T2)의 드레인 전극(D2)에 연결되어 있다.
발광 제어 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(153)과 연결되어 있으며, 발광 제어 트랜지스터(T6)의 소스 전극(S6)은 구동 트랜지스터(T1)의 드레인 전극(D1) 및 보상 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있고, 발광 제어 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 다이오드(OLED)의 애노드(anode)와 전기적으로 연결되어 있다. 이러한 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)는 발광 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴 온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 구동 트랜지스터(T1)를 통해 보상되어 유기 발광 다이오드(OLED)에 전달된다.
바이패스 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 제어선(158)과 연결되어 있고, 바이패스 트랜지스터(T7)의 소스 전극(S7)은 발광 제어 트랜지스터(T6)의 드레인 전극(D6) 및 유기 발광 다이오드(OLED)의 애노드에 함께 연결되어 있고, 바이패스 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(192) 및 초기화 트랜지스터(T4)의 소스 전극(S4)에 함께 연결되어 있다.
스토리지 커패시터(Cst)의 타단(Cst2)은 구동 전압선(172)과 연결되어 있으며, 유기 발광 다이오드(OLED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결되어 있다.
한편, 본 발명의 일 실시예에서는 7 트랜지스터 1 커패시터 구조를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니며 트랜지스터의 수와 커패시터의 수는 다양하게 변형 가능하다.
이하에서, 도 1에 도시한 유기 발광 표시 장치의 상세 구조에 대하여 도 2, 도 3, 도 4 및 도 5를 참고하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 복수개의 트랜지스터 및 커패시터의 개략적인 배치도이고, 도 3은 도 2의 구체적인 배치도이며, 도 4는 도 3의 유기 발광 표시 장치를 IV-IV선을 따라 자른 단면도이고, 도 5는 도 3의 유기 발광 표시 장치를 V-V선 및 V'-V'선을 따라 자른 단면도이다.
우선, 도 2 및 도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 스캔 신호(Sn), 전단 스캔 신호(Sn-1), 및 발광 제어 신호(EM)를 각각 인가하며 행 방향을 따라 형성되어 있는 스캔선(151), 전단 스캔선(152), 및 발광 제어선(153)을 포함한다. 본 실시예에서 바이패스 신호(BP)는 전단 스캔 신호(Sn-1)과 동일하므로 별도의 바이패스 제어선은 배치되지 않고 전단 스캔선(152)을 통해 바이패스 신호(BP)가 전달된다.
그리고, 스캔선(151), 전단 스캔선(152), 및 발광 제어선(153)과 교차하고 있으며 화소(PX)에 데이터 신호(Dm) 및 구동 전압(ELVDD)을 각각 인가하는 데이터선(171) 및 구동 전압선(172)을 포함한다.
초기화 전압(Vint)은 초기화 전압선(192)에서 초기화 트랜지스터(T4)를 경유하여 보상 트랜지스터(T3)로 전달된다. 초기화 전압선(192)은 직선부(192a) 및 사선부(192b)를 교대로 가지며 형성되어 있다. 직선부(192a)는 스캔선(151)과 평행하게 배치되어 있으며, 사선부(192b)는 직선부(192a)와 소정 경사를 가지며 연장되어 있다.
또한, 화소(PX)에는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6), 바이패스 트랜지스터(T7), 스토리지 커패시터(Cst), 그리고 유기 발광 다이오드(OLED)가 형성되어 있다.
유기 발광 다이오드(OLED)는 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)으로 이루어진다. 이 때, 보상 트랜지스터(T3)와 초기화 트랜지스터(T4)는 누설 전류를 차단하기 위해 듀얼 게이트(dual gate) 구조의 트랜지스터로 구성되어 있다.
도 2에 도시한 바와 같이, 반도체 부재(130)는 다양한 형상으로 굴곡되어 형성될 수 있다. 반도체 부재(130)를 따라 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6) 및 바이패스 트랜지스터(T7)가 위치하고 있다. 반도체 부재(130)의 일부는 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널(channel)(131)을 이루게 된다. 이러한 반도체 부재(130)는 N형 불순물 또는 P형 불순물로 채널 도핑이 되어 있는 폴리 실리콘층으로 이루어질 수 있다.
도 4 및 도 5에 도시한 바와 같이, 반도체 부재(130)의 일부인 채널(131) 위에는 소스 부재(136)와 드레인 부재(137)가 위치하고 있다. 소스 부재(136)는 복수개의 제1 도핑 에피텍셜층(136a, 136b, 136c, 136d, 136f, 136g)을 포함하고, 드레인 부재(137)는 복수개의 제2 도핑 에피텍셜층(137a, 137b, 137c, 137d, 137f, 137g)을 포함한다. 소스 부재(136) 및 드레인 부재(137)의 도핑 농도는 채널(131)보다 높을 수 있다. 반도체 부재(130) 위에 위치하는 소스 부재(136) 및 드레인 부재(137)는 인접하는 트랜지스터들의 사이 영역에도 위치하므로 인접하는 트랜지스터들이 전기적으로 연결될 수 있다.
복수개의 제1 도핑 에피텍셜층(136a, 136b, 136c, 136d, 136f, 136g)은 채널(131)과 접촉하는 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1), 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1) 위에 위치하는 제1 고농도 도핑 에피텍셜층(136a2, 136b2, 136c2, 136d2, 136f2, 136g2)을 포함한다. 그리고, 복수개의 제2 도핑 에피텍셜층(137a, 137b, 137c, 137d, 137f, 137g)은 채널(131)과 접촉하는 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1), 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1) 위에 위치하는 제2 고농도 도핑 에피텍셜층(137a2, 137b2, 137c2, 137d2, 137f2, 137g2)을 포함한다.
도 3, 도 4 및 도 5에 도시한 바와 같이, 채널(131)은 구동 트랜지스터(T1)에 형성되는 구동 채널(131a), 스위칭 트랜지스터(T2)에 형성되는 스위칭 채널(131b), 보상 트랜지스터(T3)에 형성되는 보상 채널(131c), 초기화 트랜지스터(T4)에 형성되는 초기화 채널(131d), 동작 제어 트랜지스터(T5)에 형성되는 동작 제어 채널(131e), 발광 제어 트랜지스터(T6)에 형성되는 발광 제어 채널(131f) 및 바이패스 트랜지스터(T7)에 형성되는 바이패스 채널(131g)을 포함한다.
구동 트랜지스터(T1)는 구동 채널(131a), 구동 게이트 전극(155a), 구동 소스 전극(136a2) 및 구동 드레인 전극(137a2)을 포함한다.
구동 채널(131a)은 굴곡되어 있으며, 사행 형상(meandering shape) 또는 지그재그 형상(zigzag shape)을 가질 수 있다. 이와 같이, 굴곡된 형상의 구동 채널(131a)을 형성함으로써, 좁은 공간 내에 길게 구동 채널(131a)을 만들 수 있다.
구동 게이트 전극(155a)은 구동 채널(131a)의 일부와 중첩하고 있으며, 구동 소스 전극(136a2) 및 구동 드레인 전극(137a2)은 구동 채널(131a) 위에 위치하고 있으며, 구동 게이트 전극(155a)의 양 옆에 인접하여 각각 위치하고 있다.
본 실시예에서 구동 소스 전극(136a2)은 제1 고농도 도핑 에피텍셜층(136a2)의 일부에 해당하고, 구동 드레인 전극(137a2)은 제2 고농도 도핑 에피텍셜층(137a2)의 일부에 해당한다.
구동 채널(131a)과 구동 소스 전극(136a2) 사이에는 제1 저농도 도핑 에피텍셜층(136a1)이 위치하고 있으며, 구동 채널(131a)과 구동 드레인 전극(137a2) 사이에는 제2 저농도 도핑 에피텍셜층(137a1)이 위치하고 있다.
제1 저농도 도핑 에피텍셜층(136a1) 및 제2 저농도 도핑 에피텍셜층(137a1)은 저농도의 도핑 불순물을 포함하는 결정질 실리콘층이며, 제1 고농도 도핑 에피텍셜층(136a2) 및 제2 고농도 도핑 에피텍셜층(137a2)은 제1 저농도 도핑 에피텍셜층(136a1) 및 제2 저농도 도핑 에피텍셜층(137a1)의 도핑 농도보다 높은 도핑 농도의 고농도의 도핑 불순물을 포함하는 결정질 실리콘층이다.
따라서, 제1 저농도 도핑 에피텍셜층(136a1) 및 제2 저농도 도핑 에피텍셜층(137a1)은 신뢰성을 향상시키고 누설 전류를 최소화하는 저농도 도핑 영역(LDD)의 역할을 한다.
이러한 저농도 도핑 영역의 역할을 하는 제1 저농도 도핑 에피텍셜층(136a1) 및 제2 저농도 도핑 에피텍셜층(137a1)을 별도의 마스크 추가없이 선택적 에피텍셜 성장 공정(Selective Epitaxial Growth Process)을 이용하여 형성함으로써, 제조 공정이 단순해지고 제조 비용이 절감된다. 선택적 에피텍셜 성장 공정(Selective Epitaxial Growth Process)에 대해서는 이하의 제조 방법에서 상세히 설명한다.
한편, 구동 게이트 전극(155a)은 접촉 구멍(61)을 통해 구동 연결 부재(174)와 연결되어 있다.
스위칭 트랜지스터(T2)는 스위칭 채널(131b), 스위칭 게이트 전극(155b), 스위칭 소스 전극(136b2) 및 스위칭 드레인 전극(137b2)을 포함한다. 스캔선(151)의 일부인 스위칭 게이트 전극(155b)은 스위칭 채널(131b)의 일부와 중첩하고 있으며, 스위칭 소스 전극(136b2) 및 스위칭 드레인 전극(137b2)은 스위칭 채널(131b) 위에 위치하고 있으며, 스위칭 게이트 전극(155b)의 양 옆에 인접하여 각각 위치하고 있다.
스위칭 소스 전극(136b2)은 제1 고농도 도핑 에피텍셜층(136b2)의 일부에 해당하고, 스위칭 드레인 전극(137b2)은 제2 고농도 도핑 에피텍셜층(137b2)의 일부에 해당한다.
스위칭 채널(131b)과 스위칭 소스 전극(136b2) 사이에는 제1 저농도 도핑 에피텍셜층(136b1)이 위치하고 있으며, 스위칭 채널(131b)과 스위칭 드레인 전극(137b2) 사이에는 제2 저농도 도핑 에피텍셜층(137b1)이 위치하고 있다.
제1 저농도 도핑 에피텍셜층(136b1) 및 제2 저농도 도핑 에피텍셜층(137b1)은 저농도의 도핑 불순물을 포함하는 결정질 실리콘층이며, 제1 고농도 도핑 에피텍셜층(136b2) 및 제2 고농도 도핑 에피텍셜층(137b2)은 제1 저농도 도핑 에피텍셜층(136b1) 및 제2 저농도 도핑 에피텍셜층(137b1)의 도핑 농도보다 높은 도핑 농도의 고농도의 도핑 불순물을 포함하는 결정질 실리콘층이다.
따라서, 제1 저농도 도핑 에피텍셜층(136b1) 및 제2 저농도 도핑 에피텍셜층(137b1)은 신뢰성을 향상시키고 누설 전류를 최소화하는 저농도 도핑 영역(LDD)의 역할을 한다.
스위칭 소스 전극(136b2)은 접촉 구멍(62)을 통해 데이터선(171)과 연결되어 있다.
보상 트랜지스터(T3)는 보상 채널(131c), 보상 게이트 전극(155c), 보상 소스 전극(136c2) 및 보상 드레인 전극(137c2)을 포함한다. 스캔선(151)의 일부인 보상 게이트 전극(155c)은 누설 전류 방지를 위해 2개가 형성되어 있으며 보상 채널(131c)의 일부와 중첩하고 있다. 보상 소스 전극(136c2) 및 보상 드레인 전극(137c2)은 보상 채널(131c) 위에 위치하고 있으며, 보상 게이트 전극(155c)의 양 옆에 인접하여 각각 위치하고 있다. 보상 소스 전극(136c2)은 제1 고농도 도핑 에피텍셜층(136c2)의 일부에 해당하고, 보상 드레인 전극(137c2)은 제2 고농도 도핑 에피텍셜층(137c2)의 일부에 해당한다.
보상 채널(131c)과 보상 소스 전극(136c2) 사이에는 제1 저농도 도핑 에피텍셜층(136c1)이 위치하고 있으며, 보상 채널(131c)과 보상 드레인 전극(137c2) 사이에도 제2 저농도 도핑 에피텍셜층(137c1)이 위치하고 있다. 보상 드레인 전극(137c2)은 접촉 구멍(63)을 통해 구동 연결 부재(174)와 연결되어 있다.
초기화 트랜지스터(T4)는 초기화 채널(131d), 초기화 게이트 전극(155d), 초기화 소스 전극(136d2) 및 초기화 드레인 전극(137d2)을 포함한다. 전단 스캔선(152)의 일부인 초기화 게이트 전극(155d)은 누설 전류 방지를 위해 2개가 형성되어 있으며 초기화 채널(131d)의 일부와 중첩하고 있다. 초기화 소스 전극(136d2) 및 초기화 드레인 전극(137d2)은 초기화 채널(131d) 위에 위치하고 있으며, 초기화 게이트 전극(155d)의 양 옆에 인접하여 각각 위치하고 있다. 초기화 소스 전극(136d2)은 제1 고농도 도핑 에피텍셜층(136d2)의 일부에 해당하고, 초기화 드레인 전극(137d2)은 제2 고농도 도핑 에피텍셜층(137d2)의 일부에 해당한다.
초기화 채널(131d)과 초기화 소스 전극(136d2) 사이에는 제1 저농도 도핑 에피텍셜층(136d1)이 위치하고 있으며, 초기화 채널(131d)과 초기화 드레인 전극(137d2) 사이에도 제2 저농도 도핑 에피텍셜층(137d1)이 위치하고 있다. 초기화 소스 전극(136d2)은 접촉 구멍(64)을 통해 초기화 연결 부재(175)와 연결되어 있다.
동작 제어 트랜지스터(T5)는 동작 제어 채널(131e), 동작 제어 게이트 전극(155e), 동작 제어 소스 전극(136e2) 및 동작 제어 드레인 전극(137e2)을 포함한다. 발광 제어선(153)의 일부인 동작 제어 게이트 전극(155e)은 동작 제어 채널(131e)의 일부와 중첩하고 있으며, 동작 제어 소스 전극(136e2) 및 동작 제어 드레인 전극(137e2)은 동작 제어 채널(131e) 위에 위치하고 있으며, 동작 제어 게이트 전극(155e)의 양 옆에 인접하여 각각 위치하고 있다.
동작 제어 소스 전극(136e2)은 접촉 구멍(65)을 통해 구동 전압선(172)과 연결되어 있다.
발광 제어 트랜지스터(T6)는 발광 제어 채널(131f), 발광 제어 게이트 전극(155f), 발광 제어 소스 전극(136f2) 및 발광 제어 드레인 전극(137f2)을 포함한다. 발광 제어선(153)의 일부인 발광 제어 게이트 전극(155f)은 발광 제어 채널(131f)의 일부와 중첩하고 있으며, 발광 제어 소스 전극(136f2) 및 발광 제어 드레인 전극(137f2)은 발광 제어 채널(131f) 위에 위치하고 있으며, 발광 제어 게이트 전극(155f)의 양 옆에 인접하여 각각 위치하고 있다.
발광 제어 소스 전극(136f2)은 제1 고농도 도핑 에피텍셜층(136f2)의 일부에 해당하고, 발광 제어 드레인 전극(137f2)은 제2 고농도 도핑 에피텍셜층(137f2)의 일부에 해당한다.
발광 제어 채널(131f)과 발광 제어 소스 전극(136f2) 사이에는 제1 저농도 도핑 에피텍셜층(136f1)이 위치하고 있으며, 발광 제어 채널(131f)과 발광 제어 드레인 전극(137f2) 사이에도 제2 저농도 도핑 에피텍셜층(137f1)이 위치하고 있다.
발광 제어 드레인 전극(137f2)은 접촉 구멍(66)을 통해 화소 연결 부재(179)와 연결되어 있다.
바이패스 트랜지스터(T7)는 바이패스 채널(131g), 바이패스 게이트 전극(155g), 바이패스 소스 전극(136g2) 및 바이패스 드레인 전극(137g2)을 포함한다. 전단 스캔선(152)의 일부인 바이패스 게이트 전극(155g)은 바이패스 채널(131g)의 일부와 중첩하고 있으며, 바이패스 소스 전극(136g2) 및 바이패스 드레인 전극(137g2)은 바이패스 채널(131g) 위에 위치하고 있으며, 바이패스 게이트 전극(155g)의 양 옆에 인접하여 각각 위치하고 있다.
바이패스 소스 전극(136g2)은 제1 고농도 도핑 에피텍셜층(136g2)의 일부에 해당하고, 바이패스 드레인 전극(137g2)은 제2 고농도 도핑 에피텍셜층(137g2)의 일부에 해당한다.
바이패스 채널(131g)과 바이패스 소스 전극(136g2) 사이에는 제1 저농도 도핑 에피텍셜층(136g1)이 위치하고 있으며, 바이패스 채널(131g)과 바이패스 드레인 전극(137g2) 사이에도 제2 저농도 도핑 에피텍셜층(137g1)이 위치하고 있다.
바이패스 소스 전극(136g2)은 발광 제어 드레인 전극(137f2)과 직접 연결되어 있고, 바이패스 드레인 전극(137g2)은 초기화 소스 전극(136d2)과 직접 연결되어 있다.
반도체 부재(130)는 게이트 전극(155a, 155b, 155c, 155d, 155e, 155f, 155g)과 중첩하는 제1 반도체 영역(A1), 게이트 전극(155a, 155b, 155c, 155d, 155e, 155f, 155g)과 중첩하지 않는 제2 반도체 영역(A2)을 포함한다. 소스 부재(136)와 드레인 부재(137)은 제2 반도체 영역(A2)과 중첩한다.
스토리지 커패시터(Cst)는 제2 게이트 절연막(142)을 사이에 두고 배치되는 제1 스토리지 전극(155a)과 제2 스토리지 전극(156)을 포함한다. 제1 스토리지 전극(155a)은 구동 게이트 전극(155a)에 해당하고, 제2 스토리지 전극(156)은 스토리지선(157)에서 확장된 부분으로서, 구동 게이트 전극(155a)보다 넓은 면적을 차지하며 구동 게이트 전극(155a)을 전부 덮고 있다.
여기서, 제2 게이트 절연막(142)은 유전체가 되며, 스토리지 커패시터(Cst)에서 축전된 전하와 양 스토리지 전극(155a, 156) 사이의 전압에 의해 스토리지 커패시턴스(Storage Capacitance)가 결정된다. 이와 같이, 구동 게이트 전극(155a)을 제1 스토리지 전극(155a)으로 사용함으로써, 화소 내에서 큰 면적을 차지하는 구동 채널(131a)에 의해 좁아진 공간에서 스토리지 커패시터를 형성할 수 있는 공간을 확보할 수 있다.
구동 게이트 전극(155a)인 제1 스토리지 전극(155a)은 접촉 구멍(61) 및 스토리지 개구부(51)를 통하여 구동 연결 부재(174)의 일단과 연결되어 있다. 스토리지 개구부(51)는 제2 스토리지 전극(156)에 형성된 개구부이다. 따라서, 스토리지 개구부(51) 내부에 구동 연결 부재(174)의 일단과 구동 게이트 전극(155a)을 연결하는 접촉 구멍(61)이 위치하고 있다. 구동 연결 부재(174)는 데이터선(171)과 거의 평행하게 동일한 층에 위치하고 있으며 구동 연결 부재(174)의 타단은 보상 접촉 구멍(63)을 통해 보상 트랜지스터(T3)의 보상 드레인 전극(137c2) 및 초기화 트랜지스터(T4)의 초기화 드레인 전극(137d2)과 연결되어 있다. 따라서, 구동 연결 부재(174)는 구동 게이트 전극(155a)과 보상 트랜지스터(T3)의 보상 드레인 전극(137c2) 및 초기화 트랜지스터(T4)의 초기화 드레인 전극(137d2)을 서로 연결하고 있다.
제2 스토리지 전극(156)은 접촉 구멍(69)을 통해 구동 전압선(172)과 연결되어 있다. 따라서, 스토리지 커패시터(Cst)는 구동 전압선(172)을 통해 제2 스토리지 전극(156)에 전달된 구동 전압(ELVDD)과 구동 게이트 전극(155a)의 구동 게이트 전압(Vg)간의 차에 대응하는 스토리지 커패시턴스를 저장한다.
화소 연결 부재(179)는 접촉 구멍(81)을 통해 화소 전극(191)과 연결되어 있으며, 초기화 연결 부재(175)는 접촉 구멍(82)을 통해 초기화 전압선(192)과 연결되어 있다.
이하, 도 4 및 도 5를 참고하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면상 구조에 대해 적층 순서에 따라 구체적으로 설명한다.
이 때, 동작 제어 트랜지스터(T5)는 발광 제어 트랜지스터(T6)의 적층 구조와 대부분 동일하므로 상세한 설명은 생략한다.
기판(110) 위에는 버퍼막(120)이 위치하고 있다. 기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있고, 버퍼막(120)은 폴리 실리콘층을 형성하기 위한 결정화 공정 시 기판(110)으로부터 불순물을 차단하여 폴리 실리콘층의 특성을 향상시키고, 기판(110)이 받는 스트레스를 줄이는 역할을 할 수 있다.
버퍼막(120) 위에는 구동 채널(131a), 스위칭 채널(131b), 보상 채널(131c), 초기화 채널(131d), 발광 제어 채널(131f) 및 바이패스 채널(131g)을 포함하는 채널(131)을 포함하는 반도체 부재(130)가 위치하고 있다.
반도체 부재(130) 위에는 절연 부재(140)를 포함하는 제1 게이트 절연막(141)이 위치하고 있다. 절연 부재(140)는 구동 채널(131a) 위에 위치하는 구동 절연 부재(141a), 스위칭 채널(131b) 위에 위치하는 스위칭 절연 부재(141b), 보상 채널(131c) 위에 위치하는 보상 절연 부재(141c), 초기화 채널(131d) 위에 위치하는 초기화 절연 부재(141d), 발광 제어 채널(131f) 위에 위치하는 발광 제어 절연 부재(141f), 그리고 바이패스 채널(131g) 위에 위치하는 바이패스 절연 부재(141g)를 포함한다.
제1 게이트 절연막(141) 위에는 스위칭 게이트 전극(155b), 보상 게이트 전극(155c)을 포함하는 스캔선(151), 초기화 게이트 전극(155d) 및 바이패스 게이트 전극(155g)을 포함하는 전단 스캔선(152), 및 발광 제어 게이트 전극(155f)을 포함하는 발광 제어선(153), 그리고 구동 게이트 전극(제1 스토리지 전극)(155a)을 포함하는 제1 게이트 금속선(151, 152, 153, 155a)이 형성되어 있다.
특히, 구동 절연 부재(141a) 위에는 구동 게이트 전극(155a)가 위치하고 있고, 스위칭 절연 부재(141b) 위에는 스위칭 게이트 전극(155b)이 위치하고 있으며, 보상 절연 부재(141c) 위에는 보상 게이트 전극(155c)이 위치하고 있고, 초기화 절연 부재(141d) 위에는 초기화 게이트 전극(155d)이 위치하고 있으며, 발광 제어 절연 부재(141f) 위에는 발광 제어 게이트 전극(155f)이 위치하고 있고, 바이패스 절연 부재(141g) 위에는 바이패스 게이트 전극(155g)이 위치하고 있다.
이 때, 절연 부재(141a, 141b, 141c, 141d, 141f, 141g)의 측벽 경계선은 게이트 전극(155a, 155b, 155c, 155d, 155f, 155g)의 측벽 경계선과 일치한다. 이는 절연 부재(141a, 141b, 141c, 141d, 141f, 141g)와 게이트 전극(155a, 155b, 155c, 155d, 155f, 155g)이 동일한 식각 공정으로 형성되기 때문이다.
구동 절연 부재(141a)의 양 옆에는 구동 소스 전극(136a2) 및 구동 드레인 전극(137a2)이 위치하고 있고, 스위칭 절연 부재(141b)의 양 옆에는 스위칭 소스 전극(136b2) 및 스위칭 드레인 전극(137b2)이 위치하고 있다. 그리고, 보상 절연 부재(141c)의 양 옆에는 보상 소스 전극(136c2) 및 보상 드레인 전극(137c2)이 위치하고 있고, 초기화 절연 부재(141d)의 양 옆에는 초기화 소스 전극(136d2) 및 초기화 드레인 전극(137d2)이 위치하고 있다. 그리고, 발광 제어 절연 부재(141f)의 양 옆에는 발광 제어 소스 전극(136f2) 및 발광 제어 드레인 전극(137f2)이 위치하고 있고, 바이패스 절연 부재(141g)의 양 옆에는 바이패스 소스 전극(136g2) 및 바이패스 드레인 전극(137g2)이 위치하고 있다.
이 때, 구동 채널(131a)과 구동 소스 전극(136a2) 사이, 스위칭 채널(131b)과 스위칭 소스 전극(136b2) 사이, 보상 채널(131c)과 보상 소스 전극(136c2) 사이, 초기화 채널(131d)과 초기화 소스 전극(136d2) 사이, 발광 제어 채널(131f)과 발광 제어 소스 전극(136f2) 사이, 그리고 바이패스 채널(131g)과 바이패스 소스 전극(136g2) 사이에는 저농도 도핑 영역(LDD)의 역할을 하는 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1)이 위치하고 있다.
그리고, 구동 채널(131a)과 구동 드레인 전극(137a2) 사이, 스위칭 채널(131b)과 스위칭 드레인 전극(137b2) 사이, 보상 채널(131c)과 보상 드레인 전극(137c2) 사이, 초기화 채널(131d)과 초기화 드레인 전극(137d2) 사이, 발광 제어 채널(131f)과 발광 제어 드레인 전극(137f2) 사이, 그리고, 바이패스 채널(131g)과 바이패스 드레인 전극(137g2) 사이에는 저농도 도핑 영역(LDD)의 역할을 하는 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1)이 위치하고 있다.
이와 같이, 저농도 도핑 영역(LDD)의 역할을 하는 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1) 및 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1)을 형성함으로써, 구동 드레인 전극(137a2), 스위칭 드레인 전극(137b2), 보상 드레인 전극(137c2), 초기화 드레인 전극(137d2), 발광 제어 드레인 전극(137f2) 및 바이패스 드레인 전극(137g2)의 갑작스런 전계 변화를 완화시키고, 누설 전류를 최소화할 수 있다. 따라서, 트랜지스터(T1, T2, T3, T4, T5, T6)의 신뢰도를 향상시킬 수 있다.
제1 게이트 금속선(151, 152, 153, 155a) 및 제1 게이트 절연막(141) 위에는 이를 덮는 제2 게이트 절연막(142)이 위치하고 있다. 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성될 수 있다.
제2 게이트 절연막(142) 위에는 스캔선(151)과 평행하게 배치되어 있는 스토리지선(157), 스토리지선(157)에서 확장된 부분인 제2 스토리지 전극(156)을 포함하는 제2 게이트 금속선(157, 156)이 위치하고 있다.
제2 스토리지 전극(156)은 구동 게이트 전극으로 역할하는 제1 스토리지 전극(155a)보다 넓게 형성되어 있으므로 제2 스토리지 전극(156)은 구동 게이트 전극(155a)을 모두 덮게 된다.
제1 게이트 금속선(151, 152, 153, 155a)과 제2 게이트 금속선(156, 157)을 포함하는 게이트 금속선(151, 152, 153, 155a, 156, 157)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
제2 게이트 절연막(142) 및 제2 게이트 금속선(157, 156) 위에는 층간 절연막(160)이 위치하고 있다. 층간 절연막(160)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위로 형성될 수 있다.
층간 절연막(160)은 접촉 구멍(61, 62, 63, 64, 66)을 가진다. 층간 절연막(160) 위에는 데이터선(171), 구동 전압선(172), 구동 연결 부재(174), 초기화 연결 부재(175), 그리고 화소 연결 부재(179)를 포함하는 데이터 금속선(171, 172, 174, 175, 179)이 위치하고 있다. 데이터 금속선(171, 172, 174, 175, 179)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있으며, 예컨대, 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 3중막, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리브덴/구리/몰리브덴(Mo/Cu/Mo)의 3중막 등으로 형성될 수 있다.
데이터선(171)은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(62)을 통해 스위칭 소스 전극(136b2)와 연결되어 있으며, 구동 연결 부재(174)의 일단은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(61)을 통하여 제1 스토리지 전극(155a)과 연결되어 있고, 구동 연결 부재(174)의 타단은 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(63)을 통해 보상 드레인 전극(137c2) 및 초기화 드레인 전극(137d2)과 연결되어 있다.
데이터선(171)과 평행하게 뻗어 있는 초기화 연결 부재(175)는 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(64)을 통해 초기화 소스 전극(136d2)과 연결되어 있다. 그리고, 화소 연결 부재(179)는 제2 게이트 절연막(142) 및 층간 절연막(160)에 형성된 접촉 구멍(66)을 통해 발광 제어 드레인 전극(137f2)과 연결되어 있다.
데이터 금속선(171, 172, 174, 175, 179) 및 층간 절연막(160) 위에는 이를 덮는 보호막(180)이 위치하고 있다. 보호막(180)은 데이터 금속선(171, 172, 174, 175, 179)을 덮어 평탄화시키므로 보호막(180) 위에 화소 전극(191)을 단차없이 형성할 수 있다. 이러한 보호막(180)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등의 유기물 또는 유기물과 무기물의 적층막 등으로 만들어질 수 있다.
보호막(180) 위에는 화소 전극(191) 및 초기화 전압선(192)이 위치하고 있다. 화소 연결 부재(179)는 보호막(180)에 형성된 접촉 구멍(81)을 통해 화소 전극(191)과 연결되어 있고, 초기화 연결 부재(175)는 보호막(180)에 형성된 접촉 구멍(82)을 통해 초기화 전압선(192)과 연결되어 있다.
보호막(180), 초기화 전압선(192) 및 화소 전극(191)의 가장자리 위에는 이를 덮는 화소 정의막(Pixel Defined Layer, PDL)(350)이 위치하고 있고, 화소 정의막(350)은 화소 전극(191)과 대부분 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계 수지(polyacrylates resin), 폴리이미드계 수지(polyimides resin) 등의 유기물 또는 실리카 계열의 무기물로 만들어 질 수 있다.
화소 개구부(351)와 중첩하는 화소 전극(191) 위에는 유기 발광층(370)이 위치하고, 유기 발광층(370) 상에는 공통 전극(270)이 위치하고 있다. 공통 전극(270)은 화소 정의막(350) 위에도 위치하므로 복수의 화소(PX)에 걸쳐 위치하게 된다. 따라서, 화소 전극(191), 유기 발광층(370) 및 공통 전극(270)을 포함하는 유기 발광 다이오드(OLED)가 형성된다.
여기서, 화소 전극(191)은 정공 주입 전극인 애노드이며, 공통 전극(270)은 전자 주입 전극인 캐소드가 된다. 그러나 본 발명에 따른 일 실시예는 반드시 이에 한정되는 것은 아니며, 유기 발광 표시 장치의 구동 방법에 따라 화소 전극(191)이 캐소드가 되고, 공통 전극(270)이 애노드가 될 수도 있다. 화소 전극(191) 및 공통 전극(270)으로부터 각각 정공과 전자가 유기 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
유기 발광층(370)은 저분자 유기물 또는 PEDOT(Poly 3,4-ethylenedioxythiophene) 등의 고분자 유기물로 이루어진다. 또한, 유기 발광층(370)은 발광층과, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성될 수 있다. 이들 모두를 포함할 경우, 정공 주입층이 양극인 화소 전극(191) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다.
유기 발광층(370)은 적색을 발광하는 적색 유기 발광층, 녹색을 발광하는 녹색 유기 발광층 및 청색을 발광하는 청색 유기 발광층을 포함할 수 있으며, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층은 각각 적색 화소, 녹색 화소 및 청색 화소에 형성되어 컬러 화상을 구현하게 된다.
또한, 유기 발광층(370)은 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소에 모두 함께 적층하고, 각 화소별로 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수 있다. 다른 예로, 백색을 발광하는 백색 유기 발광층을 적색 화소, 녹색 화소 및 청색 화소 모두에 형성하고, 각 화소별로 각각 적색 색필터, 녹색 색필터 및 청색 색필터를 형성하여 컬러 화상을 구현할 수도 있다. 백색 유기 발광층과 색필터를 이용하여 컬러 화상을 구현하는 경우, 적색 유기 발광층, 녹색 유기 발광층 및 청색 유기 발광층을 각각의 개별 화소 즉, 적색 화소, 녹색 화소 및 청색 화소에 증착하기 위한 증착 마스크를 사용하지 않아도 된다.
다른 예에서 설명한 백색 유기 발광층은 하나의 유기 발광층으로 형성될 수 있음은 물론이고, 복수 개의 유기 발광층을 적층하여 백색을 발광할 수 있도록 한 구성까지 포함한다. 예로, 적어도 하나의 옐로우 유기 발광층과 적어도 하나의 청색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 시안 유기 발광층과 적어도 하나의 적색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성, 적어도 하나의 마젠타 유기 발광층과 적어도 하나의 녹색 유기 발광층을 조합하여 백색 발광을 가능하게 한 구성 등도 포함할 수 있다.
공통 전극(270) 상에는 유기 발광 다이오드(OLED)를 보호하는 봉지 부재(도시하지 않음)가 형성될 수 있으며, 봉지 부재는 실런트에 의해 기판(110)에 밀봉될 수 있고, 유리, 석영, 세라믹, 플라스틱, 및 금속 등 다양한 소재로 형성될 수 있다. 한편, 실런트를 사용하지 않고 공통 전극(270) 상에 무기막과 유기막을 증착하여 박막 봉지층을 형성할 수도 있다.
상기 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 이하에서 도 6, 도 7, 도 8, 도 9, 도 10 및 도 11과 도 3, 도 4 및 도 5을 참고로 상세히 설명한다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 제조 방법의 일 단계를 도시한 단면도로서, 도 3의 유기 발광 표시 장치의 IV-IV선에 대응하는 위치를 따라 자른 단면도이고, 도 7은 도 6과 동일한 단계를 도시한 단면도로서, 도 3의 유기 발광 표시 장치의 V-V선 및 및 V'-V'선에 대응하는 위치를 따라 자른 단면도이며, 도 8은 도 6의 다음 단계를 도시한 단면도이고, 도 9는 도 8과 동일한 단계를 도시한 단면도이며, 도 10은 도 8의 다음 단계를 도시한 단면도이고, 도 11은 도 10과 동일한 단계를 도시한 단면도이다.
우선, 도 6 및 도 7에 도시한 바와 같이, 기판(110) 위에 버퍼막(120)을 형성한다. 버퍼막(120)은 질화규소의 단일막 또는 질화규소와 산화규소의 적층막으로 형성될 수 있으며, 플라즈마 화학기상증착(PECVD) 등의 방법으로 기판(110) 위에 전면 증착된다. 그리고, 버퍼막(120) 위에 반도체층을 형성한다. 반도체층은 폴리 실리콘층으로 형성할 수 있으며, 폴리 실리콘층은 비정질 실리콘층을 형성한 후 이를 결정화하는 방법으로 형성할 수 있다. 결정화 방법으로는 공지된 다양한 방법이 적용될 수 있으며, 예를 들어 열, 레이저, 주울(Joule)열, 전기장, 또는 촉매 금속 등을 이용하여 비정질 실리콘층을 결정화할 수 있다. 이 때의 반도체층은 불순물이 도핑되지 않은 진성 반도체(intrinsic semiconductor) 상태이다. 그리고, 반도체층 위에 제1 마스크를 사용하여 사진 식각 공정을 진행함으로써, 반도체층을 도 6 및 도 7에서 도시하고 있는 형태의 반도체 부재(130)로 형성한다. 이 때, 반도체 부재(130)는 도핑되지 않아서 각 트랜지스터를 구성하는 채널, 소스 전극 및 드레인 전극으로 구분되어 있지 않다. 그리고, 반도체 부재(130)에 도핑 농도가 낮은 채널 도핑을 진행하여 반도체 부재(130)를 불순물 반도체(impurity semiconductor) 상태로 만든다. 따라서, 반도체 부재(130)에 각 트랜지스터의 채널(131)이 형성된다. 즉, 구동 채널(131a), 스위칭 채널(131b), 보상 채널(131c), 초기화 채널(131d), 동작 제어 채널(131e), 발광 제어 채널(131f) 및 바이패스 채널(131g)을 반도체 부재(130)에 동시에 형성한다.
그리고, 버퍼막(120) 및 반도체 부재(130) 위에 이를 덮는 제1 게이트 절연막(141)을 형성한다. 제1 게이트 절연막(141)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학기상증착(PECVD) 등의 방법으로 전면 증착하여 형성한다. 그리고, 제1 게이트 절연막(141) 위에 제1 게이트 금속층(150)을 형성한다. 제1 게이트 금속층(150)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
다음으로, 도 3, 도 8 및 도 9에 도시한 바와 같이, 제2 마스크를 이용하여 제1 게이트 금속층(150) 및 제1 게이트 절연막(141)을 사진 식각 공정으로 함께 식각한다. 그 결과 스위칭 게이트 전극(155b), 보상 게이트 전극(155c)을 포함하는 스캔선(151), 초기화 게이트 전극(155d) 및 바이패스 게이트 전극(155g)을 포함하는 전단 스캔선(152), 및 발광 제어 게이트 전극(155f)을 포함하는 발광 제어선(153), 그리고 구동 게이트 전극인 제1 스토리지 전극(155a)를 포함하는 제1 게이트 금속선(151, 152, 153, 155a)이 형성된다. 이 때, 절연 부재(141a, 141b, 141c, 141d, 141f, 141g)가 동시에 형성된다.
다음으로, 도 10 및 도 11에 도시한 바와 같이, 반도체 부재(130)에 제1 차 선택적 에피텍셜 성장 공정(Selective Epitaxial Growth Process)을 진행한다. 이 때, 반도체 부재(130)에 도핑 농도가 1012 내지 1015 개/cm3 인 저농도의 도핑 불순물을 포함하는 수소 라디칼(radical)을 증착한다. 이 경우, 염산(HCl) 또는 수소 플라즈마(H2 plasma)와 같은 수소 라디칼(radical)이 반도체 부재(130)를 이루는 폴리 실리콘층의 실리콘(Si)와 수소(H)간의 위크 본드(weak bond)를 선택적으로 제거하여 결정질 실리콘층을 성장시키게 된다.
따라서, 반도체 부재(130) 중 스위칭 게이트 전극(155b), 보상 게이트 전극(155c), 초기화 게이트 전극(155d), 발광 제어 게이트 전극(155f), 바이패스 게이트 전극(155g) 및 구동 게이트 전극(155a)에 의하여 각각 가려진 부분을 제외하고 노출된 영역에서 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1)과 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1)이 형성된다. 따라서, 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1)과 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1)은 저농도 도핑 영역(LDD)의 역할을 한다.
그리고, 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1)과 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1) 위에 제2 차 선택적 에피텍셜 성장 공정(Selective Epitaxial Growth Process)을 진행한다. 이 때, 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1)과 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1) 위에 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층의 도핑 농도보다 높은 도핑 농도의 도핑 불순물을 포함하는 수소 라디칼(radical)을 증착한다. 수소 라디칼은 도핑 농도가 1014 개/cm3 이상인 고농도의 도핑 불순물을 포함한다.
따라서, 제1 저농도 도핑 에피텍셜층(136a1, 136b1, 136c1, 136d1, 136f1, 136g1)과 제2 저농도 도핑 에피텍셜층(137a1, 137b1, 137c1, 137d1, 137f1, 137g1) 위에 각각 제1 고농도 도핑 에피텍셜층(136a2, 136b2, 136c2, 136d2, 136f2, 136g2)과 제2 고농도 도핑 에피텍셜층(137a2, 137b2, 137c2, 137d2, 137f2, 137g2)이 형성된다.
제1 고농도 도핑 에피텍셜층(136a2, 136b2, 136c2, 136d2, 136f2, 136g2)과 제2 고농도 도핑 에피텍셜층(137a2, 137b2, 137c2, 137d2, 137f2, 137g2)은 각각 소스 전극(136a2, 136b2, 136c2, 136d2, 136f2, 136g2) 및 드레인 전극(137a2, 137b2, 137c2, 137d2, 137f2, 137g2)에 해당한다.
이와 같이, 별도의 마스크 추가 없이 트랜지스터에 저농도 도핑 영역을 형성할 수 있으므로, 제조 공정이 단순해지고 제조 비용이 절감된다. 즉, 선택적 에피텍셜 성장 공정(Selective Epitaxial Growth Process)을 이용하여 도핑 농도를 서로 다르게 한 저농도 도핑 에피텍셜층과 고농도 도핑 에피텍셜층을 차례로 형성함으로써, 고농도 도핑 에피텍셜층은 소스 전극 및 드레인 전극의 역할을 하고, 저농도 도핑 에피텍셜층은 저농도 도핑 영역의 역할을 하게 할 수 있다. 또한, 고농도 도핑 에피텍셜층은 소스 전극 및 드레인 전극의 역할을 하므로, 컨택 특성을 향상시킬 수 있다.
따라서, 저농도 도핑 영역을 형성하기 위한 1회의 포토(photo) 공정, 2회의 이온 주입(implantation) 공정 및 활성화(activation) 공정을 생략할 수 있으므로, 제조 공정을 단순화하고 택트 타임(tact time)을 감소시켜 공정 능력을 향상시킬 수 있다. 또한, 고온의 활성화 공정을 생략할 수 있으므로, 400도 이하의 저온 공정의 적용이 가능해져서 저내열성 유기 재료의 선택의 폭이 넓어진다. 또한, 저온 공정의 적용이 가능하므로, 저가의 유리 기판을 사용할 수 있어 제조 비용을 절감할 수 있고, 저저항 배선을 사용할 수 있다.
다음으로, 도 3, 도 4 및 도 5에 도시한 바와 같이, 버퍼막(120), 제1 게이트 금속선(151, 152, 153, 155a), 소스 전극(136a2, 136b2, 136c2, 136d2, 136f2, 136g2) 및 드레인 전극(137a2, 137b2, 137c2, 137d2, 137f2, 137g2) 위에 이를 덮는 제2 게이트 절연막(142)을 형성한다. 제2 게이트 절연막(142)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 따위를 플라즈마 화학기상증착(PECVD) 등의 방법으로 전면 증착하여 형성한다.
그리고, 제2 게이트 절연막(142) 위에 제2 게이트 금속층을 형성한다. 제2 게이트 금속층은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 그리고 제3 마스크를 이용하여 제2 게이트 금속층을 사진 식각 공정으로 식각한다. 그 결과 스토리지선(157) 및 제2 스토리지 전극(156)을 포함하는 제2 게이트 금속선(157, 156)이 형성된다.
그리고, 제2 게이트 절연막(142) 및 제2 게이트 금속선(157, 156) 위에 이를 덮는 층간 절연막(160)을 형성한다. 그리고, 제4 마스크를 이용한 사진 식각 공정으로 제2 게이트 절연막(142) 및 층간 절연막(160)을 동시에 식각하여 복수개의 접촉 구멍(61, 62, 63, 64, 66)을 동시에 형성한다.
그리고, 층간 절연막(160) 위에 데이터 금속층을 형성한다. 데이터 금속층은 구리, 구리 합금, 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다. 예를 들어, 데이터 금속층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 3중막, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리브덴/구리/몰리브덴(Mo/Cu/Mo)의 3중막으로 형성될 수 있다.
그리고, 제5 마스크를 이용하여 데이터 금속층을 사진 식각 공정으로 식각한다. 이로써 층간 절연막(160) 위에 데이터선(171), 구동 전압선(172), 구동 연결 부재(174), 그리고 화소 연결 부재(179)를 포함하는 데이터 금속선(171, 172, 174, 179)을 형성한다.
그리고, 층간 절연막(160) 및 데이터 금속선(171, 172, 174, 179) 위에 이를 덮는 보호막(180)을 형성하고, 제6 마스크를 이용하여 사진 식각 공정으로 보호막(180)에 접촉 구멍(81)을 형성한다. 그리고, 보호막(180) 위에는 화소 전극층을 형성하고, 제7 마스크를 이용하여 사진 식각 공정으로 화소 전극층을 식각한다. 이로써 보호막(180) 위에 접촉 구멍(81)을 통해 화소 연결 부재(179)와 연결되는 화소 전극(191)을 형성한다. 그리고, 보호막(180) 위에 화소 전극(191)을 덮는 화소 정의막(350)을 형성하고, 제8 마스크를 이용하여 화소 정의막(350)에 화소 전극(191)의 대부분과 중첩하는 화소 개구부(351)를 형성한다. 그리고, 화소 정의막(350)의 화소 개구부(351)와 중첩하는 화소 전극(191) 위에 유기 발광층(370)을 형성한다. 그리고 유기 발광층(370) 위에 공통 전극(270)을 형성하여 유기 발광 다이오드(OLED)를 완성한다. 공통 전극(270)은 화소 정의막(350) 위를 포함하여 전 영역에 걸쳐 형성되므로 별도의 마스크를 사용하지 않는다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
131a: 구동 채널 131b: 스위칭 채널
136a1, 136b1, 136c1, 136d1, 136f1, 136g1: 제1 저농도 도핑 에피텍셜층
137a1, 137b1, 137c1, 137d1, 137f1, 137g1: 제2 저농도 도핑 에피텍셜층
136a2, 136b2, 136c2, 136d2, 136f2, 136g2: 제1 고농도 도핑 에피텍셜층
137a2, 137b2, 137c2, 137d2, 137f2, 137g2: 제2 고농도 도핑 에피텍셜층
140: 절연 부재 141: 제1 게이트 절연막
142: 제2 게이트 절연막 151: 스캔선
152: 전단 스캔선 153: 발광 제어선
155a: 구동 게이트 전극 155b: 스위칭 게이트 전극
160: 층간 절연막 171: 데이터선
172: 구동 전압선 174: 구동 연결 부재
175: 초기화 연결 부재 178: 제2 스토리지 전극
179: 화소 연결 부재 180: 보호막
191: 화소 전극 192: 초기화 전압선
270: 공통 전극 350: 화소 정의막
370: 유기 발광층 51: 스토리지 개구부

Claims (13)

  1. 기판,
    상기 기판 위에 위치하고 있는 복수개의 트랜지스터,
    상기 복수개의 트랜지스터에 연결되어 있는 유기 발광 다이오드
    를 포함하고,
    상기 트랜지스터는
    상기 기판 위에 위치하는 반도체 부재,
    상기 반도체 부재 위에 위치하고 있는 절연 부재,
    상기 반도체 부재 위에 위치하고 있으며 상기 절연 부재의 양 옆에 각각 위치하는 소스 부재 및 드레인 부재, 그리고
    상기 절연 부재 위에 위치하고 있는 게이트 전극
    을 포함하고,
    상기 소스 부재 및 드레인 부재는 각각 서로 다른 도핑 농도를 가지는 복수개의 층을 포함하는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 소스 부재는 복수개의 제1 도핑 에피텍셜층을 포함하고, 상기 드레인 부재는 복수개의 제2 도핑 에피텍셜층을 포함하는 유기 발광 표시 장치.
  3. 제2항에서,
    상기 복수개의 제1 도핑 에피텍셜층은 상기 반도체 부재와 접촉하는 제1 저농도 도핑 에피텍셜층, 상기 제1 저농도 도핑 에피텍셜층 위에 위치하는 제1 고농도 도핑 에피텍셜층을 포함하고,
    상기 복수개의 제2 도핑 에피텍셜층은 상기 반도체 부재와 접촉하는 제2 저농도 도핑 에피텍셜층, 상기 제2 저농도 도핑 에피텍셜층 위에 위치하는 제2 고농도 도핑 에피텍셜층을 포함하는 유기 발광 표시 장치.
  4. 제2항에서,
    상기 반도체 부재는 폴리 실리콘층을 포함하고,
    상기 복수개의 제1 도핑 에피텍셜층 및 상기 복수개의 제2 도핑 에피텍셜층은 도핑 불순물을 포함하는 결정질 실리콘층을 포함하는 유기 발광 표시 장치.
  5. 제1항에서,
    상기 절연 부재는 상기 게이트 전극과 중첩하는 유기 발광 표시 장치.
  6. 제1항에서,
    상기 절연 부재의 측벽 경계선은 상기 게이트 전극의 측벽 경계선과 일치하는 유기 발광 표시 장치.
  7. 제6항에서,
    상기 반도체 부재는 상기 게이트 전극과 중첩하는 제1 반도체 영역, 상기 게이트 전극과 중첩하지 않는 제2 반도체 영역을 포함하고,
    상기 소스 부재 및 드레인 부재는 상기 제2 반도체 영역과 중첩하는 유기 발광 표시 장치.
  8. 제1항에서,
    상기 반도체 부재는 연장되어 상기 복수개의 트랜지스터와 중첩하고 있는 유기 발광 표시 장치.
  9. 제8항에서,
    상기 기판 위에 형성되어 있으며 스캔 신호를 전달하는 스캔선,
    상기 스캔선과 교차하며 데이터 전압 및 구동 전압을 각각 전달하는 데이터선 및 구동 전압선
    을 더 포함하고,
    상기 복수개의 트랜지스터는
    상기 스캔선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터,
    상기 스위칭 트랜지스터에 연결되어 있으며 구동 게이트 전극, 상기 구동 게이트 전극과 중첩하며 평면상 굴곡되어 있는 구동 반도체 부재를 포함하는 구동 트랜지스터를 포함하는 유기 발광 표시 장치.
  10. 기판 위에 복수개의 트랜지스터를 형성하는 단계,
    상기 복수개의 트랜지스터에 연결되는 유기 발광 다이오드를 형성하는 단계
    를 포함하고,
    상기 복수개의 트랜지스터를 형성하는 단계는
    상기 기판 위에 반도체 부재를 형성하는 단계,
    상기 반도체 부재를 덮는 절연막 및 게이트 금속층을 차례로 형성하는 단계,
    상기 게이트 금속층 및 절연막을 동시에 식각하여 게이트 전극 및 절연 부재를 형성하는 단계, 그리고
    상기 반도체 부재 위에 소스 부재 및 드레인 부재를 상기 절연 부재의 양 옆에 위치하도록 형성하는 단계
    를 포함하며,
    상기 소스 부재 및 드레인 부재를 형성하는 단계는
    상기 반도체 부재 위에 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층을 형성하는 단계, 그리고
    상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층 위에 각각 제1 고농도 도핑 에피텍셜층 및 제2 고농도 도핑 에피텍셜층을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
  11. 삭제
  12. 제10항에서,
    상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층을 형성하는 단계는 상기 반도체 부재 위에 도핑 불순물을 포함하는 수소 라디칼을 증착하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 제1 고농도 도핑 에피텍셜층 및 제2 고농도 도핑 에피텍셜층을 형성하는 단계는 상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층 위에 상기 제1 저농도 도핑 에피텍셜층 및 제2 저농도 도핑 에피텍셜층의 도핑 농도보다 높은 도핑 농도의 도핑 불순물을 포함하는 수소 라디칼을 증착하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
KR1020160002663A 2016-01-08 2016-01-08 유기 발광 표시 장치 및 그 제조 방법 KR102527218B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160002663A KR102527218B1 (ko) 2016-01-08 2016-01-08 유기 발광 표시 장치 및 그 제조 방법
US15/247,989 US10192901B2 (en) 2016-01-08 2016-08-26 Organic light emitting diode display and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160002663A KR102527218B1 (ko) 2016-01-08 2016-01-08 유기 발광 표시 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170083674A KR20170083674A (ko) 2017-07-19
KR102527218B1 true KR102527218B1 (ko) 2023-04-28

Family

ID=59275087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160002663A KR102527218B1 (ko) 2016-01-08 2016-01-08 유기 발광 표시 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US10192901B2 (ko)
KR (1) KR102527218B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205318071U (zh) * 2016-01-27 2016-06-15 京东方科技集团股份有限公司 阵列基板及显示装置
KR20170143082A (ko) * 2016-06-17 2017-12-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
CN106710529B (zh) * 2016-12-19 2019-02-05 上海天马有机发光显示技术有限公司 一种像素驱动电路、驱动方法及有机发光显示面板
KR102537279B1 (ko) * 2018-09-28 2023-05-30 삼성디스플레이 주식회사 유기 발광 표시 장치의 화소 및 이를 포함하는 유기 발광 표시 장치
CN114114762B (zh) * 2020-08-25 2023-10-13 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001162A1 (en) 2005-06-30 2007-01-04 Freescale Semiconductor, Inc. Single transistor memory cell with reduced programming voltages

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197691A (ja) * 1997-09-18 1999-04-09 Toshiba Corp 薄膜トランジスタおよび接合構造
KR100546369B1 (ko) 2003-08-22 2006-01-26 삼성전자주식회사 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법
KR100529618B1 (ko) 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 소자 및 그의 제조 방법
KR100864884B1 (ko) * 2006-12-28 2008-10-22 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR101558534B1 (ko) * 2008-09-24 2015-10-08 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR101947019B1 (ko) 2012-10-26 2019-02-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2015061001A (ja) 2013-09-20 2015-03-30 株式会社東芝 半導体装置の製造方法
KR102493127B1 (ko) * 2015-10-01 2023-01-31 삼성디스플레이 주식회사 반도체 소자 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001162A1 (en) 2005-06-30 2007-01-04 Freescale Semiconductor, Inc. Single transistor memory cell with reduced programming voltages

Also Published As

Publication number Publication date
KR20170083674A (ko) 2017-07-19
US10192901B2 (en) 2019-01-29
US20170200742A1 (en) 2017-07-13

Similar Documents

Publication Publication Date Title
KR102577525B1 (ko) 표시 장치
KR102417807B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102581265B1 (ko) 유기 발광 표시 장치
KR102289838B1 (ko) 유기 발광 표시 장치
KR102491117B1 (ko) 유기 발광 표시 장치
KR102199359B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102017764B1 (ko) 유기 발광 표시 장치
KR102467331B1 (ko) 유기 발광 표시 장치
KR102426691B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US10490619B2 (en) Manufacturing method of organic light emitting diode display device with first and second driving voltage lines
KR102300884B1 (ko) 유기 발광 표시 장치
KR102527218B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102420115B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102006352B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102352182B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102240760B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20140053602A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102351507B1 (ko) 유기 발광 표시 장치
KR20160089939A (ko) 유기 발광 표시 장치
KR102434370B1 (ko) 표시 장치 및 그 제조 방법
KR102351667B1 (ko) 유기 발광 표시 장치
KR20160129176A (ko) 유기 발광 표시 장치
US8513671B2 (en) Display device and method of manufacturing the same
KR102433316B1 (ko) 유기 발광 표시 장치
KR102469793B1 (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant