KR20160082865A - 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

본 발명은 기판 상에 구비되는 구동 박막 트랜지스터 및 기판 상에 구비되며 스위칭 채널 영역, 스위칭 소스 영역 및 스위칭 드레인 영역으로 구성되는 스위칭 반도체층; 및 상기 스위칭 반도체층과 접하는 스위칭 소스 전극 및 스위칭 드레인 전극을 포함하는 스위칭 박막 트랜지스터;를 포함하고, 상기 스위칭 소스 전극에 상기 스위칭 소스 영역과 접하는 소스 컨택부와 상기 스위칭 드레인 전극이 상기 스위칭 드레인 영역과 접하는 드레인 컨택부가 형성되고, 상기 소스 컨택부는 상기 스위칭 소스 영역과 다른 이온으로 도핑되고 상기 드레인 컨택부는 상기 스위칭 드레인 영역과 다른 이온으로 도핑되는 박막 트랜지스터 어레이 기판을 개시한다.

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치{Thin film transistor array substrate and organic light-emitting display including the same}
본 발명은 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(exited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목 받고 있다.
본 발명의 목적은, 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치를 제공하는데 있다.
본 발명의 일 실시예는 기판 상에 구비되는 구동 박막 트랜지스터 및 기판 상에 구비되며 스위칭 채널 영역, 스위칭 소스 영역 및 스위칭 드레인 영역으로 구성되는 스위칭 반도체층; 및 상기 스위칭 반도체층과 접하는 스위칭 소스 전극 및 스위칭 드레인 전극을 포함하는 스위칭 박막 트랜지스터;를 포함하고, 상기 스위칭 소스 전극에 상기 스위칭 소스 영역과 접하는 소스 컨택부와 상기 스위칭 드레인 전극이 상기 스위칭 드레인 영역과 접하는 드레인 컨택부가 형성되고, 상기 소스 컨택부는 상기 스위칭 소스 영역과 다른 이온으로 도핑되고 상기 드레인 컨택부는 상기 스위칭 드레인 영역과 다른 이온으로 도핑되는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 p형 도핑되고, 상기 소스 컨택부와 상기 드레인 컨택부는 n형 도핑될 수 있다.
본 실시예에 있어서, 상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 n형 도핑되고, 상기 소스 컨택부와 상기 드레인 컨택부는 p형 도핑될 수 있다.
본 실시예에 있어서, 상기 소스 컨택부와 상기 스위칭 소스 영역은 p-n 접합의 형성에 의해 barrier height가 증가될 수 있다.
본 실시예에 있어서, 상기 드레인 컨택부와 상기 스위칭 드레인 영역은 p-n 접합의 형성에 의해 barrier height가 증가될 수 있다.
본 실시예에 있어서, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터를 더 포함할 수 있다.
본 실시예에 있어서, 상기 스토리지 캐패시터를 덮고 개구부가 형성된 층간 절연막을 더 포함하고, 상기 제2 전극은 상기 개구부에 배치될 수 있다.
또한, 본 발명의 다른 실시예는, 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는, 기판 상에 구비되는 구동 박막 트랜지스터 및 기판 상에 구비되며 스위칭 채널 영역, 스위칭 소스 영역 및 스위칭 드레인 영역으로 구성되는 스위칭 반도체층; 및 상기 스위칭 반도체층과 접하는 스위칭 소스 전극 및 스위칭 드레인 전극을 포함하는 스위칭 박막 트랜지스터;를 포함하고, 상기 스위칭 소스 전극에 상기 스위칭 소스 영역과 접하는 소스 컨택부와 상기 스위칭 드레인 전극이 상기 스위칭 드레인 영역과 접하는 드레인 컨택부가 형성되고, 상기 소스 컨택부는 상기 스위칭 소스 영역과 다른 이온으로 도핑되고 상기 드레인 컨택부는 상기 스위칭 드레인 영역과 다른 이온으로 도핑되는 유기 발광 표시 장치를 개시한다
본 실시예에 있어서, 상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 p형 도핑되고, 상기 소스 컨택부와 상기 드레인 컨택부는 n형 도핑될 수 있다.
본 실시예에 있어서, 상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 n형 도핑되고, 상기 소스 컨택부와 상기 드레인 컨택부는 p형 도핑될 수 있다.
본 실시예에 있어서, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 구동 박막 트랜지스터와 상기 스토리지 캐패시터는 적어도 일부가 중첩되어 배치될 수 있다.
본 발명의 일 실시예에 따르면, Rc가 증가하여 IR이 강하되고 이에 따라 높은 전압으로 인해 발생하는 열화 문제가 방지되는 유리한 효과가 있다.
본 발명의 효과는 상술한 내용 이외에도, 도면을 참조하여 이하에서 설명할 내용으로부터도 도출될 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면을 도시한 단면도이다.
도 4는 도 3의 스위칭 드레인 전극이 스위칭 반도체층과 접하는 부분을 확대하여 도시한 확대도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면을 도시한 단면도이다.
도 6은 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 다른 실시예에 도시되어 있다 하더라도, 동일한 구성요소에 대하여서는 동일한 식별부호를 사용한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명에 관한 실시 예들을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)를 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 의한 유기 발광 표시 장치(1000)는 복수의 화소(1)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다.
표시부(10)는 복수의 주사선(SL1 내지 SLn+1), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소(1)를 포함한다. 복수의 주사선(SL1 내지 SLn+1) 및 복수의 발광 제어선(EL1 내지 ELn)은 행 방향인 제2방향으로 연장되고, 복수의 데이터선(DL1 내지 DLm) 및 구동 전압선(ELVDDL)은 열 방향인 제1방향으로 연장되어 있다. 하나의 화소 라인에서 복수의 주사선(SL1 내지 SLn+1)의 n 값은 복수의 발광 제어선(EL1 내지 ELn)의 n 값과 상이할 수 있다.
각 화소(1)는 표시부(10)에 전달되는 복수의 주사선(SL1 내지 SLn+1) 중 세 개의 주사선에 연결되어 있다. 주사 구동부(20)는 복수의 주사선(SL1 내지 SLn+1)을 통해 각 화소(1)에 세 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1주사선(SL2~SLn), 제2주사선(SL1~SLn-1) 또는 제3주사선(SL3~ SLn+1)으로 주사 신호를 순차적으로 공급한다.
초기화 전압선(IL)은 외부의 전원 공급원(VINT)으로부터 표시부(10) 초기화 전압을 인가받을 수 있다.
또한, 각 화소(1)는 표시부(10)에 연결되는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 표시부(10)에 연결되는 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결되어 있다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소(1)에 데이터 신호를 전달한다. 데이터 신호는 제1주사선(SL2~SLn)으로 주사 신호가 공급될 때마다 주사 신호에 의해 선택된 화소(1)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(1)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 화소(1)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(1) 각각은 외부의 제1전원전압(ELVDD) 및 제2전원전압(ELVSS)을 공급받는다. 제1전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2전원전압(ELVSS)은 상기 제1전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. 제1전원전압(ELVDD)은 구동 전압선(ELVDDL)을 통해 각 화소(1)로 공급된다.
복수의 화소(1) 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)의 하나의 화소(1)의 등가 회로도이다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T7) 및 적어도 하나의 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전류를 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
복수의 박막 트랜지스터는 구동 박막 트랜지스터(T1), 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6) 및 제2초기화 박막 트랜지스터(T7)를 포함한다.
화소(1)는 데이터 전달 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1주사 신호(Sn)를 전달하는 제1주사선(14), 제1초기화 박막 트랜지스터(T4)에 제2주사 신호(Sn-1)를 전달하는 제2주사선(24), 제2초기화 박막 트랜지스터(T7)에 제3주사신호(Sn+1)를 전달하는 제3주사선(34), 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(15), 데이터 신호(Dm)를 전달하는 데이터선(16), 제1전원전압(ELVDD)을 전달하는 구동 전압선(26), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(22)을 포함한다.
구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 캐패시터(Cst)의 제1 전극(C1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)은 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)은 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 데이터 전달 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
데이터 전달 박막 트랜지스터(T2)의 데이터 전달 게이트 전극(G2)은 제1주사선(14)과 연결되어 있다. 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 소스 전극(S2)은 데이터선(16)과 연결되어 있다. 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)과 연결되어 있으면서 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 이러한 데이터 전달 박막 트랜지스터(T2)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온되어 데이터선(16)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 보상 게이트 전극(G3)은 제1주사선(14)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)과 연결되어 있으면서 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 구동 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막 트랜지스터(T4)의 제1초기화 게이트 전극(G4)은 제2주사선(24)과 연결되어 있다. 제1초기화 박막 트랜지스터(T4)의 제1초기화 드레인 전극(D4)은 초기화 전압선(22)과 연결되어 있다. 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결되어 있다. 제1초기화 박막 트랜지스터(T4)는 제2주사선(24)을 통해 전달받은 제2주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1발광 제어 박막 트랜지스터(T5)의 제1발광 제어 게이트 전극(G5)은 발광 제어선(15)과 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5)의 제1발광 소스 전극(S5)은 구동 전압선(26)과 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5)의 제1발광 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1) 및 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 드레인 전극(D2)과 연결되어 있다.
제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 게이트 전극(G6)은 발광 제어선(15)과 연결되어 있다. 제2발광 제어 박막 트랜지스터(T6)의 제2발광 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)과 연결되어 있다. 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)는 발광 제어선(15)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2초기화 박막 트랜지스터(T7)의 제2초기화 게이트 전극(G7)은 제3주사선(34)에 연결되어 있다. 제2초기화 박막 트랜지스터(T7)의 제2초기화 소스 전극(S7)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 제2초기화 박막 트랜지스터(T7)의 제2초기화 드레인 전극(D7)은 초기화 전압선(22)과 연결되어 있다. 제2초기화 박막 트랜지스터(T7)는 제3주사선(34)을 통해 전달받은 제3주사신호(Sn+1)에 따라 턴 온되어 유기 발광 소자(OLED)의 애노드(anode) 전극을 초기화시킨다.
스토리지 캐패시터(Cst)의 제2 전극(C2)은 구동 전압선(26)과 연결되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)은 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및, 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 도면을 도시한 단면도이고, 도 4는 스위칭 드레인 전극이 스위칭 반도체층과 접하는 영역을 확대하여 도시한 도면이다.
박막 트랜지스터 어레이 기판은 적어도 하나의 박막 트랜지스터가 포함된 기판을 말한다. 본 명세서에서, 박막 트랜지스터 어레이 기판은 복수의 박막 트랜지스터(TFT)가 규칙적으로 배열되어 있는 경우뿐만 아니라, 복수의 박막 트랜지스터(TFT)가 불규칙적으로 배치되어 있는 경우, 또는 하나의 박막 트랜지스터(TFT)만이 배치되어 있는 경우도 포함한다.
본 실시예들에 있어서, 박막 트랜지스터 어레이 기판이 유기 발광 표시 장치에 적용된 것을 예를 들어 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 박막 트랜지스터 어레이 기판은 액정 표시 장치, 전기 영동 표시 장치, 플라즈마 표시 장치 등 다양한 표시 장치에 적용될 수 있다.
도 3에서는 발명의 특징을 명확히 나타내기 위하여, 절단선을 따라 자른 단면에 배치되는 일부 배선, 일부 전극, 일부 반도체층과 같은 구성요소 중 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T6), 스토리지 캐패시터(Cst) 등을 부분적으로 나타내는데 관련성이 적은 구성요소는 생략하여 도시하였다.
도 3에 도시된 바와 같이 본 실시예에 따른 박막 트랜지스터 어레이 기판은 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 스위칭 박막 트랜지스터(T6), 제1 층간 절연막(150) 및 제2 층간 절연막(170)를 포함할 수 있다. 본 명세서에서, 스위칭 박막 트랜지스터는 구동 박막 트랜지스터(T1)을 제외한 박막 트랜지스터로 주로 스위치 동작을 수행하는 박막 트랜지스터를 의미한다. 즉, 스위칭 박막 트랜지스터는 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6), 및 제2초기화 박막 트랜지스터(T7) 등에 대응될 수 있다. 도면에서는 제2발광 제어 박막 트랜지스터(T6)가 상기 스위칭 박막 트랜지스터에 대응된다.
상기 구동 박막 트랜지스터(T1)는 구동 반도체층(A1), 구동 게이트 전극(G1), 구동 소스 전극(S1) 및 구동 드레인 전극(D1)을 포함한다. 상기 구동 게이트 전극(G1)은 스토리지 캐패시터(Cst)의 제1 전극(C1)과 동일한 층에 일체(一體)로 구비될 수 있다.
상기 스위칭 박막 트랜지스터(T6)는 스위칭 반도체층(A6), 스위칭 게이트 전극(G6), 스위칭 소스 전극(S6) 및 스위칭 드레인 전극(D6)을 포함한다. 상기 스위칭 반도체층(A6)은 불순물이 도핑된 영역인 스위칭 드레인 영역(121), 스위칭 소스 영역(125)과 상기 스위칭 드레인 영역(121)과 상기 스위칭 소스 영역(125) 사이에 형성되는 영역인 스위칭 채널 영역(123)을 포함할 수 있다. 상기 스위칭 반도체층(A6)에 대한 상세한 설명은 후술하도록 한다.
상기 스위칭 박막 트랜지스터의 상부에는 제1 층간 절연막(150), 및 제2 층간 절연막(170)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(150)만이 개재된 부분이 존재한다.
박막 트랜지스터 어레이 기판의 고성능화, 또는/및 고집적화를 위해서 다양한 배선들 및 다양한 박막 트랜지스터가 배치될 수 있으며, 상기 배선들간 또는 상기 배선과 상기 박막 트랜지스터는 서로 중첩되어 배치될 수 있다. 이에 따라, 박막 트랜지스터 어레이 기판은 기생 캐패시턴스 및/또는 신호 간섭이 존재할 수 있다.
제2 층간 절연막(170)은 이러한 배선들 사이, 및/또는 배선과 박막 트랜지스터 사이에 추가로 배치되어, 기생 캐패시턴스의 값 및/또는 신호 간섭을 줄일 수 있는 역할을 할 수 있다. 한편, 스토리지 캐패시터(Cst)의 제1 전극(C1) 및 제2 전극(C2) 사이에는 제2 층간 절연막(170)이 배치되지 않는 부분이 있어서, 높은 저장 용량을 유지할 수 있다.
제1 층간 절연막(150)은 스토리지 캐패시터(Cst)의 저장 용량을 확보하기 위한 것으로, 저장 용량을 높이기 위해서는 제1 층간 절연막(150)의 두께(t1)를 얇게 형성하는 것, 및/또는 유전율이 높은 물질을 제1 층간 절연막(150)으로 선택하는 것이 유리할 수 있다.
제2 층간 절연막(170)은 기생 캐패시턴스를 줄이기 위한 것으로, 기생 캐패시턴스를 줄이기 위해서는 제2 층간 절연막(170)의 두께(t2)를 두껍게 형성하는 것, 및/또는 유전율이 낮은 물질을 제2 층간 절연막(170)으로 선택하는 것이 유리할 수 있다.
일부 실시예에서, 상기 제2 층간 절연막(170)의 두께(t2)는 상기 제1 층간 절연막(150)의 두께(t1)에 비해서 클 수 있다. 예를 들어, 제2 층간 절연막(170)의 두께(t2)는 제1 층간 절연막(150)의 두께(t1)의 약 2배 내지 5배가 클 수 있다. 제2 층간 절연막(170)의 두께(t2)는 약 1 um 내지 5 um의 범위에서 선택될 수 있다. 제1 층간 절연막(150)의 두께(t1)는 약 0.2 um 내지 1um의 범위에서 선택될 수 있다. 그러나, 이에 한정되는 것은 아니다. 예를 들어, 제2 층간 절연막(170)의 두께(t2)가 제1 층간 절연막(150)의 두께(t1)에 비해 작을 수도 있으며, 동일할 수도 있다.
일부 실시예에서, 상기 제2 층간 절연막(170)의 유전율은 상기 제1 층간 절연막(150)의 유전율에 비해서 작을 수 있다.
일부 실시예에서, 상기 제2 층간 절연막(170)은 유기물로 이루어지며, 상기 제1 층간 절연막(150)은 무기물로 이루어질 수 있다. 제2 층간 절연막(170)이 유기물로 이루어지는 경우, 무기물로 이루어지는 경우에 비해서 두께를 크게 형성하는 것에 유리할 수 있다. 이에 따라. 제2 층간 절연막(170)을 유기물로 선택하고, 제1 층간 절연막(150)을 무기물로 선택하는 경우, 제1 층간 절연막(150)에 비해서 제2 층간 절연막(170)의 두께(t2)를 크게 하고 낮은 유전율을 갖는 물질을 선택할 수 있는 폭이 넓어질 수 있게 된다.
이하, 본 발명의 실시예들의 구성을 보다 자세히 설명하도록 한다.
다시 도 3을 참조하면, 기판(110) 상에 버퍼층(111)이 형성될 수 있다. 버퍼층(111)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 및/또는 블록킹층으로 역할을 할 수 있다.
버퍼층(111) 상에는 구동 박막 트랜지스터(T1)의 구동 반도체층(A1), 및 스위칭 박막 트랜지스터(T6)의 스위칭 반도체층(A6)이 형성된다. 반도체층(A1, 및 A6)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 도면에서는 제2 발광 제어 박막 트랜지스터(T6)에 한정되어 도시되었으나, 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 반도체층(A2), 보상 박막 트랜지스터(T3)의 보상 반도체층(A3), 제1초기화 박막 트랜지스터(T4)의 제1초기화 반도체층(A4), 제2초기화 박막 트랜지스터(T7)의 제2초기화 반도체층(A7), 제1발광 제어 박막 트랜지스터(T5)의 제1발광 제어 반도체층(A5) 또한 구동 반도체층(A1), 및 제2발광 제어 반도체층(A6)과 연결되어 동시에 형성될 수 있다.
이하에서는 설명의 편의를 위하여 제2 발광 제어 박막 트랜지스터(T6)를 스위칭 박막 트랜지스터(T6)라 표현하도록 한다.
상술한 바와 같이 상기 스위칭 박막 트랜지스터(T6)의 스위칭 반도체층(A6)은 불순물이 도핑되지 않은 스위칭 채널 영역(123)과 스위칭 채널 영역(123)의 양 옆으로 불순물이 도핑되어 형성된 스위칭 소스 영역(125) 및 스위칭 드레인 영역(121)을 포함할 수 있다.
도 4를 참조하면, 상기 스위칭 드레인 전극(D6)이 상기 스위칭 드레인 영역(121)에 접하는 부분을 드레인 컨택부(DC)라고 할 수 있다. 즉, 스위칭 드레인 영역(121) 가운데에서도 국부적으로 스위칭 드레인 전극(D6)과 접하는 가운데 영역만이 드레인 컨택부(DC)에 해당한다. 스위칭 드레인 영역(121) 가운데 스위칭 드레인 전극(D6)과 직접적으로 접하지 않는 부분 또한 상기 드레인 컨택부(DC)의 양 옆으로 존재한다.
도면에 도시되지는 않았지만, 스위칭 소스 전극(S6)이 스위칭 소스 영역(125)에 접하는 부분 또한 소스 컨택부(SC)가 된다. 즉, 스위칭 소스 영역(125) 가운데에서도 국부적으로 스위칭 소스 전극(S6)과 접하는 가운데 영역만이 소스 컨택부(SC)에 해당한다.
본 실시예에 따른 박막 트랜지스터 어레이 기판은 도 4에 도시된 바와 같이 상기 드레인 컨택부(DC)에 도핑되는 불순물 이온이 상기 스위칭 드레인 영역(121)에 도핑되는 불순물 이온과 다른 종류의 이온일 수 있다.
또한, 상기 소스 컨택부(SC)에 도핑 되는 불순물 이온이 상기 스위칭 소스 영역(125)에 도핑되는 불순물 이온과 다른 종류의 이온일 수 있다.
불순물 이온으로 도핑되는 스위칭 드레인 영역(121) 또는 스위칭 소스 영역(125)에서 드레인 컨택부(DC) 또는 소스 컨택부(SC)에만 국부적으로 다른 종류의 불순물 이온이 도핑되는 경우 경계 영역에서 p-n 접합이 형성될 수 있다.
p-n 접합은 현대 전자 공학에서 유용하게 사용할 수 있는 성질을 갖는 반도체 간의 접합면을 의미하는 것으로서 P형 반도체나 N형 반도체는 모두 전도율이 좋으나 이 둘 사이의 접합면은 그렇지 않은 성질을 가지고 있다.
전도율이 낮은 반도체 사이의 접합면을 공핍영역(depletion zone)이라고 하며, P형 반도체의 운반자인 정공(hole)과 N형 반도체의 운반자인 전자(electron)가 서로 끌어당겨서 재결합하면서 없어지기 때문에 생기는 영역이다.
전도율이 낮은 이러한 공핍 영역을 이용하여 다이오드를 만들 수 있으며 다이오드란 한쪽 방향으로만 전류가 흐를 수 있고, 다른 쪽 방향으로는 전류가 흐르지 않는 소자를 의미한다.
p-n 접합이 형성되는 영역은 에너지적인 의미에서 볼 때 barrier height가 커지게 된다.
이온의 종류에 따라 스위칭 드레인 영역(121), 스위칭 소스 영역(125) 그리고 드레인 콘택부(DC), 소스 콘택부(SC)는 N형 불순물 또는 P형 불순물으로 도핑이 가능하다.
먼저 N형 불순물으로 도핑을 하는 목적은 물질에 운반자 역할을 할 전자를 많이 만드는 것이다. 스위칭 반도체층(A6)은 폴리실리콘으로 형성될 수 있음을 설명하였으므로 실리콘의 경우를 살펴보면 다음과 같다. 실리콘 원자는 원자가 전자 4개를 가지고 있고, 각 원자는 주변의 실리콘 원자 4개와　공유결합을 이루고 있다.
만약 이 실리콘 원자의 결정구조에 원자가 전자가 5개인 원자 즉, 인(P),　비소(As),　안티모니(Sb),　비스무트(Bi)가 들어간다면, 그 추가된 원자는 공유결합 4개를 갖고, 결합하지 않은 전자를 하나 갖게 된다. 이 여분의 전자는 원자에 약하게 구속 돼 있어서 쉽게 전도띠로 올라갈 수 있다. 상온에서, 이런 전자는 사실상 전부 들떠서 전도띠로 올라가게 된다. 이런 전자가 들뜨는 것은　양공을 만들어내지 않기 때문에, N형 도핑을 한 물질에서는 전자가 양공보다 훨씬 많다. 이 경우 전자는　다수 운반자이고, 양공은　소수 운반자가 된다.　
반대로, P형 불순물으로 도핑을 하는 목적은 양공을 많이 만들기 위해서이다. 실리콘의 경우에,　결정 구조에 3가 원자 즉, 붕소(B),　알루미늄(Al),　인듐(In),　갈륨(Ga) 등을 넣는다. 그렇게 하면, 보통 실리콘이 갖는 공유결합 4개 중에 전자가 하나 부족하게 된다.
그래서 이 도펀트는 4번째 결합을 완성하기 위해 주변 원자의 공유결합으로부터 전자를 하나 얻어올 수 있다. 이러한 도펀트를 acceptor라고 한다. 이 도펀트 원자가 전자를 하나 받으면, 주변의 원자가 가진 공유결합에서는 전자가 하나 부족해져서 "양공"이 생기게 된다. 각 양공은 주변의 음전하 도펀트 이온과 연결되어서, 반도체 전체로 보았을 때에는 중성을 유지한다. 하지만 양공이 격자구조를 돌아다니게 되면 양공 위치의 양성자가 "노출"돼서 더 이상 전자로 상쇄되지 않는다. 그래서 양공이 양전하 같은 성질을 띤다. 만약 acceptor 원자가 많이 추가되면, 양공이 열로 인해 들뜬 전자보다 훨씬 많아지게 된다. 그래서 P형 물질에서는 양공이　다수 운반자이고, 전자는　소수 운반자이다.　
본 발명의 일 실시예에서는 상기 스위칭 박막 트랜지스터(T6)의 스위칭 드레인 영역(121)과 스위칭 소스 영역(125)을 N형 불순물으로 도핑할 수 있다. 이 경우에는 드레인 콘택부(DC)와 소스 콘택부(SC)는 반대로 P형 불순물으로 도핑된다.
이에 따라 스위칭 드레인 영역(121)과 스위칭 소스 영역(125) 내부에는 각각 p-n 접합이 형성될 수 있다.
p-n 접합이 형성되는 경우에는 상술한 바와 같이 에너지 차원의 의미에서 살펴볼 때 barrier height가 증가하게 되고 Rc 저항이 증가된다.
Rc 저항이 증가되면 결과적으로 IR 값이 감소되고 이에 따라 높은 전압(Vds)로 인해 열화가 발생하는 문제가 개선되는 유리한 효과가 있다.
또한 DIBL과 HCI가 개선되는 유리한 효과가 있다.
DIBL이란 short channel에서 Vds가 커질 때, Drain 영역의 PN 접합부 barrier를 낮춰 이로 인해 current가 높아지는 현상이다. p+poly와 source 또는 drain contact 저항(Rc)가 높아지면 current가 흐를 때, IR drop이 발생하게 되는데 이 현상으로 인해서 실제 걸어준 Vds보다 낮게 source와 drain간에 전압이 걸린다.
따라서 Rc가 높을 때 short channel에서 DIBL이 개선되게 된다.
HCI(Hot Carrier Instability)의 경우도 마찬가지로, short channel에서 Vds가 크게 걸려 high drain filed가 형성되고 이로 인해서 Drain 영역에 전자와 정공의 쌍(electron & hole pair)이 형성되는데 이때 형성된 전자와 정공의 쌍(electron & hole pair)이 소자를 열화시키게 된다.
마찬가지로, IR drop을 발생시켜 실제 걸어준 Vds보다 낮게 source와 drain간에 전압을 낮춰서 drain field에 의한 hot carrier 형성을 억제시켜 HCI를 개선시킬 수 있다.
본 발명의 다른 실시예에서는 반대로 상기 스위칭 박막 트랜지스터(T6)의 스위칭 드레인 영역(121)과 스위칭 소스 영역(125)을 P형 불순물으로 도핑할 수 있다. 이 경우에는 드레인 콘택부(DC)와 소스 콘택부(SC)는 반대로 N형 불순물으로 도핑된다.
이러한 경우에도 상술한 일 실시예에서와 마찬가지로 스위칭 드레인 영역(121)과 스위칭 소스 영역(125) 내부에는 각각 p-n 접합이 형성될 수 있다.
다시 도 3을 참조하면, 상기 반도체층들(A1 내지 A7)을 덮도록 게이트 절연막(130)이 기판(110) 전면(全面) 에 적층된다. 게이트 절연막(130)은 실리콘산화물 또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(130)은 반도체층과 게이트 전극들(G1 내지 G7)을 절연하는 역할을 한다.
게이트 절연막(130) 상부에 스위칭 박막 트랜지스터(T6)의 스위칭 게이트 전극(G6), 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 스토리지 캐패시터(Cst)의 제1 전극(C1)이 형성된다. 구동 게이트 전극(G1)은 제1 전극(C1)과 일체로 형성될 수 있다.
또한, 도시되지 않았으나, 복수의 박막 트랜지스터들(T1 내지 T7)의 게이트 전극들(G1 내지 G7), 제1주사선(14), 제2주사선(24), 제3주사선(34), 메시(mesh) 구동 전압선(26'), 및 초기화 전압선(22)도 상기 구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1) 및 발광 제어선(15)과 동일한 층에 동일한 물질로 형성될 수 있다.
구동 게이트 전극(G1), 스위칭 게이트 전극(G6), 제1 전극(C1), 및 발광 제어선(15)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
본 발명의 일 실시예에 의하면, 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(T1)와 중첩하여 구비될 수 있다. 상세히, 구동 게이트 전극(G1)과 제1 전극(C1)이 일체(一體)로 형성되므로 스토리지 캐패시터(Cst)와 구동 박막 트랜지스터(T1)가 중첩하여 배치될 수 밖에 없다. 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(T1)와 중첩하여 배치하고 있어서, 제1 전극(C1) 및 제2 전극(C2)의 면적을 충분히 확보할 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 저장 용량을 충분히 확보할 수 있다.
상기 구동 게이트 전극(G1), 스위칭 게이트 전극(G6), 제1 전극(C1)을 덮도록 제1 층간 절연막(150)이 기판(110) 전면(全面)에 형성된다.
제1 층간 절연막(150)은 무기물 또는 유기물로 이루어질 수 있다. 일부 실시예에서, 제1 층간 절연막(150)은 무기물로 이루어질 수 있다. 예를 들면, 제1 층간 절연막(150)은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 일부 실시예에서, 제1 층간 절연막(150)은 유전 상수가 4 내지 7의 값을 갖는 물질로 이루어질 수 있다.
제1 층간 절연막(150)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기물로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 제1 층간 절연막(150)은 SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
제1 층간 절연막(150)은 상기 구동 게이트 전극(G1), 스위칭 게이트 전극(G6) 및 제1 전극(C1) 등을 제1 층간 절연막(150)의 상부에 형성되는 배선들과 절연하는 역할을 할 수 있다. 또한, 제1 층간 절연막(150)은 스토리지 캐패시터(Cst)의 유전체층 역할을 할 수 있다. 제1 층간 절연막(150)의 두께(t1)는 제2 층간 절연막(170)의 두께(t2)에 비해 작을 수 있다. 상기 제1 층간 절연막(ILD1)의 두께(t1)는 상기 스토리지 캐패시터(Cst)의 저장 용량을 고려하여 설정될 수 있다.
제2 층간 절연막(170)은 무기물 또는 유기물로 이루어질 수 있다. 일부 실시예에서, 제2 층간 절연막(170)은 유기물로 이루어질 수 있다. 예를 들면, 제2 층간 절연막(ILD2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다. 일부 실시예에서, 제2 층간 절연막(170)은 유전 상수가 2 내지 4의 값을 갖는 물질로 이루어질 수 있다.
상기 제1 층간 절연막(170)의 상부에는 기판(110) 전면(全面)에 평탄화막(190)이 형성된다. 평탄화막(190) 상부에는 화소 전극(191)이 형성될 수 있다. 화소 전극(191)은 비아홀(VIA)을 통해 구동 소스 전극(S1)과 연결된다.
평탄화막(190)은 절연물질로 이루어질 수 있다. 예를 들면, 평탄화막(190)은 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있으며, 다양한 증착방법에 의해서 형성될 수 있다. 일부 실시예에서, 평탄화막(PL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면을 개략적으로 도시한 도면이다. 도 5에서, 도 3과 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
본 실시예에 따른 제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 배치되며, 제1 층간 절연막(150)의 일부를 노출하는 개구부(170a)를 포함한다. 상기 개구부(170a)에는 스토리지 캐패시터(Cst)의 제2 전극(C2)이 배치된다.
제2 층간 절연막(170)의 개구부(170a)에는 스토리지 캐패시터(Cst)의 제2 전극(C2)가 배치된다. 제2 전극(C2)는 제1 전극(C1)과 중첩되게 배치되므로, 상기 개구부(170a)는 제1 전극(C1)과 중첩되는 영역에 형성된다. 제2 전극(C2)는 상기 개구부(170a)에 배치되어, 제1 층간 절연막(150)의 상면과 접촉하여 형성될 수 있다. 또한, 제2 전극(C2)는 개구부(170a)의 측벽을 따라 연장되어 제2 층간 절연막(170)의 상면까지 형성될 수 있다. 그러나, 이에 한정되지 않으며, 도시된 바와 같이 제2 전극(C2)는 개구부(170a)의 내부에만 형성될 수도 있다.
스토리지 캐패시터(Cst)의 제2 전극(C2)이 제2 층간 절연막(170)의 개구부(170a)에 배치됨에 따라, 스토리지 캐패시터(Cst)의 저장 용량은 제1 층간 절연막(150)의 유전율 및 두께(t1)에 의존하게 된다. 따라서, 제2 층간 절연막(170)와는 상관없이 제1 층간 절연막(150)의 물질 및 두께(t1)를 설정함에 따라서, 스토리지 캐패시터(Cst)의 저장 용량을 확보할 수 있게 된다.
도 6은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 단면도이다. 도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판이 구비된 유기 발광 표시 장치를 도시한 도면이다. 도 6에서, 도 5와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
유기 발광 표시 장치의 표시 영역에는 박막 트랜지스터 어레이 기판에 유기 발광 소자(OLED)가 구비된다. 유기 발광 소자(OLED)는 화소 전극(191), 유기 발광층을 포함하는 중간층(193), 및 대향 전극(195)을 포함한다. 또한, 유기 발광 표시 장치는 화소 정의막(210) 및 스페이서(230)를 더 포함할 수 있다.
화소 전극(191) 및/또는 대향 전극(195)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(191) 또는 대향 전극(195)은 ITO/Ag/ITO 구조를 가질 수 있다.
화소 정의막(210)은 화소 영역과 비화소 영역을 정의하는 역할을 할 수 있다. 화소 정의막(210)은 화소 전극(191)을 노출하는 개구를 포함하며 박막 트랜지스터 어레이 기판을 전면적으로 덮도록 형성될 수 있다. 상기 개구에 후술할 중간층(193)이 형성되어, 개구가 실질적인 화소 영역이 될 수 있다.
화소 전극(191), 중간층(193), 대향 전극(195)은 유기 발광 소자(OLED, organic light emitting device)를 이루게 된다. 유기 발광 소자(OLED)의 화소 전극(191)과 대향 전극(195)에서 주입되는 정공과 전자는 중간층(193)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
중간층(193)은 유기 발광층을 구비할 수 있다. 선택적인 다른 예로서, 중간층(193)은 유기 발광층(emission layer)을 구비하고, 그 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(193)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
중간층(193) 상에는 대향 전극(195)이 형성된다. 대향 전극(195)는 화소 전극(191)과 전계를 형성하여, 중간층(193)에서 광이 방출될 수 있게 한다. 화소 전극(191)은 화소 마다 패터닝될 수 있으며, 대향 전극(195)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다.
스페이서(230)는 표시 영역(DA)에서 화소 영역들 사이에 배치될 수 있다. 스페이서(230)는 기판(110)과 밀봉 기판(미도시) 사이의 간격을 유지하며, 외부 충격에 의해 표시 특성이 저하되지 않게 하기 위해 마련된 것일 수 있다.
스페이서(230)는 화소 정의막(190) 상에 마련될 수 있다. 스페이서(230)는 화소 정의막(190)으로부터 밀봉 기판(미도시) 방향으로 돌출되어 마련될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 의한 유기 발광 표시 장치는 스위칭 소스 전극과 스위칭 드레인 전극이 스위칭 반도체층에 접하는 부분인 소스 컨택부와 드레인 컨택부에 대하여 스위칭 소스 영역 및 스위칭 드레인 영역과 다른 종류의 불순물으로 도핑을 함에 따라 p-n 접합을 형성할 수 있다. 이에 따라 Rc가 증가되고 결과적으로 IR이 강하되어 높은 전압에 의해 발생할 수 있는 열화의 문제를 해소할 수 있는 유리한 효과가 있다.
뿐만 아니라, 스토리지 캐패시터의 제2 전극(C2)이 배치되는 개구부가 형성된 제2 층간 절연막(170)을 도입하여 기생 캐패시턴스를 줄일 수 있는 동시에, 스토리지 캐패시터의 저장 용량을 확보할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
110: 기판
111: 버퍼층
121: 스위칭 드레인 영역
123: 스위칭 채널 영역
125: 스위칭 소스 영역
DC: 드레인 컨택부
SC: 소스 컨택부
130: 게이트 절연막
150: 제1 층간 절연막
170: 제2 층간 절연막
190: 평탄화막
191: 화소 전극
193: 중간층
195: 대향 전극
210: 화소 정의막
230: 스페이서

Claims (12)

  1. 기판 상에 구비되는 구동 박막 트랜지스터; 및
    기판 상에 구비되며 스위칭 채널 영역, 스위칭 소스 영역 및 스위칭 드레인 영역으로 구성되는 스위칭 반도체층; 및 상기 스위칭 반도체층과 접하는 스위칭 소스 전극 및 스위칭 드레인 전극을 포함하는 스위칭 박막 트랜지스터;를 포함하고
    상기 스위칭 소스 전극에 상기 스위칭 소스 영역과 접하는 소스 컨택부와 상기 스위칭 드레인 전극이 상기 스위칭 드레인 영역과 접하는 드레인 컨택부가 형성되고,
    상기 소스 컨택부는 상기 스위칭 소스 영역과 다른 이온으로 도핑되고 상기 드레인 컨택부는 상기 스위칭 드레인 영역과 다른 이온으로 도핑되는 박막 트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 p형 도핑되고,
    상기 소스 컨택부와 상기 드레인 컨택부는 n형 도핑되는 박막 트랜지스터 어레이 기판.
  3. 제1 항에 있어서,
    상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 n형 도핑되고,
    상기 소스 컨택부와 상기 드레인 컨택부는 p형 도핑되는 박막 트랜지스터 어레이 기판.
  4. 제1 항에 있어서,
    상기 소스 컨택부와 상기 스위칭 소스 영역은 p-n 접합의 형성에 의해 barrier height가 증가되는 박막 트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 드레인 컨택부와 상기 스위칭 드레인 영역은 p-n 접합의 형성에 의해 barrier height가 증가되는 박막 트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;를 더 포함하는 박막 트랜지스터 어레이 기판.
  7. 제6 항에 있어서,
    상기 스토리지 캐패시터를 덮고 개구부가 형성된 층간 절연막;을 더 포함하고,
    상기 제2 전극은 상기 개구부에 배치되는 박막 트랜지스터 어레이 기판.
  8. 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는,
    기판 상에 구비되는 구동 박막 트랜지스터; 및
    기판 상에 구비되며 스위칭 채널 영역, 스위칭 소스 영역 및 스위칭 드레인 영역으로 구성되는 스위칭 반도체층; 및 상기 스위칭 반도체층과 접하는 스위칭 소스 전극 및 스위칭 드레인 전극을 포함하는 스위칭 박막 트랜지스터;를 포함하고
    상기 스위칭 소스 전극에 상기 스위칭 소스 영역과 접하는 소스 컨택부와 상기 스위칭 드레인 전극이 상기 스위칭 드레인 영역과 접하는 드레인 컨택부가 형성되고,
    상기 소스 컨택부는 상기 스위칭 소스 영역과 다른 이온으로 도핑되고 상기 드레인 컨택부는 상기 스위칭 드레인 영역과 다른 이온으로 도핑되는 유기 발광 표시 장치.
  9. 제8 항에 있어서,
    상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 p형 도핑되고,
    상기 소스 컨택부와 상기 드레인 컨택부는 n형 도핑되는 유기 발광 표시 장치.
  10. 제8 항에 있어서,
    상기 스위칭 소스 영역과 상기 스위칭 드레인 영역은 n형 도핑되고,
    상기 소스 컨택부와 상기 드레인 컨택부는 p형 도핑되는 유기 발광 표시 장치.
  11. 제8 항에 있어서,
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;를 더 포함하는 유기 발광 표시 장치.
  12. 제11 항에 있어서,
    상기 구동 박막 트랜지스터와 상기 스토리지 캐패시터는 적어도 일부가 중첩되어 배치되는 유기 발광 표시 장치.
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