KR20060075661A - 정전기 보호 회로 및 그 제조 방법 - Google Patents

정전기 보호 회로 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 ESD 보호 회로는 정전기 신호가 인가되는 노드로부터 접지 단자로 빠지는 전류 경로가 빨리 형성되도록, MOS 다이오드의 소스 영역 중앙에 P+ 픽업 영역을 형성한다. P+ 픽업 영역을 N+ 소스 영역 내부에 형성하면, N+ 드레인을 통해 P형 기판으로 유입된 전류는 N+ 드레인과 매우 가까운 위치에 있는 P+ 픽업을 통해 접지 단자로 매우 빨리 빠져나간다. 이처럼 P형 기판과 P+ 픽업 사이의 전류 경로가 빨리 생성되면, N+ 드레인과 P형 기판 및 N+ 소스로 구성되는 NPN 바이폴라 트랜지스터의 턴온 시점도 빨라지고, 따라서 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 빨리 작동하도록 할 수 있다. 본 발명의 ESD 보호 회로는 P형 기판에 N+ 드레인 영역과 N+ 소스 영역을 형성할 때 소스 중앙 부분을 차단하는 패턴을 갖는 마스크를 이용하여 이온주입하는 단계와, 소스 중앙 부분만을 개방하는 패턴을 갖는 마스크를 이용하여 이온주입하여 소스 영역 중앙에 P+ 픽업 영역을 형성하는 단계를 통해 만들 수 있다. ESD 보호 회로에서 픽업 영역은 하나의 NMOS 다이오드의 소스 영역 중앙에만 형성되는 선 모양으로 할 수도 있고, 인접하는 다른 NMOS 다이오드의 픽업 영역과 서로 연결되도록 사각환 모양으로 할 수도 있다.
정전기 방전, ESD 보호 회로, 픽업(pick-up)

Description

정전기 보호 회로 및 그 제조 방법{Circuit for Protecting Electrostatic Discharge and Method for Manufacturing the Circuit}
도 1은 정전기 방전 회로의 구성을 나타내는 회로도.
도 2a는 정전기 방전 회로의 종래 기술에 따른 NMOS 다이오드의 배치설계도이고, 도 2b는 도 2a의 선 2B-2B`를 따라 절단한 단면도.
도 3a는 정전기 방전 회로의 본 발명에 따른 NMOS 다이오드의 배치설계도이고, 도 3b는 도 3a의 선 3B-3B`를 따라 절단한 단면도.
도 4는 본 발명의 다른 실시예에 따른 NMOS 다이오드의 배치설계도.
<도면의 주요 부호에 대한 설명>
30, 60: 픽업(pick-up) 영역 32: 소스 영역
34: 게이트 36: 드레인 영역
42: 소스 전극 44: 게이트 전극
45: 층간 절연막 46: 드레인 전극
본 발명은 집적회로 소자를 정전기 방전으로부터 보호하는 기술에 관한 것으 로서, 좀 더 구체적으로는 정전기 신호가 입력되는 드레인으로부터 전류 흐름 경로가 단축되어 빠른 시간안에 동작을 할 수 있도록 한 MOS 다이오드를 포함하는 정전기 방전 보호 회로 및 그 제조 방법에 관한 것이다.
정전기 방전(EDS: Electro-Static Discharge)은 사람의 몸에서 생기기도 하며 접지가 제대로 되지 않은 자동화 장비나 검사 장비에 의해 생길 수도 있는데, 패키지된 집적회로 소자를 사람이 들고 운반할 때 생길 수 있는 정전기의 순간적인 전압은 15,000 볼트에서 2만 볼트에 달한다. 이처럼 높은 전압의 정전기가 집적회로 소자 내부로 흘러 들면 집적회로의 내부 회로들이 파괴되기 때문에, 정전기 방전으로부터 집적회로를 차단하는 ESD 보호 회로는 일찍부터 개발되어 널리 사용되고 있다.
도 1은 전형적인 ESD 보호 회로의 구성을 나타내는 회로도이다. 도 1의 ESD 보호 회로는 입력 패드 P와 역방향으로 연결된 2개의 MOS 다이오드(12, 14)로 구성되어 있다. 입력 패드 P는 예컨대, 반도체 소자의 제어 신호, 어드레스 신호, 데이터 신호의 입력 또는 입출력을 위한 전극 패드이다. 입력 패드 P에 정상적인 전압이 인가된 경우에는 노드 N1과 VDD 사이에 역방향으로 연결되어 있는 PMOS 다이오드(12)와 노드 N1과 VSS 사이에 역방향으로 연결되어 있는 NMOS 다이오드(14)로는 전류가 흐르지 못하고 내부 회로쪽으로 전류 I1이 흘러, 입력 패드 P에 입력된 정상적인 신호가 집적회로 소자의 내부 회로에 의해 처리된다. 한편, 입력 패드 P에 정전기로 인한 전압이 걸리고, 정전기 전압이 접지에 대해 양(positive)의 값이며 이것이 NMOS 다이오드(14)의 항복 전압(break-down voltage)을 넘어서면, NMOS 다이오드(14)를 통해 정전기 전류 IES1이 노드 N1에서 접지(VSS) 쪽으로 흐른다. 한편 입력 패드 P에 인가된 정전기로 인한 전압이 접지에 대해 음(negative)의 값이고 이것이 PMOS 다이오드(12)의 항복 전압을 넘어서면 정전기 전류 IES2가 PMOS 다이오드(12)를 통해 VDD에서 노드 N1쪽으로 흐른다. 따라서 정전기 전압은 내부 회로에는 영향을 주지 못하게 되므로, 정전기로부터 집적회로 소자의 내부 회로를 보호할 수 있게 된다.
이러한 ESD 보호 회로의 문제점에 대해 도 2를 참조로 설명한다. 도 2a는 도 1의 ESD 회로를 구성하는 NMOS 다이오드(14)의 배치설계도(layout)이고, 도 2b는 도 2a를 선 2B-2B`를 따라 절단한 단면도이다.
도 2a와 도 2b를 참조하면, NMOS 다이오드(14)는 예컨대 5개의 NMOS 트랜지스터가 병렬로 연결된 구조로 되어 있고, 하나의 NMOS 트랜지스터는 P형 기판 또는 웹(well)(25)에 N+ 소스(22), 게이트(24), N+ 드레인(26)으로 구성되어 있고, NMOS 트랜지스터가 형성되는 활성 영역(active region) 둘레에는 P+ 픽업(pick-up) 영역(20)이 형성되어 있다. N+ 드레인(26)은 노드 N1과 연결된 반면, P+ 픽업 영역(20)과 N+ 소스(22) 및 게이트(24)는 모두 접지(VSS)에 연결되어 있다. 소스(22)와 게이트(24)가 모두 접지에 연결되어 있으므로, 이 NMOS 트랜지스터는 다이오드로 동작한다. N+ 드레인(26)과 P형 기판(25)으로 된 PN 접합의 항복 전압 이상의 정 전기 전압이 노드 N1에 인가되면, N+ 드레인(26)을 통해 N1의 정전기 전류(즉, 도 1의 IES1)가 P형 기판(25)으로 흐르게 된다. 기판(25)으로 흐른 전류는 이것과 동일한 유형의 P+ 픽업(20)을 통해 접지 단자로 흐르게 될 뿐만 아니라, N+ 드레인(26), N+ 소스(22) 및 P형 기판(25)으로 구성되는 NPN 트랜지스터 동작에 의해 N+ 소스(22)를 통해서도 접지 단자로 흐르게 된다.
반도체 소자의 집적도가 높아지면서 각 소자를 구성하는 회로 소자들이 매우 작아지고 이에 따라 ESD 보호 회로를 구성하는 데에도 제약이 생긴다. 이러한 제약 중 가장 큰 제약 중 하나가 MOS 다이오드(12, 14)의 항복 전압값이다. 항복 전압은 게이트 산화막의 두께에 반비례하는데 최근 게이트 산화막의 두께는 과거에는 상상도 할 수 없을 만큼 얇아져 20~30Å 정도까지 줄어들어 항복 전압이 매우 낮아졌다. 이렇게 MOS 다이오드(12, 14)의 항복 전압이 낮아지면, ESD 보호회로서 동작을 하기 전에 게이트(24)의 산화막이 정전기의 스트레스로 인해 파괴될 수 있다. 이러한 점을 보완하기 위하여 소스/드레인 영역의 도핑 농도를 높이는 등의 방법을 통해 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 빨리 동작하도록 할 필요가 있는데, 도 2를 참조로 설명한 것처럼 종래 구조의 MOS 다이오드에서는 활성 영역 둘레에 형성되어 있는 P+ 픽업(20)을 통해 접지 단자로 정전기를 방전하는 데에는 많은 시간이 걸리는 등의 한계가 있다.
본 발명의 목적은 게이트 산화막이 파괴되기 전에 좀 더 빨리 동작할 수 있 는 ESD 보호 회로 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 집적회로 소자의 고집적화, 초소형화에 효과적으로 대응할 수 있는 ESD 보호 회로 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 정전기로 인한 집적회로 소자의 피해를 좀 더 효과적이고 신속하고 보호하는 것이다.
본 발명에 따른 ESD 보호 회로는 정전기 신호가 인가되는 노드로부터 접지 단자로 빠지는 전류 경로가 빨리 형성되도록, MOS 다이오드의 소스 영역 중앙에 P+ 픽업 영역을 형성한다. 즉, 본 발명의 ESD 보호 회로를 구성하는 NMOS 다이오드에서는 P+ 픽업 영역이 활성 영역에서 거리를 두고 떨어진 곳에 형성되는 것이 아니라, N+ 소스 영역 내부에 형성되기 때문에, N+ 드레인을 통해 P형 기판으로 유입된 전류는 N+ 드레인과 매우 가까운 위치에 있는 P+ 픽업을 통해 접지 단자로 매우 빨리 빠져나간다. 이처럼 P형 기판과 P+ 픽업 사이의 전류 경로가 빨리 생성되면, N+ 드레인과 P형 기판 및 N+ 소스로 구성되는 NPN 바이폴라 트랜지스터의 턴온 시점도 빨라지고, 따라서 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 빨리 작동하도록 할 수 있다.
본 발명의 ESD 보호 회로는 P형 기판에 N+ 드레인 영역과 N+ 소스 영역을 형성할 때 소스 중앙 부분을 차단하는 패턴을 갖는 마스크를 이용하여 이온주입하는 단계와, 소스 중앙 부분만을 개방하는 패턴을 갖는 마스크를 이용하여 이온주입하여 소스 영역 중앙에 P+ 픽업 영역을 형성하는 단계를 통해 만들 수 있다.
본 발명의 ESD 보호 회로에서 픽업 영역은 하나의 NMOS 다이오드의 소스 영역 중앙에만 형성되는 선 모양으로 할 수도 있고, 인접하는 다른 NMOS 다이오드의 픽업 영역과 서로 연결되도록 사각환 모양으로 할 수도 있다.
구현예
이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.
본 발명은 MOS 트랜지스터를 이용한 다양한 구조의 ESD 보호 회로에 적용할 수 있는데, 편의상 도 1의 구조로 된 ESD 보호 회로를 중심으로 설명한다. 도 3a는 본 발명에 따른 정전기 보호 회로의 NMOS 다이오드의 배치설계도이고, 도 3b는 도 3a를 선 3B-3B`를 따라 절단한 단면도이다.
도 3a에서 보는 것처럼 본 발명의 NMOS 다이오드는 5개의 다이오드가 병렬로 배치되어 있다. 다이오드의 개수는 보통 10개 또는 그 이상으로 구성하는데, 도면을 간단히 하기 위하여 다이오드 5개가 병렬 연결된 구조를 나타내었다. 도 1a의 NMOS 다이오드에서 N+ 소스(32), 게이트(34), N+ 드레인(36O은 순서대로 반복되는 구조로 되어 있으며, 소스(32)에는 그 중앙에 P+ 픽업 영역(30)이 배치되어 있다. P+ 픽업(30)과 소스(32) 및 게이트(34)는 VSS에 연결되고, 드레인(36)은 입력 패드 P와 연결된 노드 N1에 연결되어 있다. 소스(32)와 게이트(34)가 VSS에 공통으로 접속되어 있으므로, 이 NMOS 트랜지스터는 다이오드로 동작한다.
각각의 NMOS 다이오드는 도 3b에서 보는 것처럼, P형 기판 또는 웰(35)에 게 이트 산화막(33)과 게이트(34)를 패턴 형성한 다음, N+ 소스(32a, 32b)와 N+ 드레인(36)을 형성하고 P+ 픽업 영역(30)을 형성함으로써 구성된다. 소스(32), 드레인(36) 및 픽업(30)을 형성한 다음에는 층간 절연막(45)을 패턴 형성하여 콘택 영역을 만들고 여기에 금속막을 패턴 형성하여 소스 전극(42), 게이트 전극(44), 드레인 전극(46)을 각각 형성한다. 앞에서 도 1을 참조로 설명한 것처럼, 드레인 전극(46)은 입력 패드 P와 연결된 노드 N1과 연결되고, 게이트 전극(44) 및 소스 전극(42)은 접지(VSS)에 연결되어 있다.
본 발명에 따른 NMOS 다이오드는 N+ 소스(32a, 32b)와 P+ 픽업(30)은 하나의 소스 전극(42)을 공통으로 하여 접지에 연결되며, P+ 픽업(30)이 종래와 같이 활성 영역에서 일정한 거리만큼 떨어진 테두리에 형성되는 것이 아니라, N+ 소스 영역(32) 내에 형성되어 있다. 이러한 구조의 P+ 픽업(30)은 다음과 같은 공정을 통해 형성할 수 있다.
P형 기판(35)에 예컨대, 실리콘 국부산화(LOCOS: Local Oxidation of Silicon)이나 트렌치 분리(trench isolation) 공정으로 활성 영역을 정의하고, 화학기상증착법(CVD: Chemical Vapor Deposition) 등으로 게이트 산화막(33)을 기판(35) 표면에 형성한다. 산화막(33) 위에 폴리실리콘 등으로 된 게이트(34)를 패턴 형성하고, N+ 소스(32)와 드레인(36)을 이온주입 공정으로 P형 기판(35)에 형성한다. N+ 소스/드레인(32, 36)의 형성에는 기판(35) 표면에서 소스/드레인 영역만 개방하고 나머지 영역은 차단하는 패턴을 갖는 마스크를 이용하는데, 이 때 패턴은 소스 영역(32)을 모두 개방하지 않고 P+ 픽업(30)이 형성될 영역은 차단되도록 한다. 소스/드레인 영역(32)이 형성되면 P+ 픽업 영역만 개방된 패턴을 갖는 마스크를 이용하여 이온주입 공정을 진행하여 도 3a와 같은 P+ 픽업 영역(30)을 형성한다. 따라서 종래와 비교할 때 본 발명의 NMOS 다이오드를 형성하는 데에는 마스크가 추가되는 등의 문제는 없다.
N+ 드레인(36)과 P+ 픽업(30)은 P형 기판(35)을 사이에 두고 역방향으로 접합된 PN 접합 구조로 볼 수 있는데, 이것은 도 3b의 역방향 다이오드 D1과 저항 R으로 표현할 수 있다. 여기서 저항 R은 도핑 농도가 상대적으로 낮은 기판의 전기적 정항을 표현한 것이다. 한편, N+ 드레인(36)과 P형 기판(35) 및 N+ 소스(32a, 32b)는 도 3b에 나타낸 것처럼 NPN 트랜지스터 T1를 구성한다.
도 1의 입력 패드 P에 정전기 전압이 인가되면 노드 N1의 전위가 급격히 상승한다. 그러면 본 발명에 따른 ESD 보호 회로가 동작하여 정전기 전압이 집적회로 소자 내부에 영향을 주지 못하도록 방전 경로를 형성한다. 역방향 다이오드 D1의 항복 전압 이상의 정전기 전압이 인가되면 역방향 전류가 N+ 드레인(36)에서 P형 기판(35), P+ 픽업(30)을 통해 접지로 흐른다. 역방향 다이오드 D1을 통해 기판(35)에 역방향 전류가 흐르면 P형 기판(35)과 N+ 소스(32) 사이에(즉, NPN 바이폴라 트랜지스터 T1의 베이스와 에미터 사이에) 순방향 전압이 형성되고, NPN 바이폴라 트랜지스터 T1의 베이스 전위를 높이게 되어 NPN 바이폴라 트랜지스터 T1의 턴온 되도록 만든다. NPN 트랜지스터 T1이 턴온되면 이 트랜지스터 T1의 콜렉터에 연결된 N+ 드레인(36)과 트랜지스터 T1의 에미터에 연결된 N+ 소스(32a, 32b) 사이에 전류 흐름 경로가 형성되고, 노드 N1의 정전기는 이 경로를 통해 접지 쪽으로 빠져 나가게 된다.
도 2를 참조로 앞에서 설명했던 것처럼, 종래에는 저항이 큰 P형 기판(25)에 유입된 전류는 활성 영역과 어느 정도 거리를 두고 떨어져 있는 P+ 픽업 영역(20)을 통해 접지로 빠져 나가기 때문에 기판(25)과 픽업 영역(20) 사이에 전류 경로가 형성되려면 많은 시간이 걸린다. 따라서, P+ 드레인(20), P형 기판(25), N+ 소스(22)로 구성되는 NPN 트랜지스터가 턴온되기 위해서는 많은 시간이 필요하고, 노드 N1에 큰 전압이 걸려야 한다. 그러나 본 발명에서는 P+ 픽업 영역(30)이 활성 영역에서 거리를 두고 떨어져 있는 곳에 형성되는 것이 아니라, N+ 소스 영역(32) 내부에 형성되기 때문에, N+ 드레인(36)을 통해 P형 기판(35)으로 유입된 전류는 N+ 드레인(36)과 매우 가까운 위치에 있는 P+ 픽업(30)을 통해 접지 단자로 매우 빨리 빠져나간다. 이러한 현상은 P형 기판(35)과 P+ 픽업(30) 사이의 저항 R이 작아지기 때문인 것으로도 설명할 수 있다. 이처럼 P형 기판과 P+ 픽업 사이의 전류 경로가 빨리 생성되면 NPN 바이폴라 트랜지스터 T1의 턴온 시점도 빨라지고, 따라서 게이트 산화막(33)이 파괴되기 전에 ESD 보호 회로가 빨리 작동하도록 할 수 있다. 종래 구조에서는 활성 영역의 바깥 경계에서 픽업 영역(20)까지의 거리가 4~5μm나 되지만(0.18μm급 소자에서도 3μm 이상), 본 발명에서는 소스 영역(32) 내부에 픽업 영역(30)이 형성되어 있으므로 N+ 드레인(36)에서 P+ 픽업까지의 거리는 종래 구조에 비해 수십배 더 짧으므로 전류 경로의 형성이나 NPN 바이폴라 트랜지스터의 턴온 시점을 크게 단축할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 NMOS 다이오드의 구조를 설명하기 위한 배치설계도이다.
도 4를 참조하면 NMOS 다이오드가 여러 개의 다이오드가 병렬 연결된 점은 도 3의 실시예와 동일하지만, P+ 픽업(60)은 도 3의 실시예(30)와 달리 N+ 소스 영역(32) 내에 선 형태로 배치되어 있지 아니하고, 이웃 다이오드의 P+ 픽업(60)과 연결되는 사각환 모양으로 되어 있다. 앞에서 설명했던 것처럼, N+ 드레인(36)을 통해 유입된 정전기 전류는 P형 기판(35) 및 P+ 픽업(60)을 통해 접지 단자로 흘러 가는데, 도 4의 실시예에서는 P+ 픽업(60)을 사각환 모양으로 형성하기 때문에, N+ 드레인(36) 입장에서는 전류 경로를 형성할 통로가 더 많아지고 따라서 P 기판의 저항 R이 더 줄어든다.
도 4의 실시예를 도 3의 실시예에 그대로 적용하는 것도 가능하며, NMOS 다이오드의 개수가 많지 않은 경우에 도 4의 실시예를 적용하면 더 효과적이다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
예컨대, 앞의 구현예는 N+ 소스/드레인(32, 36), P형 기판 또는 웰(35), P+ 픽업 영역(30)으로 된 NMOS 다이오드 구조를 중심으로 설명하였으나, 이와 반대의 유형으로 된 PMOS 다이오드 구조에는 물론 CMOS 구조에도 본 발명을 적용할 수 있다. 또한, 도 1의 구조로 된 ESD 보호 회로 이외에도 입력 패드 P와 노드 N1 사이에 저항이 연결된 구조 또는 NMOS 다이오드(14)와 접지 사이에 클램프(clamp) 소자가 결합된 구조 등 다양한 구조의 EDS 보호 회로에 본 발명을 적용할 수 있다.
본 발명에 따르면 드레인 영역을 통해 접지 단자로 흐르는 역방향 전류 경로를 매우 빨리 형성할 수 있으므로, 게이트 산화막이 파괴되기 전에 ESD 보호 회로가 재빨리 동작하도록 할 수 있다.
또한, 아주 높은 정전기 전압이 인가되기 전이라도 ESD 보호 회로를 동작시킬 수 있으므로 정전기 방전으로 인한 집적회로 소자의 파괴나 피해를 막을 수 있고, 게이트 산화막의 두께가 얇아져 정전기의 스트레스로 인해 파괴되기 전에 ESD 보호 회로의 신속한 동작을 보장함으로써, 집적회로 소자의 고집적화, 초소형화에 좀 더 효과적으로 대응할 수 있다.

Claims (6)

  1. 정전기 방전으로부터 집적회로 소자를 차단하는 보호 회로로서,
    제1 유형의 기판에 형성된 제2 유형의 드레인 영역, 제2 유형의 소스 영역과 이 드레인 영역과 소스 영역 사이에 형성된 게이트로 구성되는 MOS 트랜지스터를 포함하며,
    상기 드레인은 정전기 신호가 인가되는 노드에 연결되고, 상기 소스와 게이트는 제1 전원 단자에 연결되며,
    상기 소스 영역의 중앙에는 제1 유형의 픽업 영역이 형성되어 있고,
    상기 정전기 신호는 상기 드레인과 기판 및 픽업 영역으로 된 전류 경로와 상기 드레인과 기판 및 소스 영역으로 된 전류 경로를 통해 상기 제1 전원 단자 쪽으로 방전되는 것을 특징으로 하는 정전기 방전 보호 회로.
  2. 제1항에서,
    상기 제1 유형은 P형이고 제2 유형은 N형이며, 상기 제1 전원 단자는 접지 전원 단자이고, 상기 픽업 영역의 도핑 농도는 기판의 도핑 농도보다 더 높은 것을 특징으로 하는 정전기 방전 보호 회로.
  3. 제1항에서,
    상기 MOS 트랜지스터는 제1 MOS 트랜지스터와 제2 MOS 트랜지스터를 포함하 며, 제1 MOS 트랜지스터의 픽업 영역은 제2 MOS 트랜지스터의 픽업 영역과 연결되어 사각환을 구성하는 것을 특징으로 하는 정전기 방전 보호 회로.
  4. 제1항에서,
    상기 제1 유형은 P형이고 제2 유형은 N형이며, 상기 제1 전원 단자는 접지 전원 단자이고, 상기 드레인과 기판 및 소스 영역으로 된 전류 경로는 NPN 바이폴라 트랜지스터에 의해 구성되고 이 트랜지스터의 베이스와 에미터 전압은 상기 드레인과 기판 및 픽업 영역으로 된 전류 경로에 전류가 흐름에 따라 순방향 전압이 되는 것을 특징으로 하는 정전기 방전 보호 회로.
  5. 정전기 방전으로부터 집적회로 소자를 차단하는 보호 회로를 제조하는 방법으로서,
    상기 정전기 방전 보호 회로는 P형의 기판에 형성된 N+ 드레인 영역, N+ 소스 영역과 이 드레인 영역과 소스 영역 사이에 형성된 게이트로 구성되는 NMOS 트랜지스터를 포함하며, 상기 드레인은 정전기 신호가 인가되는 노드에 연결되고, 상기 소스와 게이트는 접지 단자에 연결되며,
    상기 방법은 상기 P형 기판에 N+ 드레인 영역과 N+ 소스 영역을 형성할 때 소스 중앙 부분을 차단하는 패턴을 갖는 마스크를 이용하여 이온주입하는 단계와,
    상기 소스 중앙 부분만을 개방하는 패턴을 갖는 마스크를 이용하여 이온주입하여 소스 영역 중앙에 P+ 픽업 영역을 형성하는 단계를 포함하며,
    상기 노드에 인가된 정전기 신호는 상기 드레인과 기판 및 픽업 영역으로 된 전류 경로와 상기 드레인과 기판 및 소스 영역으로 된 전류 경로를 통해 접지 전원 쪽으로 방전되는 것을 특징으로 하는 정전기 방전 보호 회로의 제조 방법.
  6. 제5항에서,
    상기 P+ 픽업 영역을 형성하는 데에 사용하는 마스크는 이웃하는 NMOS 트랜지스터의 P+ 픽업 영역을 서로 연결하는 사각환 모양의 패턴을 포함하는 것을 특징으로 하는 정전기 방전 회로의 제조 방법.
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