KR101558534B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터가 개시된다. 개시된 박막 트랜지스터는 채널의 결정화를 촉진시키기 위한 금속 물질을 채널 상부에 포함하여, 누설 전류, 오프 커런트 및 접촉 저항이 감소되며, 대면적 및 고해상도의 디스플레이에 사용될 수 있는 박막 트랜지스터의 구현이 가능하다.

Description

박막 트랜지스터 및 그 제조 방법{Thin Film Transistor and Manufacturing Method of the Same}
본 발명의 실시예에 의한 발명은 박막 트랜지스터에 관한 것으로, 누설 전류, Off current 및 접촉 저항이 감소되며, 대면적 및 고해상도의 디스플레이에 사용될 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이(OLED : Organic Light Emitting Diode)도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질(동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동 소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
a-Si TFT 대비 월등히 높은 성능을 갖는 폴리 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다.
그러나, 폴리 실리콘 박막 트랜지스터의 경우, 그 제조 공정이 복잡하고, 레이저를 이용한 폴리 실리콘 형성 공정의 경우 레이저 결정화에 따른 불균일 문제 때문에 대형 기판에 적용하기 어려운 문제점이 있다. 현재 고이동도 저온 폴리 실리콘 박막 트랜지스터를 제조하는 방법으로 엑시머 레이저 어닐링(eximer laser annealing)을 이용한 방법이 소개되었으나, 고가의 레이저 장비 및 대형화에 문제가 있다.
최근 SGS(super grain poly-Si) 방법이 소개되었다. 이는 고품질 및 고속 결정화를 기대할 수 있고 비용 또한 저렴한 장점이 있다. 그러나, 높은 누설 전 류(leakage current) 및 높은 오프 전류(off current)로 인해 박막 트랜지스터의 안정적인 구동이 어려운 문제점이 있다.
본 발명의 한 측면은 낮은 누설 전류(leakage current) 및 오프 커런트(off current) 특성을 지니며, 안정적인 구동이 가능한 박막 트랜지스터와 관련된다.
본 발명은 다른 측면은 새로운 구조를 지닌 박막 트랜지스터의 제조 방법과 관련된다.
산화물 박막 트랜지스터의 제조 방법에 있어서,
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(가) 기판 상에 게이트를 형성시키고, 상기 기판 및 상기 게이트 상에 게이트 절연층을 형성하는 단계;
(나) 상기 게이트 절연층 상에 금속 물질을 증착시키고, 상기 금속 물질 상에 채널 물질을 도포한 뒤, 열처리를 실시하여 채널을 형성하는 단계;
(다) 상기 채널 상에 전도성 물질을 도포하고, 식각하여 상기 채널 표면을 노출시키는 단계; 를 포함하는 박막 트랜지스터의 제조 방법를 제공한다.
상기 금속 물질의 증착 두께는 0.1 내지 20nm일 수 있다.
본 발명의 일실시예에 따르면, 낮은 누설 전류(leakage current) 및 오프 커런트(off current) 특성을 지닌 박막 트랜지스터를 제공할 수 있다. 또한, 저가로 대면적의 폴리 실리콘 박막 트랜지스터의 제조 방법을 제공할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 박막 트랜지스터에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 표현되었음을 명심하여야 한다.
본 발명의 실시예에 의한 박막 트랜지스터는 LCD 또는 OLED와 같은 각종 디스플레이용 소자로 사용될 수 있으며, 메모리 소자의 주변회로를 구성하는 트랜지 스터 또는 선택 트랜지스터로 사용될 수 있다.
도 1은 본 발명의 실시예에 의한 박막 트랜지스터의 구조를 나타낸 단면도이다. 여기서는 바텀 게이트(bottom gate)형 박막 트랜지스터 구조를 나타내었다. 바텀 게이트형 박막 트랜지스터는 탑 게이트(top gate)형 박막 트랜지스터에 비해 공정 수가 작아서 비용 절감에 유리하다.
도 1을 참조하면, 기판(10)의 일영역 상에는 게이트(11)가 형성되어 있다. 기판(10)이 실리콘으로 형성된 경우, 기판(10) 표면에는 열산화 공정에 의한 산화층(미도시)이 형성될 수 있다. 기판(10) 및 게이트(11) 상에는 게이트 절연층(12)이 형성되어 있다. 게이트(11)에 대응되는 게이트 절연층(12) 상에는 채널(14)이 형성되어 있으며, 채널(14) 표면에는 채널(14) 결정화를 위한 금속 물질(13)이 잔류하고 있다. 채널(14)의 양측면 상에는 소스(16a) 및 드레인(16b)이 형성되어 있다. 선택적으로 채널(14)과 소스(16a) 및 드레인(16b) 사이에는 콘택 저항 감소를 위한 중간층(15)을 더 포함할 수 있다.
이하, 도 1에 나타낸 본 발명의 실시예에 의한 박막 트랜지스터를 형성하는 각 층의 형성 물질에 대해 설명하면 다음과 같다.
기판(10)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 실리콘, 글래스 또는 유기물 재료를 사용할 수 있다. 기판(11) 표면에는 열산화 공정에 의해 SiO2가 더 형성될 수 있다.
게이트(11)는 전도성 물질로 형성된 것으로, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물로 형성된 것일 수 있다.
게이트 절연층(12)은 통상적인 반도체 소자에 사용되는 절연 물질로 형성된 것일 수 있다. 예를 들어, SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다.
채널(14)은 폴리 실리콘으로 형성된 것일 수 있다. 그리고, 채널(14) 표면의 금속 물질(13)은 채널(14) 결정화를 위해 제조 공정 중 포함된 것으로, Ni를 포함하여 형성된 것일 수 있다. 또한, Ni외에 Silicon silicide가 형성될 수 있는 금속이면 사용 가능하며, 예를 들어, Ag, Au, Pd, Co, Cu, Fe, Al, Cr 또는 Pt 등의 금속을 포함하여 형성된 것일 수 있다.
중간층(15)은 채널(14)과 소스(16a) 및 드레인(16b) 사이의 콘택 저항을 감소시키기 위해 형성된 것으로, n형 비정질 실리콘으로 형성된 것일 수 있다.
소스(16a) 및 드레인(16b)은 전도성 물질로 형성된 것일 수 있다. 예를 들어　Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물로 형성된 것일 수 있다.
이하, 도 2a 내지 도 2h를 참조하여 본 발명의 실시예에 의한 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다.　
도 2a를 참조하면, 먼저 기판(10)을 마련한다. 기판(10)은 실리콘, 글래스 또는 유기물 재료를 사용할 수 있다. 실리콘을 기판(10)으로 사용하는 경우, 열산 화 공정에 의해 기판(10) 표면에 절연층, 예를 들어 SiO2를 형성할 수 있다. 그리고, 기판(10) 상에 금속 또는 전도성 금속 산화물 등의 전도성 물질을 도포한 뒤, 패터닝 공정에 의해 게이트(11)를 형성한다.
도 2b를 참조하면, 기판(10) 및 게이트(11) 상에 절연 물질을 도포하여 게이트 절연층(12)을 형성한다. 게이트 절연층(12)은 SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물로 형성할 수 있다.
도 2c를 참조하면, 게이트 절연층(12) 상에 금속 물질(13)을 증착시킨다. 금속 물질(13)은 Ni를 포함하여 형성된 것일 수 있다. 또한, Ni외에 Silicon silicide가 형성될 수 있는 금속이면 사용 가능하며, 예를 들어, Ag, Au, Pd, Co, Cu, Fe, Al, Cr 또는 Pt 등의 금속을 포함하여 형성된 것일 수 있다. 금속 물질(13)은 추후 형성되는 채널의 결정화를 위해 증착되는 것이다. 금속 물질(13)은 매우 얇은 두께로 형성되며, 약 0.1 내지 20nm의 두께일 수 있다.
도 2d를 참조하면, 금속 물질(13) 상에 채널 형성을 위하여 비정질 실리콘을 도포한 뒤, 열처리 공정을 통하여 채널(14)은 폴리 실리콘으로 형성된다. 이 때, 열처리 공정에 의해 금속 물질(13)은 채널(14) 표면으로 이동하게 된다. 만일, 먼저 비정질 실리콘을 도포한 후, 그 표면에 금속 물질을 증착하고, 비정질 실리콘의 결정화를 위하여 열처리를 실시하는 경우, 오히려 금속 물질이 채널 하부로 이동을 하면서 게이트 절연층 및 채널 사이로 금속 물질이 집중적으로 분포하게 된다. 이에 따라, 누설 전류(leakage current) 및 높은 오프 전류(off current)의 문제점이 발생할 수 있다. 본 발명의 실시예와 같이, 금속 물질(13)을 채널(14) 형성 이전에 증착하는 경우, 채널(14) 결정화를 위한 열처리 과정에서 금속 물질(13)의 확산으로 인해 채널(14) 표면에 집중적으로 분포하게 된다.
도 2e를 참조하면, 채널(14)과 소스 및 드레인과의 콘택을 위하여 중간층(15)를 채널(14) 상에 형성할 수 있다. 중간층(15)은 n+ 비정질 실리콘일 수 있다.
도 2f를 참조하면, 채널(14) 및 중간층(15)의 양측부를 패터닝 공정에 의해 제거한다. 그리고, 도 2g 및 도 2h를 참조하면, 채널(14) 및 중간층(15) 상에 전도성 물질을 증착한 뒤, 채널(14)이 노출되도록 패터닝 공정을 실시하여 소스(16a) 및 드레인(16b)을 형성한다. 이 때, 채널(14) 표면으로 확산된 금속 물질(13)을 제거할 수 있다. 그리고, 소스(16a) 및 드레인16b)과 채널(14) 사이의 계면에는 금속 물질(13)이 잔류하기 때문에 접촉 저항을 개선할 수 있다.
상술한 바와 같은 제조 과정은 CVD(chemical vapor deposition), PVD(physical vapor deposition) 또는 ALD(atomic layer deposition) 등의 공정으로 실시할 수 있다.
상술한 바와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 산화물 반도체를 이용하여 LCD, OLED 등 평판 디스플레이의 구동 트랜지스터, 메모리 소자의 주변회로 구성을 위한 트랜지스터 등의 다양한 전자 소자를 제조할 수 있을 것이다. 결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 의한 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 의한 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10... 기판 11... 게이트
12... 게이트 절연층 13... 금속 물질
14... 채널 15... 중간층
16a... 소스 16b... 드레인

Claims (10)

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  4. 삭제
  5. 삭제
  6. 박막 트랜지스터의 제조 방법에 있어서,
    (가) 기판 상에 게이트를 형성시키고, 상기 기판 및 상기 게이트 상에 게이트 절연층을 형성하는 단계;
    (나) 상기 게이트 절연층 상에 금속 물질을 증착시키고, 상기 금속 물질 상에 채널 물질을 도포한 뒤, 열처리를 실시하여 채널을 형성하는 단계;
    (다) 상기 채널 상에 전도성 물질을 도포하고, 식각하여 상기 채널 표면을 노출시키고 소스 및 드레인을 형성하는 단계; 를 포함하는 박막 트랜지스터의 제조 방법.
  7. 제 6항에 있어서,
    상기 채널 물질은 비정질 실리콘인 박막 트랜지스터의 제조 방법.
  8. 제 6에 있어서,
    상기 채널과 상기 소스 및 드레인 사이의 접촉 저항을 감소시키기 위해 중간층;을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  9. 제 6항에 있어서,
    상기 금속 물질은 Ni, Ag, Au, Pd, Co, Cu, Fe, Al, Cr 또는 Pt 중 적어도 어느 하나의 물질을 포함하는 박막 트랜지스터의 제조 방법.
  10. 제 6항에 있어서,
    상기 금속 물질의 두께는 0.1 내지 20nm인 박막 트랜지스터의 제조 방법.
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