CN1463034A - 半导体结构和处理这种结构的方法 - Google Patents

Abstract

提出一种到一个隐埋导电层的具有低电阻的接触结构的处理方法，该导电层在一个用以形成部分半导体元件的器件层之中或之下，其中，首先在所述器件层中实现一个到达所述隐埋的导电层的高掺杂区域，紧跟着一个蚀刻沟道的步骤，该沟道通过所述高掺杂区域，其蚀刻的最终深度至少延伸到在所述隐埋的导电层下面的半导体衬底。在一种变化的方法中，在高掺杂区域被提供之前，该沟道首先被预先蚀刻到一个预先确定的深度。同时也叙述了通过这些方法实现的一种半导体结构。

Description

半导体结构和处理这种结构的方法

技术领域

本发明涉及一种处理和埋层低电阻接触的结构的方法，如在第一个权利要求的序言中所进一步叙述的一样。

背景技术

埋层通常出现在高电压或双极型器件的结构中，并用于创造诸如DMOS晶体管那样的竖直器件，或降低双极型晶体管的集电极电阻。在传统的块硅工艺中，这种埋层是通过将高剂量的离子注入到半导体衬底，紧跟后续的退火这样的方法制成的。埋层形成以后，在晶片上通常生长一层外延层也叫器件层。在这种外延硅层中，将进一步实现有源器件。这样的外延硅层的最后厚度，可以在高速双极型工艺的1μm到高压双极型和DMOS工艺的3-5μm甚至到甚高压工艺的10-20μm之间变化。

在有源器件诸如双极型或MOS器件的一系列工艺处理期间，必要的工艺步骤之一是提供一个实现和这些埋层低电阻接触的结构。

第一种实现和这样的埋层低电阻接触的已知方法包括沉阱的使用。这是通过在半导体衬底中注入高剂量高能量的离子，紧跟着在升高的温度中的退火步骤而制成的，退火的时间足以使注入的杂质原子通过扩散到达埋层。但是，大量的热处理会在其他层中引起不需要的扩散，并在分级的后道工序中是不希望的。此外，对深度扩散的要求可以引起注入沉阱的横向扩散，这实质上增加了沉阱的面积并因此而增加了横向尺度。

另一种被发展用来克服上面提到的和典型的沉阱结构有关的问题的方法包括一种沟道结构的工艺，该种沟道结构一直延伸到埋层，沟道区域的侧壁排列着电介质，一种导电材料填充了该沟道并且形成了和埋层的一种导电接触。这种方法的一种实例在美国专利5614750中叙述过。

然而，这种方法对全部工艺流程引入了额外的复杂化的问题，因为，除了要提供上面提到的实现和埋层的接触的沟道以外，还要用独立的工艺步骤提供将器件结构之间互相隔离的另一个沟道。此外，沟道的数量增加了一倍向晶片引入了额外的机械应力，结果，就产生了生长和可靠性的问题。

实现和埋层接触的其他方法在美国专利6326292和5856700中作了叙述。两种方法都利用了存在的沟道区域作为隔离并且提供围绕这些沟道隔离区域的高掺杂的区域，这些高掺杂区域一直延伸进埋层。在美国专利6326292中，通过这样的方法达到这一点，在沟道的侧壁上提供一层诸如多晶硅这样的材料，在这层材料中，掺杂物质的扩散比周围的外延层快。在美国专利5856700中，在沟道的侧壁中也存在一个多晶硅层，在后一个专利中，掺杂原子从该多晶硅层向外扩散进周围的外延层被用来在外延层中实现一个通向埋层的低电阻区域。在美国专利6326292中，多晶硅层中的掺杂物质相对于周围的外延层较快的垂直扩散被用来实现围绕该沟道的一个高掺杂低电阻的区域，并且通过外延层到达埋层。

然而，这些方法的欠缺在于，如果多晶硅层只被用作向外扩散的区域，为提供该区域就需要额外的空间。在多晶硅层被用作低电阻接触区域的情况下不存在这个问题。但是在两个方法中还是需要一个独立的掺杂区域以实现和金属的接触。而且，两种方法都是对硅-绝缘层的应用而叙述的。然而，这种技术在典型的块硅工艺中的应用是不可能的，因为，如在两种技术中所做的那样，对沟道底部的多晶硅层的蚀刻在典型的块硅技术中将引起短路，而在硅-绝缘层技术中，硅-绝缘层晶片内部的和处于沟道的下面的内部绝缘层却在围绕沟道的区域之间提供了电气绝缘。

发明内容

本发明的一个目的是提供一种设置埋层接触结构的方法，该方法解决了上面提到的横向空间消耗，工艺复杂性的问题，同时在典型的块半导体技术中又是可行的。

根据本发明，这个目的如在权利要求1中所叙述的那样达到。

在这种方法中，实现一个用于绝缘目的的沟道区域所必须的工艺步骤和产生一个围绕该沟道并延伸到埋层的低掺杂区域的工艺步骤结合在一起。和现有技术的方法相反，沟道的蚀刻在掺杂步骤之后进行。本方法很简单，但同时为埋层接触提供了低电阻，高掺杂扩散的区域，并且沟道区域又具有高电压绝缘能力。此外，本技术又能在典型的块半导体技术中应用，因为，低电阻区域的掺杂以后进行的沟道的蚀刻使沟道的蚀刻能深入到衬底中，也能深到超过埋层，从而进一步提高了电气隔离。这个技术的另一个优点是，和在典型的块半导体技术中所用的相反，本方法允许进行无掩模的埋层注入，这样再一次简化了全部工艺流程。

本发明的另一个特征在权利要求2中叙述。

通过使用用于限定低电阻扩散区域以及沟道的同一个掩模，工艺复杂性还能进一步减小。

为该掩模层使用一个氧化层或包括一层氧化物作为顶层的堆积层提供了进一步的优点，即在后续进行的硅沟道蚀刻期间提供了非常高的选择性。

本发明的还有一个特征在权利要求4中提到。

多晶硅层的应用提供了在后续的沟道的蚀刻期间的更好的尺寸控制，这将在本文件的说明部分更深入地加以解释。

本发明的另一个特征在权利要求5中作出叙述。

这特别适宜于厚外延层，沟道的预蚀刻使用作接触埋层的低电阻扩散区域的高掺杂区域的后续的掺杂步骤尽可能地短。这再次有利于提供紧凑的尺寸控制，因为掺杂原子的垂直扩散所需要的较长时间也将导致这些原子的较大的横向向外扩散，这是不希望的。这样，将沟道预蚀刻到一个第一预定深度做到了对围绕低电阻扩散区域的横向尺度的紧密控制。实际上，沟道的预蚀刻本身就导致了小得多的使掺杂原子到达埋层所需要的热过程，因为由于该第一沟道的缘故，这些原子必须移动的垂直距离已经相当大地减小了。

本发明的另一个特征在权利要求6中提到。

该特征对在预蚀刻步骤中沟道被蚀刻的深度提出了最小的要求。

本发明的另一个特征在权利要求7中被提到。

穿过多晶硅层的掺杂再一次提供了在后续的沟道的进一步蚀刻期间有更好的尺度控制这一优点。

本发明的还有一个特征在权利要求8中叙述。

这个方法能够因此被应用在很多不同的半导体工艺上，其中沟道的深度确定了所希望的由该沟道分开的两个埋层之间的击穿电压。这个击穿电压随着在沟道的下面增加一个阻挡层注入区域而进一步增加，如在权利要求9中提到的那样。

本发明也涉及通过用上面提到的方法而获得的器件，这些器件在权利要求10和11中叙述。

附图说明

本发明的这些和其他目的，优点和特征将因结合附图而进行的下列叙述而变得更显而易见。这些附图是：

图1是根据本发明的一种沟道隔离结构的剖面图。

图2a-d是半导体晶片的一部分的剖面图，示出用于制造如图1所示的这种结构的第一种变化方法的不同工艺步骤，和

图3a-d是半导体晶片的一部分的剖面图，示出用于制造根据本发明的一种结构的第二种变化方法的不同工艺步骤。

具体实施方式

本发明除了在传统的块硅工艺中应用的其他方法外，也可以被应用到诸如III-V或IV-IV工艺等的其他半导体工艺中，同时希望能提供一种使不同区域相互之间电气绝缘的器件，与此同时也提供一种和下面的高掺杂埋层的低电阻接触。本文本的其余部分将叙述传统的块硅工艺，但是其原理也能被应用到其他的半导体工艺上去。

直到目前，高压高速双极型块硅工艺还是利用沉阱栓来接触这种埋层。然而，沉阱栓工艺需要几道光刻步骤，因此使工艺的代价高昂。此外，这些沉阱栓消耗很多横向空间，尤其是当这些沉阱栓也被用于高压区域的结隔离时更是这样。

图1描绘的本半导体结构取消了使用这样的沉阱，从而大大减少面积消耗。这种结构包括一个深沟道区域19，该区域具有一个取决于在周围的埋层区域12之间施加的最大电压的最后深度，并超过该埋层12的较低深度界限而延伸进块硅或衬底硅区域11。该沟道具有氧化的侧壁21，并且用填充材料如多晶硅或电介质材料填充，电介质有氧化物(硼磷硅玻璃，可简写为BPGG，四乙基正色硅酸酯，可简写为TEOS)，含氧氮化物或氮化物。在埋层12之上，沟道被外延层或器件层13内的高掺杂区域16包围。此外，该高掺杂区域能直接被金属接触，和传统的沉阱的情况一样。这些接触被示意性地描绘为栓24，例如W-栓，在栓上沉积和蚀刻了第一金属层25，以实现从埋层到集成电路的其他结构的互相连接。图1进一步显示了在沟道下面的一个阻挡注入区域18，以及一个可应用在硅半导体工艺中的传统的场氧化层22。

图2a-d解释了实现这样的结构的不同的工艺步骤。有关本主题的半导体结构的第一实施例将叙述为在击穿电压为80V的高压DMOS工艺中的应用。然而，该基本结构也适用于许多其他工艺，从低压高速双极型工艺到其他高速工艺，不管是在硅或其他半导体材料中使用。不同的实施例将从不同的蚀刻和掺杂条件产生，这样，在这些不同的应用中得到的几何形状也会不同。然而，基本的工艺步骤以及基本的沟道半导体结构在所有的工艺应用中将基本相同，在下文中将更详尽地叙述。当然，和其他工艺比较，如上所述，有关注入条件，沉积厚度以及尺寸的具体细节也将根据下文叙述的这些高压结构的条件变化。然而，对所有的工艺而言，工艺步骤的基本顺序将保持相同，并且在下文中给出。

图2a显示了一个硅晶片11，晶片中通常具有2μm厚度的埋层12，晶片被通常具有5μm厚度的外延层13覆盖。在p型硅衬底顶部的n型埋层可以通过有掩模或无掩模地注入砷原子或锑原子，紧跟一个高温推进步骤而实现。然而，本发明也能应用于存在于n型衬底上的p型埋层或两种类型的埋层，这是通过在任何类型的衬底上的有掩模注入实现的。P型埋层是通过无掩模或有掩模地注入硼原子，紧跟一个高温推进步骤实现的。在本文件的其余部分将给出对于在其顶部有一个p型外延层的n型埋层的叙述。然而，本发明也能应用到其顶部有一个n型外延层的p型埋层的情况。

本结构的另一个优点是，在只有一个埋层的情况下它允许埋层注入在无掩模下进行，因为本结构具有一个在周围的埋层之间的内在固有的隔离。

n型埋层实现以后，在晶片的顶部沉积一个适于80V应用的原地掺杂的厚度为8μm的p型外延硅层。由于在后续的工艺步骤期间埋层的进一步向外扩散，有效的外延层厚度将会进一步减小到对于80V应用的5μm的常规值。对于更低的最大电压，就可用更小的外延层厚度，以形成一个对于50V最大电压应用的3μm厚度的最终外延层厚度。

根据本发明的半导体结构的构成从堆积层的沉积开始，该堆积层由在约200μm厚的氮化层顶部的约1μm厚的一个TEOS层组成，氮化层自身又处在20nm厚的薄衬垫氧化层的顶部。该全部夹层在图2a到2d中由14表示。然后，一个所谓的硬掩模通过光刻和随后的蚀刻的方法限定在该夹层中，这样，在该层中将定位沟道的区域限定了一个开口。这个步骤被叫做硬掩模限定，并在图2a中显示为在该层14中的开口15。然后，进行沟道的第一蚀刻或预蚀刻。在优选实施例中，该第一蚀刻一直进行到几乎要延伸到埋层顶部的深度。然而，半导体结构的其他实施例可以具有这样的沟道，其中第一蚀刻延伸到超过埋层。不管怎样，第一蚀刻需要进行到一个最小厚度，它被定义为埋层的上界限减去将围绕沟道的区域16的掺杂物的垂直向外扩散距离。该向外扩散距离将在下一段中讨论。

沟道的第一蚀刻后紧跟一个清洁步骤。然后，围绕该沟道的一个高掺杂区域将被处理。这可以直接通过掺杂步骤进行，例如通过一个在POC13中的原地掺杂。然而，在一个变化的方法中，首先，一个薄多晶硅层17被沉积在沟道中，该多晶硅层通常有50nm的厚度。然后，该多晶硅层及其下面的硅层被掺杂。对于一个处在p型衬底的且在其上沉积了一个p型外延层的n型埋层，用作和埋层接触的低电阻扩散区域必须是n型。这样，通过一个注入砷或锑离子的步骤，紧跟一个后续的高温退火的方法，就能实现这样一个n型区域。在一个优选实施例中，用了一个POC13掺杂。如众所周知，这样的POC13掺杂由一个两步骤处理组成：首先，在一个高温步骤中(图2b中没有显示)，在晶片上沉积一个磷玻璃P205层，从而，已经消耗掉薄多晶硅层17的大部分，在下一个高温推进步骤中，该磷玻璃层中的磷原子将通过该小多晶硅区域进一步扩散进周围的硅。这样得到的高掺杂n+区域由图2b中的16表示，其中，这个区域垂直地到达埋层。这个区域的横向向外扩散的宽度从沟道的边缘到n+区域本身的横向边缘通常为3μm宽。因为由沟道引起的应力的缘故，垂直的向外扩散的宽度可以和这个宽度不同，但它是一个需要考虑到限定实现沟道的第一蚀刻的底部界限的最小宽度。因此，对于5μm的最终外延层厚度和2μm的垂直向外扩散深度，沟道的第一蚀刻蚀刻到大约3μm将是足够的。

在下一个步骤中蚀刻磷玻璃。保留的小多晶硅从而起到保护硬掩模的保护层的作用，这样，该硬掩模将不会遭受磷玻璃的氧化蚀刻。这样就保持了尺寸控制。在上面提到的本方法的其他变化中，在掺杂n+层16之前是可以避免先前的多晶硅沉积的，但是在这种情况下，磷玻璃的蚀刻步骤也将蚀刻TEOS硬掩模的一部分，这样在下一步蚀刻沟道的步骤中结果的沟道将会变宽。

对于p型埋层的情况，必须实现一个高掺杂的p型区域。这是通过例如一个多晶硅原地掺杂紧跟一个推进步骤而完成的。

如这样提到的，在除去P205玻璃以后，如果遇到n型掺杂，仍用因为薄多晶硅层的保护而没有受到损伤的保留的硬掩模，沟道会进一步蚀刻得更深。沟道将被蚀刻到的最后深度是一个跨越在沟道两边的相邻的埋层和器件上的最大电压差的函数。对于一个通常的电压差50V，就用7到8μm的总沟道深度。对于80V的电压差，就需要11到13μm的总沟道深度。在任何情况下最后的沟道深度到达下面的衬底，即到达埋层的下边缘，就能提供这样的高电压隔离能力。然而，在衬底中沟道被蚀刻得越深，高电压隔离能力将越好。

除了沟道的最后深度，击穿电压也取决于其他参数，例如外延层和衬底层以及额外的阻挡层注入区域的掺杂浓度，这将在下一段中讨论。

图2描绘了到此为止实现的结构。

接着，沟道区域的隔离性能将通过阻挡层注入的方法而进一步增强。这将提高沟道下面的寄生晶体管的场开启电压。对于一个p型材料的块硅晶片，该场开启电压通过注入p型原子(例如硼原子)而提高。对于n型材料构成的块硅晶片，该场开启电压通过注入n型原子例如磷原子或砷原子而提高。高电压离子注入步骤通过一层通常为50nm厚的初次生长的牺牲掩蔽氧化层进行(图2d中未示出)，该牺牲掩蔽氧化层在沟道的最后蚀刻和清洗以后沉积。该牺牲氧化层被用以避免在接着的离子注入期间的注入损伤。仍处在晶片顶部的硬掩模层14再次限定了为提高场开启电压而进行的注入的区域。其得到的所谓的阻挡层注入区域由图2d和图1中的18表示。

在该阻挡层注入以后，硬掩模堆积的1μmTEOS层被从中移去，和限定的硬掩模一起只留下了氮化层和衬垫氧化层。同时，在TEOS层移去时薄的掩蔽氧化层也被移去。下面跟着一个衬垫氧化步骤，以用通常具有150nm厚度的氧化层20进一步覆盖沟道的内壁。该氧化层的功能是用于进一步隔离的目的。该氧化层必须经受横向电压降，将沟道附近的电场保持在和最大击穿电压有关的临界水平之下，为了把漏电流减到最小而提供了优良的Si/SiO2界面的质量，并且在另一方面提高在后续的用多晶硅填充沟道的过程中形成的寄生晶体管的开启电压。硬氮化物掩模再次用作保护，藉以只氧化沟道壁而不氧化硅晶片的其他部分。最后，沟道被用通常的填充材料例如多晶硅19填充，在此以后，作为这次沉积结果而进一步处在非沟道区域上的所有多晶硅被选择性的蚀刻步骤蚀刻掉，以避免蚀刻掉沟道中的多晶硅而。图2d描绘了结果的结构。

最后，硬掩模的氮化物层被完全去除，并且进行标准的进一步的工艺步骤，例如如图1描绘的有源区域的限定和场氧化层22的生长。图1中的结构进一步显示了通过在一个电介质交界层23中的栓24到高掺杂区域16的金属接触。这些栓可以被填充W或其他材料。最后，和区域16的接触通过第一金属互相连接层25的沉积和蚀刻而完成。

当然还可以存在更多的金属互相连接层以及多晶硅门区域和高掺杂的源/漏/发射极区域。然而，由于这些区域和本发明无关，为了不使附图内容过多，在图中这些层就被省略了。

在比较薄的外延层的情况中，在常规的POC13掺杂期间磷原子的扩散使这些磷原子很容易从晶片的表面到达埋层，沟道的第一蚀刻可以省略。图3a-d示意性地显示了这一点，图中主要显示了除了沟道的预蚀刻以外的和图2a-d一样的工艺步骤。这样，首先在外延层130的顶部限定了硬掩模140-150，外延层本身被沉积在硅衬底110中的埋层120的顶部。另外，因和前面提到的一样的原因，多晶硅层170是有益的，但在通过离子注入和后续的退火掺杂的情况下也是可以省略的。然后，例如对于不厚于3μm的外延层，结果的掺杂层160到达埋层。接着，如图3c所示，沟道立刻被蚀刻到例如50V应用的7到8μm的深度。该步骤以后，如图3d所示，也将应用如图2d所示的相同的工艺步骤：阻挡层注入180，沟道侧壁氧化200，用多晶硅填充沟道和后续的为实现有源器件而进行的进一步的传统工艺。

虽然本发明的原理在上文中结合具体装置进行了叙述，可以清楚地理解的是，该叙述仅是通过实例的方式进行的，不是作为对如所附的权利要求所定义的本发明的范围的一种限制。

Claims (11)

1.一种到一个隐埋导电层的具有低电阻的接触结构的处理方法，该导电层在一个用以形成部分半导体元件的器件层之中或之下，所述方法包括一个在所述器件层中设置一个到达所述隐埋导电层的高掺杂区域的步骤，其特征在于，

所述设置所述高掺杂区域的步骤后紧跟着一个蚀刻沟道的步骤，该沟道通过所述高掺杂区域，其蚀刻的最终深度至少延伸到在所述隐埋导电层下面的半导体衬底。

2.如权利要求1所述的方法，其特征在于，

所述高掺杂区域由通过一个绝缘掩模层的一个高温掺杂步骤设置，

其中所述绝缘掩模层也被用于限定所述沟道区域。

3.如权利要求2所述的方法，其特征在于，

所述绝缘掩模层包括一个氧化层作为顶层。

4.如权利要求2所述的方法，其特征在于，

所述高温掺杂步骤通过一个沉积在所述绝缘掩模层的顶部的多晶硅层进行。

5.如权利要求1所述的方法，其特征在于，

所述设置所述高掺杂区域的步骤之前有一个把所述沟道区域预先蚀刻到一个浅于所述最后深度的预先确定的深度的步骤。

6.如权利要求5所述的方法，其特征在于，

所述预先确定的深度至少为所述埋层的上边缘的深度减去所述高掺杂区域的垂直向外扩散深度。

7.如权利要求4或权利要求5所述的方法，其特征在于，

所述沟道区域的所述预先蚀刻后紧跟所述多晶硅层的沉积，其中所述高掺杂区域通过将掺杂物质穿过所述多晶硅层扩散进入所述器件区域而设置。

8.如上述任一项权利要求所述的方法，其特征在于，

所述沟道的所述最后深度和由所述沟道分开的两个埋层区域之间的最大击穿电压有关。

9.如权利要求8所述的方法，其特征在于，

所述将所述沟道蚀刻到所述最后深度后紧跟着一个在所述沟道下设置一个阻挡层注入区域的步骤，

其中所述最大击穿电压进一步由所述阻挡层注入区域确定。

10.一种半导体结构，其特征在于，

该结构包括一个在埋层顶部的器件层中的沟道，所述沟道至少穿过所述埋层延伸到一个所述埋层下的半导体衬底，所述沟道被一个至少垂直延伸到所述埋层的上边缘，并且掺杂浓度比所述器件层更高但类型相反的掺杂区域包围。

11.如权利要求10所述的半导体结构，其特征在于，

所述半导体结构进一步包括一个在所述半导体衬底中所述沟道下面的高掺杂的阻挡层注入区域。

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