CN1606171A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明的目的在于提供一种DMOSFET及其制作方法，能够保持漏耐压的理想水平，并且同时，降低漏电阻。在构造为具有由形成在P型半导体衬底上的外延层构成的漏区域而替代在之间的N型掩埋层的DMOSFET中，在漏区域中具有嵌入在其中的N型源区域的P型体区域和漏延伸区域在外延生长前形成N型重掺杂掩埋层，从而至少在P型体区域下的区域中不形成它们，并从而从杂质被接下来的退火而扩散之后看，使在P型体区域下的区域中的杂质浓度低于在漂移区下的区域中的杂质浓度。通过增加在漂移区下的区域中的N型掩埋层的杂质浓度，能够抑制击穿并由此抑制漏耐压的降低，同时降低漏电阻。
Description
本发明基于日本专利申请号2003-346493，其内容在此作为参考引进。
技术领域
本发明涉及一种半导体器件及其制作方法，特别涉及双扩散MOSFET及其制作方法。
背景技术
作为可在电压约100V下工作的MOS晶体管的双扩散MOSFET(在此称作DMOSFET)是公知的。如图25所示，在P型半导体衬底1的整个表面上，DMOSFET具有其中依次层叠了扩散区域2b、N型重掺杂掩埋层2a以及扩散区域2b的N型掩埋层2，以及通过在N型掩埋层2上生长外延层而形成的漏区域7。如在其中形成的，漏区域7具有漏扩展区域9和其中包含N型扩散杂质的漏接触层12，以及其中包含P型扩散杂质的P型体区域10。P型体区域10具有形成在其表面部分中的N型源区域13，还具有形成为被N型源区域13包围的P+型区域14。在N型源区域13和漏扩展区域9之间的区域具有漂移区域和场氧化膜8，还具有形成在其上的栅电极11以覆盖漂移区域和一部分场氧化膜8，而代替之间的栅绝缘膜。
DMOSFET能通过通常的扩散工艺制作，并由于其便于IC制造而用于与各种MOSFET结合，因为其全部引脚能从芯片的上表面延伸。例如，专利公开1994-37266公开了一种其中混合有耐高压的DMOSFET用于逻辑电路的CMOSFET的集成电路结构及其制作方法。
在此构造的DMOSFET中，可以通过增加在N型掩埋层2中的杂质浓度而降低漏电阻，但N型掩埋层2中的杂质浓度的增加使其在源和漏之间不希望地较容易引起穿通(punch-through)并且不能保持漏耐压理想水平。因此，一个问题在于，保持漏耐压为80V或大约80V的任何努力导致漏电阻不足够地降低并且因此晶体管不能获得理想的特性。
N型掩埋层2的杂质浓度在DMOSFET被用作具有耐压低至大约20至40V的器件的情况下可以略微增加，由此可能使漏电阻降低到一定程度，但即使在这种情况下也会产生一个问题在于N型杂质引起在N型掩埋层2上生长外延层时从N型掩埋层2的外扩散，引起向外延层的自动掺杂。
发明内容
因此本发明的一个目的是提供一种半导体器件及其制作方法，其中其主要目的之一是提供一种能够保持漏耐压的理想水平并同时降低漏电阻的DMOSFET及其制作方法。
为实现前述目标而构思的本发明的DMOSFET是一种双扩散MOSFET，其包含至少：形成在第二导电型半导体衬底中的第一导电型掩埋层；形成在第一导电型掩埋层上的由外延层组成的漏区域；形成在漏区域中的第二导电型体区域和第一导电型漏延伸区域；形成在第二导电型体区域中的第一导电型源区域；在第一导电型源区域和第一导电型漏延伸区域之间由栅绝缘膜中介的至少一部分区域上形成的栅电极；以及在第二导电型体区域和第一导电型漏延伸区域之间的漂移区域；其中第一导电型掩埋层形成为在第二导电型体区域下的区域中其具有的第一导电型杂质浓度比在漂移区域下的区域中的低。
在本发明中，第一导电型掩埋层能够还构造为具有在外延层生长之前形成在部分第二导电型半导体衬底中的第一导电型重掺杂掩埋层；以及扩散区域，其通过允许来自第一导电型重掺杂掩埋层的杂质而形成且具有比第一导电型重掺杂掩埋层低的杂质浓度，并且在第二导电型体区域下的至少一部分区域只存在扩散区域。
在本发明中，第一导电型重掺杂掩埋层能构造为被第二导电型体区域下的区域中的扩散区域连接或扩散区域能构造为在第二导电型体区域下的区域中被具有比扩散区域杂质浓度还低的杂质浓度的区域所分隔。
制作本发明的双扩散MOSFET的方法至少包含步骤：在第二导电型半导体衬底的表面部分中形成第一导电型重掺杂掩埋层；在第一导电型重掺杂掩埋层上形成由外延层组成的漏区域；在漏区域中通过在其中注入第二导电型杂质形成第二导电型体区域；在漏区域中通过在其中注入第一导电型杂质形成第一导电型漏延伸区域；在第二导电型体区域中通过在其中注入第一导电型杂质形成第一导电型源区域；以及在第一导电型源区域和第一导电型漏延伸区域之间的至少一部分区域上形成栅电极而替代之间的栅绝缘膜；其中第一导电型重掺杂掩埋层形成在第二导电型体区域下的至少一部分区域之外的区域中。
本发明的制作双扩散MOSFET的另一个方法包含至少步骤：在第二导电型半导体衬底的表面部分中形成第一导电型重掺杂掩埋层；在第一导电型重掺杂掩埋层上形成第二导电型外延层；将第一导电型杂质注入到第二导电型外延层中；通过退火允许第一导电型杂质在其中扩散而在第二导电型外延层中形成漏区域，并且同时，通过允许第一导电型杂质从第一导电型重掺杂掩埋层扩散，在第一导电型重掺杂掩埋层周围，形成具有杂质浓度低于所述第一导电型重掺杂掩埋层的扩散区域；在漏区域中通过在其中注入第二导电型杂质形成第二导电型体区域；在漏区域中通过在其中注入第一导电型杂质形成第一导电型漏延伸区域；在第二导电型体区域中通过在其中注入第一导电型杂质形成第一导电型源区域；以及在第一导电型源区域和第一导电型漏延伸区域之间的至少一部分区域上形成栅电极而代替在之间的栅绝缘膜；其中第一导电型重掺杂掩埋层形成在第二导电型体区域下的至少一部分区域之外的区域中。
在本发明中，方法能被构造为在一温度或一时间期间进行退火，由此在其中没有形成第一导电型重掺杂掩埋层的区域被扩散区域填充。
从上面明显看出，通过在外延生长之前生长第一导电型掩埋层从而至少在第二导电型体区域下的区域中不形成第一导电型掩埋层，而不是通过在DMOSFET的整个表面生长它并从杂质被接下来的退火而扩散之后看，使第二导电型体区域下的区域中的杂质浓度比在漂移区下的区域中的杂质浓度低，对于本发明这能够成功地抑制了在源和漏之间的穿通并由此保持了漏耐压的高水平。在漂移区域下的区域中的第一导电型杂质浓度的增加也成功地降低了漏电阻。
本发明的DMOSFET的制作方法的效果说明如下。
本发明的第一个效果在于成功抑制了漏耐压的降低。
这是因为在外延生长之前，在第二导电型体区域下的至少一部分区域之外的区域中，形成了第一导电型重掺杂掩埋层，从而从杂质被接下来的退火而扩散之后看，在第二导电型体区域下的区域中的杂质浓度小于在漂移区域下的区域中的杂质浓度，并且能够在源区域和第一导电型掩埋层之间减缓电压斜坡以由此降低可能发生的穿通，并能够抑制漏电阻。
本发明的第二个效果在于成功降低漏电阻。
这是因为第一导电型重掺杂掩埋层并未形成在第二导电型体区域下的区域中，并且因此这成功增加了在漂移区域下的区域中的N型掩埋层的杂质浓度。
附图说明
图1是表示本发明的DMOSFET的实施例一种模式的结构的剖面图；
图2A至2C是表示根据本发明的实施例的第一模式的DMOSFET中的N型掩埋层的几何(geometries)图；
图3A和3B分别表示根据本发明的实施例的第一模式的DMOSFET中的N型掩埋层的深度分布和平面(in-plane)分布的图；
图4是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图5是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图6是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图7是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图8是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图8是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图10是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图11是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图12是表示根据本发明的实施例的第一模式的DMOSFET的制作方法的工艺步骤的剖面图；
图13是用于评估DMOSFET效果的模拟的等效电路；
图14A至图14C是表示实施例的此模式的DMOSFET效果(漏电阻)的图；
图15A至图15C是表示实施例的此模式的DMOSFET效果(耗尽层状态)的图；
图16A和16B是表示实施例的此模式的DMOSFET效果(I-V特性)的图；
图17是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图18是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图19是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图20是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图21是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图22是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图23是表示根据本发明的实施例的第二模式的DMOSFET的制作方法的工艺步骤的剖面图；
图24是表示根据本发明的具体实施例的第二模式的DMOSFET的结构的剖面图；以及
图25是表示常规DMOSFET结构的剖面图。
具体实施方式
如上所述，在相关技术中，DMOSFET通常用在相当于100V或小于100V这样的电压范围内。DMOSFET具有形成在其中的N型掩埋层，为了降低漏电阻必需增加N型掩埋层的杂质浓度。但是，增加N型掩埋层的杂质浓度使得在源和漏之间较容易发生穿通，由此漏耐压趋于降低。换句话说，漏电阻的降低和保持漏耐压的理想水平在常规构造中是相互矛盾的，并且被认为不能够同时满足二者。
在此，提供N型(作为第一导电型)掩埋层以隔离衬底和P型(作为第二导电型)体区域，其中对于N型杂质被掩埋并并不是总必需层具有均匀浓度。因此，本发明中外延生长之前，在形成N型重掺杂掩埋层的工艺中，在P型体区域下至少一部分区域中确保有未形成N型重掺杂掩埋层的区域，从而在接着的退火使杂质扩散之后来看，在P型体区域下的区域中的杂质浓度变得比漂移区域下的区域中的杂质浓度低。这种构造成功地抑制源和漏之间的穿通，由此抑制了漏耐压的降低。漂移区域下的区域中的N型杂质浓度的增加也成功降低了漏电阻。
第一实施例
为进一步详细说明前述本发明，参考图1至图16B，下面将说明根据本发明的实施例的第一模式的DMOSFET及其制作方法。图1是表示本发明的DMOSFET的结构的图，图2A至图3B是表示根据实施例的此模式的DMOSFET中的N型掩埋层的分布的图，图4至图12表示根据实施例的此模式的DMOSFET的制作方法的工艺步骤的剖面图，以及图13至图16B是表示实施例的此模式的DMOSFET效果的图。
如图1所示，实施例的此模式的DMOSFET具有形成在P型半导体衬底1上且杂质浓度沿衬底的平面方向(in-plane)变化的N型掩埋层2，以及形成在N型掩埋层2上的由外延层构成的漏区域7。如其中形成的，漏区域7具有通过注入P型杂质而形成的P型体区域10，如形成在被场氧化膜8隔离的其区域中，漏延伸区域9和通过注入N型杂质形成的漏接触层。P型体区域10在其表面部分中具有N型源区域13和形成在N型源区域13截面(at the section)之间的P+型区域14。漂移区域形成在P型体区域10和漏延伸区域9之间的区域中，栅电极11形成为覆盖N型源区域13和漏延伸区域9之间的栅绝缘膜中介(intermediate)的区域的至少一部分。
N型掩埋层2包含N型重掺杂掩埋层2a，其在外延层的生长之前，在P型体区域10下的至少一部分区域之外的区域中，以及扩散的区域2b，其具有通过接下来的退火(例如，向P型外延层中扩散N型杂质的工艺步骤，和形成场氧化膜的工艺步骤)而扩散于其中的N型杂质且杂质浓度比N型重掺杂掩埋层2a的杂质浓度低，其中只有较低杂质浓度的扩散区域2b布置在P型体区域10下的区域中。需要注意的是，实施例的此模式中，尽管在外延生长之前形成的较高杂质浓度区域(也包括具有杂质浓度等于此区域中的杂质浓度的任何区域)称作N型重掺杂掩埋层2a，通过退火而扩散之后获得的区域称作掩埋层扩散区域2b，但是此分类方法只是为了方便，此二者不能如附图中所示的那样清楚地相互区分。
在N型掩埋层2中的N型杂质的浓度分布的模拟结果在图2A至2C和图3A、3B表示。图2A至2C表示N型掩埋层2的几何的图，图3A表示图2A至图2C中在位置x＝12μm处杂质浓度的深度分布，图3B表示在位置y＝0处的杂质浓度的平面分布。图2A表示没有N型掩埋层2的结构(第一常规结构)的剖面图，图2B是具有在DMOSFET的整个表面上形成的N型掩埋层2的结构(第二常规结构)剖面图，以及图2C是表示实施例此模式的结构的剖面图，其中N型重掺杂掩埋层2a形成在P型体区域10下的至少一部分区域之外的区域中，也就是，其中N型掩埋层2中具有在其中变化的杂质浓度。在图3A、3B中，曲线2A表示图2A所示的分布，曲线2B表示图2B所示的分布，曲线2C表示图2C所示的分布。
如图2B所示，在DMOSFET的整个表面上形成有N型重掺杂掩埋层的第二常规结构具有形成在整个表面的高杂质浓度区域(具有1e18(表示1×1018，此后也如此表示)cm-3或大约的浓度，但与图1所示的N型重掺杂掩埋层2a不相同))，但是，如图2C所示的实施例的此模式的结构在P型体区域10正下方没有重掺杂区域，而只在其中存在为扩散进行退火而获得的轻掺杂区域(具有浓度1e16cm-3或大约的区域，但与如图1所示的扩散区域2b不相同)。从图3A也可以发现，在如图2B所示的第二常规结构中的杂质浓度的深度分布与如图2C所示的实施例的此模式中的相同，但是，如图3B所示，发现实施例的此模式的结构中的杂质浓度的平面分布向P型体区域10一侧(图的左手一侧)逐渐降低。这在此理解为如图1至图3B所示的所有结构只是示意性情况，其中，形成N型重掺杂掩埋层2a的位置和扩散区域2d扩展程度并不局限于附图所示的那些，只要P型体区域10下的区域中的N型掩埋层2中的浓度(平均浓度)低于在漂移区域下的区域中的浓度。
如此构造的DMOSFET能由如下所述的方法制作。首先，如图4所示，在P型半导体衬底1的表面部分中形成N型重掺杂掩埋层2a。在实施例的此模式的此工艺中，形成典型地由氧化硅膜组成的掩模3以覆盖后面将说明的形成P型体区域10的至少一部分区域，从而使在后面所述的P型体区域10下的区域中的N型掩埋层2的杂质浓度低于后面所述的漂移区域下的区域中的杂质浓度。然后通过例如离子注入工艺注入例如砷(As)的N型杂质，典型的条件是注入能量50至100keV，剂量是5e14至5e15cm-2。需要注意的是，形成掩模3的区域能通过考虑在接下来的工艺步骤中的扩散区域2b的可能扩展而被确定，其中掩模3和P型体区域10在此被设置为几乎相等的尺寸。
然后，如图5所示，通过CVD工艺在温度大约1,100至1,150摄氏度形成大约6至10μm的P型外延层4。在P型外延层4的生长期间，可能产生一个问题在于，N型杂质引起从N型重掺杂掩埋层2a的外扩散，并掺杂到P型外延层4中(自动掺杂)。另一方面，实施例的此模式的DMOSFET与常规结构中相比只具有N型重掺杂掩埋层2a形成的较小面积，这在获得减小外扩散或自动掺杂的效果中有优势。
接下来，如图6所示，通过离子注入工艺在注入能量50至100keV和剂量5e11至5e12cm-2的条件下，注入例如磷(P)的N型杂质，以由此在P型外延层4的表面部分中形成N型杂质注入层5。
此后，如图7所示，P型半导体衬底1在温度大约1,100至1,200摄氏度下退火3至11小时或大约，从而将P嵌入(允许P扩散)到P型外延层4中，由此形成漏区域7。在退火期间，如图的左手一侧和右手一侧上所示的N型重掺杂掩埋层2a中所包含的引起扩散，以由此形成具有杂质浓度低于N型重掺杂掩埋层2a的区域(扩散区域2b)。扩散区域2b的扩展程度随退火温度而变化，从而优选地调整退火温度使N型重掺杂掩埋层2a的两侧能被扩散区域2b连接，从而确定地将P型半导体衬底1与漏区域7隔离。在此注意，除上述退火工艺之外的任何退火工艺中(如外延层的生长工艺和接下来的场氧化膜的形成工艺)，N型杂质也能从N型中掺杂掩埋层2a扩散以由此形成扩散区域2b，但由于扩散的程度小而不进行解释和图示了。还要注意，如图7所示的N型重掺杂掩埋层2a从严格意义上讲与如图4所示的N型重掺杂掩埋层2a是不同的，但由于它们是具有相等杂质浓度的区域因此它们在此被认为是相同的。N型重掺杂掩埋层2a和扩散区域2b组成了N型掩埋层2。
然后，如图8所示，典型在温度条件1,000至1,200℃或大约下，典型地通过LOCOS工艺进行退火，以由此形成大约0.3至0.5μm厚的场氧化膜8。
接下来，形成掩模(未示出)从而为形成P型体区域10的目标区域被暴露，通过离子注入工艺在注入能量200至300keV和剂量2至3e12cm-2的条件下，注入例如硼(B)的P型杂质，其后接着在注入能量100至150keV和剂量2至3e12cm-2的条件下的注入，再接着在注入能量20至50keV和剂量2至3e12cm-2的条件下的注入，以由此形成P型体区域10，如图9所示。离子注入被分成如上所述的多个步骤进行的原因是为了准确控制在P型体区域10中的杂质浓度。此后，形成掩模(未示出)从而只有为形成漏延伸区域9的目标区域被暴露，通过离子注入工艺在注入能量200至300keV和剂量2至3e12cm-2的条件下，注入例如磷(P)的N型杂质，以由此形成漏延伸区域9。
接下来，在整个表面形成典型地由氧化硅膜组成的栅绝缘膜，然后在衬底的整个表面淀积厚度为150至300nm或大约的多晶硅膜，并且然后多晶硅膜被选择性地腐蚀以由此形成栅电极11，其覆盖至少一部分漂移区域(在此为从P型体区域10中的外部周边部分到场氧化膜8的区域)，如图10所示。
然后，如图11所示，在栅电极11的两个侧面上形成侧壁，通过离子注入工艺在注入能量30至70keV和剂量1至5e15cm-2的条件下，注入例如As的N型杂质，以由此在P型体区域10中形成N型源区域13，同时形成建立与漏延伸区域9接触的漏接触层12。接下来，在注入能量30至70keV和剂量1至5e15cm-2的条件下，注入例如BF2的P型杂质，以由此形成位于N型源区域13之间的P+型区域14。
此后，如图12所示，在其上淀积中间层绝缘层15，然后通过公知方法形成过孔使其穿透中间层绝缘层15，并从而与N型源区域13、漏接触层12和栅电极11接触。然后过孔用金属填充以由此形成通路栓(via-plug)16，然后形成连接到通路栓16的布线，以由此完成实施例的此模式的DMOSFET的基本结构。在此状态中，具有杂质浓度为1e18cm-3或更大的N型重掺杂掩埋层2a具有在深度方向大约4至7μm的厚度。
现在，图13是用于下面模拟的等效电路。
为了证实如此制作的DMOSFET的效果，对图14A所示的没有N型掩埋层的第一常规结构和图14B所示的具有在整个表面形成的N型掩埋层的第二常规结构，以及在P型体区域10下的区域中具有较低杂质浓度的N型掩埋层2的图14C所示的结构分别进行了模拟，其中，当保持栅电压、源电压和衬底电压在0V时，计算了在逐渐增加漏电压后发生击穿(brake-down)时的电压分布。(图中标记表示等压线的电压(V))。从图14A中可以知道，第一常规结构由于衬底的表面部分中的雪崩击穿，允许当漏电压升至100V或大约高时发生击穿。另一方面，在图14B所示的第二常规结构中，在沿衬底的深度方向的电压斜坡由于形成在整个表面的N型掩埋层2而变陡，其中在源和漏之间将容易发生穿通，即使漏电压低至40V或大约。与此对比，从图14C所示的P型体区域10下的区域中具有较低杂质浓度的N型掩埋层2的实施例的此模式的结构发现，在沿衬底的深度方向中的P型体区域10中的电压斜坡由于降低了在P型体区域10下的区域中的N型掩埋层2的杂质浓度而变缓，这使得穿通不容易发生，并能够使漏耐压保持在70V或大约那么高。
接下来，假定栅电压、源电压和体电压全部都等于漏电压(42V)，通过模拟计算耗尽层的状态，如图15A至15C所示。从图15A中可知，第一常规结构导致在衬底的表面部分的附近中形成耗尽层，这避免了ON电流增加，但是具有图15B所示的形成在其中的N型掩埋层的第二常规结构以及如图15C所示的实施例的此模式的结构导致在衬底内部深处形成耗尽层20，这加宽了漏区域并能增加ON电流。
接下来，假设栅宽度为1μm通过模拟计算三种上述结构的I-V特性，如图16A和16B所示。从图16A中可以知道，图15A所示的第一常规结构在施加5V的栅电压下获得的只有小斜坡的I-V曲线(15A)，这只引起了小的ON电流，但是可以知道图15B所示的第二常规结构和图15C所示的实施例的此模式的结构，由于提供了N型掩埋层2能够减小漏电阻，如I-V曲线15B、15C所示，并增加了ON电流。从图16B所示的曲线15A至15C还可以知道，图15A所示的第一常规结构在栅电压调整到0V下具有100V或大约的耐压，而图15B所示的第二常规结构具有减小到低至大约40V的耐压，因为在源和漏之间的穿通变得容易发生。与此相比，发现图15C所示的提供了N型掩埋层2的实施例的此模式的结构具有低于图15A所示的第一常规结构的耐压，但是，通过降低P型体区域10下的部分中的N型掩埋层2的杂质浓度成功地抑制了耐压的降低，并成功地保持漏耐压在70V或大约70V。
从上述模拟结果，可以知道没有N型掩埋层2的第一常规结构(图15A)导致了在衬底表面部分的附近中形成耗尽层20，这阻止了ON电流的增加。另一方面，形成在整个表面上的具有N型掩埋层2的第二常规结构(图15B)在衬底的深度方向具有陡峭的电压斜坡，并变得容易引起穿通，从而不能够增加漏耐压。与此对比，实施例的此模式的结构(图15C)通过N型掩埋层2降低漏电阻，同时通过降低P型体区域10下的区域中的杂质浓度，成功地抑制了漏耐压的降低。这能够达到既降低漏电阻又同时保持漏耐压的理想水平，这曾被认为是相互矛盾的。
第二实施例
下面将参考图17至图24说明根据本发明的第二实施例的DMOSFET及其制造方法。图17至图23是表示根据第二实施例的DMOSFET的制作方法的剖面图，图24是表示根据本第二实施例的DMOSFET的结构的剖面图。尽管在上述第一实施例中，生长了P型外延层4，然后通过将N型杂质嵌入到P型外延层4中而形成漏区域7，还必需在N型重掺杂掩埋层2a上直接形成N型外延层。基于上述思想，参考图17至图23，在第二实施例中说明在此情况下的制作方法。
首先，如图17所示，在P型半导体衬底1上形成典型地由氧化硅膜组成的掩模3，以覆盖用以形成P型体区域10的至少一部分目标区域，通过离子注入工艺注入例如As的N型杂质，以由此形成N型重掺杂掩埋层2a。在根据实施例的此模式的制作方法中，不需要上述在第一实施例的模式中的嵌入P，因为在N型重掺杂掩埋层2a上直接形成了N型外延层，其中没有退火工艺不能达到第一实施例所示的N型杂质扩展。因此，实施例的此模式中的掩模3尺寸被减小，从而在其中没有形成N型重掺杂掩埋层2a的区域的宽度变窄，从而N型重掺杂掩埋层2a能被在后面工艺中的扩散区域2b连接。
然后如图18所示，通过CVD工艺在1,100至1,150摄氏度或大约的温度下形成约6至10μm厚的N型外延层6(相当于后面说明的漏区域7)。而且在实施例的此模式中，由于形成N型重掺杂掩埋层2a的面积比常规结构中的小，能够获得降低外扩散和自动掺杂的效果。
如果需要，进行用于允许包含在N型重掺杂掩埋层2a中的N型杂质的扩散，以形成如图19所示的扩散区域2b，然后，典型地在1,000至1,200℃或大约的温度条件下，典型地由LOCOS工艺进行热氧化，以由此形成约0.3至0.5μm厚的场氧化膜8。具有形成于其中的场氧化膜8的N型外延层区域此后被称为漏区域。N型重掺杂掩埋层2a和扩散区域2b组成了N型掩埋层2。
此后，与上述第一实施例相似，通过离子注入工艺注入例如B的P型杂质以由此形成P型体区域10，注入例如P的N型杂质以由此形成漏延伸区域9(见图20)，在其下布置栅绝缘膜时形成栅电极11(见图21)而代替其下的栅绝缘膜。在栅电极11的两个侧面上形成侧壁，通过离子注入工艺注入例如As的N型杂质以由此在P型体区域10中形成N型源区域13，同时在漏延伸区域9中形成漏接触层12。注入例如BF2的P型杂质，以由此形成位于N型源区域13截面之间的P+型区域14(见图22)。此后，在其上淀积中间层绝缘层15，然后通过公知方法形成过孔使其穿透中间层绝缘层15，并开在N型源区域13、漏接触层12和栅电极11上。然后过孔用金属填充以由此形成通路栓(via-plug)16，然后形成互连，以由此完成实施例的此模式的DMOSFET的基本结构。
而且由上述方法制作的DMOSFET与在其中没有形成N型掩埋层2的上述第一常规结构相比能成功减小漏电阻，与在整个表面上形成N型掩埋层2的前述第二常规结构相比也能抑制漏耐压的降低。此外，能够在实施例的此模式的制作方法中简化制作工艺，因为不需要进行离子注入或将离子嵌入到P型外延层4中的工艺。
上述全部实施例中，形成N型重掺杂掩埋层2a，通过退火从其中扩散N型杂质以形成扩散区域2b，由此N型重掺杂掩埋层2a与扩散区域2b连接，其中，在调节P型体区域10到0V(衬底电压)时使用半导体器件的情况中，不是总需要通过N型掩埋层2将P型体区域10与P型半导体衬底隔离，相反，也可以允许采用N型掩埋层2与P型体区域10下的区域不相连的结构(见图24)。也要注意，在全部上述实施例中，N型掩埋层2由事先形成的N型重掺杂掩埋层2a和通过在其中扩散杂质形成的扩散区域2b组成，其中也允许在N型重掺杂掩埋层2a之间的形成具有杂质浓度低于N型重掺杂掩埋层2a的N型掩埋层。这种情况下，可能的制作工艺是这样的，即在图4或图17所示的工艺步骤中形成N型重掺杂掩埋层2a，去除掩模3(或形成另一掩模，以代替掩模3，从而覆盖重掺杂掩埋层2a)，然后注入N型杂质到低浓度中。
此外，在上述实施例中，说明了第一导电型对应于N型，第二导电型对应于P型。但是，第一导电型是P型和第二导电型是N型也适用。
前述单个实施例说明了作为单一器件的DMOSFET结构及其制作方法，其中本发明决不局限于上述结构及前述实施例的制作方法，也相似地适用于本发明的DMOSFET和其他半导体器件结合的结构，或同时制作这些器件的情况。
Claims (7)
1.一种双扩散MOSFET，至少包含：
形成在第二导电型半导体衬底中的第一导电型掩埋层；
形成在所述第一导电型掩埋层上的由外延层组成的漏区域；
形成在所述漏区域中的第二导电型体区域；
形成在所述漏区域中的第一导电型漏延伸区域；
形成在所述第二导电型体区域中的第一导电型源区域；
在所述第一导电型源区域和所述第一导电型漏延伸区域之间由栅绝缘膜中介的至少一部分区域上形成的栅电极；以及
在所述第二导电型体区域和所述第一导电型漏延伸区域之间的漂移区域；
其中形成所述第一导电型掩埋层以在所述第二导电型体区域下的区域中具有的第一导电型杂质浓度比在所述漂移区域下的区域中的低。
2.根据权利要求1的双扩散MOSFET，其中所述第一导电型掩埋层还包含：第一导电型重掺杂掩埋层，其在所述外延层生长之前形成在部分所述第二导电型半导体衬底中；以及扩散区域，其通过允许来自所述第一导电型重掺杂掩埋层的杂质而形成且具有比所述第一导电型重掺杂掩埋层低的杂质浓度，并且第二导电型体区域下的至少一部分区域只具有形成在其中的所述扩散区域。
3.根据权利要求2所述的双扩散MOSFET，其中所述第一导电型重掺杂掩埋层被所述第二导电型体区域下的区域中的所述扩散区域连接。
4.根据权利要求2所述的双扩散MOSFET，其中在所述第二导电型体区域下的区域中，所述扩散区域被具有比所述扩散区域杂质浓度还低的区域所分隔。
5.一种制作双扩散MOSFET的方法，至少包含：
在第二导电型半导体衬底的表面部分中形成第一导电型重掺杂掩埋层；
在所述第一导电型重掺杂掩埋层上形成由外延层组成的漏区域；
在所述漏区域中通过在其中注入第二导电型杂质形成第二导电型体区域；
在所述漏区域中通过在其中注入第一导电型杂质形成第一导电型漏延伸区域；
在所述第二导电型体区域中通过在其中注入第一导电型杂质形成第一导电型源区域；以及
在所述第一导电型源区域和所述第一导电型漏延伸区域之间的至少一部分区域上形成栅电极而替代之间的栅绝缘膜；
其中所述第一导电型重掺杂掩埋层形成在所述第二导电型体区域下的至少一部分区域之外的区域中。
6.一种制作双扩散MOSFET方法，至少包含：
在第二导电型半导体衬底的表面部分中形成第一导电型重掺杂掩埋层；
在所述第一导电型重掺杂掩埋层上形成第二导电型外延层；
注入第一导电型杂质到所述第二导电型外延层；
通过退火允许所述第一导电型杂质在其中扩散而在所述第二导电型外延层中形成漏区域，并且同时，通过允许第一导电型杂质从所述第一导电型重掺杂掩埋层扩散，在所述第一导电型重掺杂掩埋层周围，形成具有杂质浓度低于所述第一导电型重掺杂掩埋层的扩散区域；
在所述漏区域中通过在其中注入第二导电型杂质形成第二导电型体区域；
在所述漏区域中通过在其中注入第一导电型杂质形成第一导电型漏延伸区域；
在所述第二导电型体区域中通过在其中注入第一导电型杂质形成第一导电型源区域；以及
在所述第一导电型源区域和所述第一导电型漏延伸区域之间的至少一部分区域上形成栅电极而代替在之间的栅绝缘膜；
其中所述第一导电型重掺杂掩埋层形成在所述第二导电型体区域下的至少一部分区域之外的区域中。
7.根据权利要求6的制作双扩散MOSFET的方法，其中所述退火在一温度或一时间期间进行，由此在其中没有形成第一导电型重掺杂掩埋层的区域被所述扩散区域占据。
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|---|---|---|---|---|
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Families Citing this family (9)
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|---|---|---|---|---|
| CN102280477B (zh) * | 2010-06-09 | 2013-09-11 | 旺宏电子股份有限公司 | 一种半导体装置 |
| US8354716B2 (en) * | 2010-07-02 | 2013-01-15 | Macronix International Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
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| US10211058B2 (en) * | 2015-04-07 | 2019-02-19 | Nxp Usa, Inc. | ESD protection device |
| US10297676B2 (en) * | 2015-09-11 | 2019-05-21 | Nxp Usa, Inc. | Partially biased isolation in semiconductor device |
| US10217860B2 (en) | 2015-09-11 | 2019-02-26 | Nxp Usa, Inc. | Partially biased isolation in semiconductor devices |
| US9831232B2 (en) | 2015-10-02 | 2017-11-28 | Nxp Usa, Inc. | ESD protection device |
| US11557662B2 (en) * | 2020-11-02 | 2023-01-17 | Texas Instruments Incorporated | Junction field effect transistor on silicon-on-insulator substrate |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132235A (en) * | 1987-08-07 | 1992-07-21 | Siliconix Incorporated | Method for fabricating a high voltage MOS transistor |
| JP3244534B2 (ja) | 1992-07-20 | 2002-01-07 | 株式会社リコー | Ｍｏｓ型集積回路の製造方法 |
| US5517046A (en) * | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
| DE69522926T2 (de) * | 1995-05-02 | 2002-03-28 | St Microelectronics Srl | Resurf-IC mit dünner Epitaxialschicht für HV-P-Kanal und N-Kanal-Anordnungen wobei Source und Drain nicht an Erdungspotential gelegt sind |
| KR100204805B1 (ko) * | 1996-12-28 | 1999-06-15 | 윤종용 | 디엠오에스 트랜지스터 제조방법 |
| US5859457A (en) * | 1997-04-24 | 1999-01-12 | Texas Instruments Incorporated | High-voltage isolated high output impedance NMOS |
| JP3214457B2 (ja) * | 1998-09-09 | 2001-10-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000315792A (ja) * | 1999-05-06 | 2000-11-14 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| JP3831598B2 (ja) * | 2000-10-19 | 2006-10-11 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| JP5183835B2 (ja) * | 2000-11-02 | 2013-04-17 | ローム株式会社 | 半導体装置およびその製造方法 |
| US20020053695A1 (en) * | 2000-11-07 | 2002-05-09 | Chorng-Wei Liaw | Split buried layer for high voltage LDMOS transistor |
| JP4526179B2 (ja) * | 2000-11-21 | 2010-08-18 | 三菱電機株式会社 | 半導体装置 |
| US6870218B2 (en) * | 2002-12-10 | 2005-03-22 | Fairchild Semiconductor Corporation | Integrated circuit structure with improved LDMOS design |
| KR100948139B1 (ko) * | 2003-04-09 | 2010-03-18 | 페어차일드코리아반도체 주식회사 | 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터 |
| DE10345347A1 (de) * | 2003-09-19 | 2005-04-14 | Atmel Germany Gmbh | Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil |
-
2003
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2004
- 2004-10-06 US US10/958,732 patent/US7126191B2/en not_active Expired - Fee Related
- 2004-10-08 CN CNB2004100833948A patent/CN100438072C/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102074579A (zh) * | 2009-11-17 | 2011-05-25 | 美格纳半导体有限会社 | 半导体装置 |
| CN102074579B (zh) * | 2009-11-17 | 2015-09-30 | 美格纳半导体有限会社 | 半导体装置 |
| CN104979376A (zh) * | 2014-04-02 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 绝缘栅双极晶体管及其形成方法 |
| CN104979376B (zh) * | 2014-04-02 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 绝缘栅双极晶体管及其形成方法 |
Also Published As
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081126 Termination date: 20131008 |