CN1407630A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种提高漏极耐压的半导体器件。本发明的半导体器件的特征是，在P型半导体基板1内形成P阱区域5，在其上至少形成膜厚度厚的栅绝缘膜9和膜厚度薄的栅绝缘膜10，隔着该膜厚度厚的栅绝缘膜9和膜厚度薄的栅绝缘膜10形成栅电极(25E)，被离子注入到上述栅电极(25E)下部的阈值电压调整用的杂质，只在上述膜厚度薄的栅绝缘膜10的下部进行。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更详细地说，涉及谋求提高在LCD驱动器和EL驱动器等中使用的电平移位用的高耐压MOS晶体管的耐压的技术。
背景技术
以下，参照图13所示的LOCOS偏置型高耐压MOS晶体管的断面图，说明以往例的半导体器件。
在图13中，在一导电型的半导体层(例如P型半导体基板或P型半导体层，在本实施方式中是P阱区51)上隔着第1、第2栅绝缘膜52A、52B形成栅电极53。而后，形成与上述栅电极53的一端相邻的N+型源区域54，经由沟道区域55形成与上述源区域相对的N-型漏区域56，进而，形成有从栅电极53的另一端隔开，并且被包含在N-型漏区域56中的N+型漏区域57。进而，58是元件隔离膜。
发明内容
上述高耐压MOS晶体管，与通常耐压(例如，10V左右)的MOS晶体管相比，形成厚的栅绝缘膜(第1栅绝缘膜52A)。即，例如假设通常耐压的MOS晶体管的栅绝缘膜是15nm，把高耐压MOS晶体管的栅绝缘膜设置成120nm。
此外，通过在N-型漏区域56上形成LOCOS绝缘膜(第2栅绝缘膜52B)，缓和在该区域中的电场集中的发生，提高耐压。
进而，在离子注入硼离子后扩散形成的P阱区域51的上部，即，上述沟道区域55的下部，作为阈值电压调整用的杂质离子注入硼离子(参照在图13的沟道区域55中的阴影区域)。
但是，上述晶体管的耐压，主要由N-型漏区域56和半导体层(P阱区域51)的杂质浓度决定，但如果由于注入到沟道区域的阈值电压调整用的杂质P阱区域51的浓度变浓，则随之存在耐压下降的问题。
因而，在本发明中的目的是提供可以提高晶体管的耐压的半导体器件及其制造方法。
因而，本发明的半导体器件，由在半导体层上隔着栅绝缘膜形成栅电极，形成与该栅电极相邻的栅漏区域构成的半导体器件中，其特征在于：被形成在上述栅绝缘膜的下部上的阈值电压调整用的离子注入层，在上述源区域侧和上述漏区域侧具有不同的杂质浓度。
此外，本发明的半导体器件，由在半导体层上隔着栅绝缘膜形成栅电极，形成与该栅电极相邻的栅漏区域构成的半导体器件中，其特征在于：上述栅绝缘膜，由膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜构成，只在该膜厚度薄的栅绝缘膜的下部形成阈值电压调整用的离子注入层。
进而，本发明的半导体器件，其特征在于：包含，被形成在半导体层上的膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜、只被形成在该膜厚度薄的栅绝缘膜的下部上的阈值电压调整用离子注入层、跨过上述膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜形成的栅电极、形成与该栅电极相邻的源漏区域，构成电平移位用晶体管。
此外，其制造方法，在包含在半导体层上隔着栅绝缘膜形成的栅电极、形成与该栅电极相邻的源漏区域的方法中，其特征在于：在栅绝缘膜的下部，形成如在上述源区域侧和上述漏区域侧具有不同杂质浓度那样的阈值电压调整用的离子注入层。
进而，该制造方法的特征在于包含：在上述半导体层上形成膜厚度厚的栅绝缘膜和与该膜厚度厚的绝缘膜相连那样形成膜厚度薄的栅绝缘膜的工序；只在该膜厚度薄的栅绝缘膜的下部形成阈值电压调整用的离子注入层的工序。
此外，其制造方法的特征在于：包含，在半导体层上形成膜厚度厚的栅绝缘膜和与该膜厚度厚的绝缘膜相连那样形成膜厚度薄的栅绝缘膜的工序、只在该膜厚度薄的栅绝缘膜的下部形成阈值电压调整用的离子注入层的工序、如跨过上述膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜那样形成栅电极的工序、形成与该栅电极相邻的源漏区域的工序，构成电平移位用晶体管。
并且其特征在于：形成上述离子注入层的工序，利用上述膜厚度厚的栅绝缘膜和上述膜厚度薄的栅绝缘膜的膜厚度差自调整形成。
如果采用本发明，由于其构成是在源区域侧和漏区域侧阈值调整用离子注入层具有杂质浓度差，因而与以往构造相比可以谋求高耐压。
如果进一步说明，因为只在薄的栅绝缘膜的下部进行阈值电压调整用的离子注入，在厚的栅绝缘膜的下部不进行阈值电压调整用的离子注入，所以厚的栅绝缘膜下部的半导体层的杂质浓度，与以往构造相比，仍为浅的浓度，可以提高漏极耐压。
附图说明
图1是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图2是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图3是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图4是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图5是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图6是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图7是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图8是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图9是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图10是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图11是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图12是展示本发明的一实施方式的半导体器件的制造方法的断面图。
图13是展示以往的半导体器件的断面图。
具体实施方式
以下，对本发明的半导体器件及其制造方法的实施方式，参照附图说明把本发明适用在混装构成显示器驱动器的各种MOS晶体管形成的半导体器件的实施方式。
进而，在上述显示器中，有LCD显示器，LED显示器，有机EL(电致发光)显示器，无机EL显示器，PDP(等离子体显示器)，FED(场致发射显示器)等各种平板显示器。
以下，如果以一例说明LCD驱动器，则该LCD驱动器，从图12的左侧开始由以下部分构成：高耐压(例如，50V)的P沟MOS晶体管(A)、通常耐压(例如，10V)的P沟MOS晶体管(B)、通常耐压的(例如，10V)N沟MOS晶体管(C)、高耐压(例如，50V)的N沟MOS晶体管(D)以及电平移位用(例如，50V)的N沟MOS晶体管(E)。
如图12所示，本发明的特征在于：在只需要漏极耐压的高耐压MOS晶体管(在本实施方式中，是电平移位用的N沟MOS晶体管)中，通过用膜厚度薄的栅绝缘膜构成源极侧的栅绝缘膜，用膜厚度厚的栅绝缘膜构成漏极侧的栅绝缘膜，在该膜厚度厚的栅绝缘膜的区域确保漏极耐压的同时，在上述膜厚度薄的栅绝缘膜的区域以低的阈值电压控制。
进而，由于把上述栅绝缘膜的膜厚度设置成还包含构成LOCOS偏置的LOCOS绝缘膜15B的3层构造，因而与以往构造相比进一步缓和电场集中。
以下，说明上述栅绝缘膜的形成方法。
首先，如图1所示热氧化一导电型为例如P型半导体(Si)基板1，大致形成100nm膜厚度的绝缘膜2(用于形成后述的LOCOS绝缘膜，称为衬垫绝缘膜)，在其上大致形成100nm膜厚度的硅氮化膜3。
此外，在高耐压的P沟MOS晶体管、通常耐压的P沟型MOS晶体管、通常耐压的N沟MOS晶体管的各形成区域上形成光敏抗蚀剂膜4，把该光敏抗蚀剂膜4作为掩模除去高耐压的N沟MOS晶体管以及电平移位用N沟MOS晶体管的各形成区域上的硅氮化膜3。
而后，把上述光敏抗蚀剂膜4以及硅氮化膜3作为掩模，以加速电压80KeV、注入量1×1013/cm2的注入条件离子注入P型杂质，例如硼离子，在上述高耐压的N沟MOS晶体管以及电平移位用N沟MOS晶体管的各形成区域下部，形成P阱区域形成用离子注入层5A。
以下，在除去上述光敏抗蚀剂膜4后，把硅氮化膜3作为掩模(在大致1000℃的N2气体中1小时)，如图2所示在高耐压的N沟MOS晶体管以及电平移位用N沟MOS晶体管的各形成区域上大致形成800nm膜厚度的LOCOS绝缘膜6的同时，扩散许多该LOCOS绝缘膜6下部的上述离子注入层5A，形成杂质层5B(进而，该杂质层5B，经由后述的图3所示的扩散工序成为P阱区域5。)。
此外，在通常耐压的P沟MOS晶体管、通常耐压的N沟MOS晶体管、高耐压的N沟MOS晶体管以及电平移位用N沟MOS晶体管的各形成区域上形成光敏抗蚀剂膜7，把该光敏抗蚀剂膜7作为掩模，在加速电压160KeV、注入量4×1012/cm2的注入条件下注入N型杂质，例如磷离子，在上述高耐压的P沟MOS晶体管的形成区域下部上形成N阱区域形成用的离子注入层8A。
接着，在除去上述光敏抗蚀剂膜7以及LOCOS绝缘膜6后，通过如图3所示那样扩散(大致在1200℃的N2气体中8小时)处理上述离子注入层5A(杂质层5B)以及离子层8A，分别形成P阱区域5以及N阱区域8。
此外，以大致875℃热氧化基板整个面，大致形成120nm膜厚度厚的栅绝缘膜9(第1栅绝缘膜的一部分)。进而，在该栅绝缘膜9的高耐压的P沟MOS晶体管形成区域上的局部、高耐压的N沟MOS晶体管形成区域上的局部以及电平移位用N沟MOS晶体管形成区域上的局部上，形成光敏抗蚀剂膜(省略图示)，除去未用该光敏抗蚀剂膜覆盖的区域的栅绝缘膜9。
进而，在除去上述光敏抗蚀剂膜后，以大致850℃热氧化基板整个面，通过进一步加入在900℃的氮气中加热10分钟的热处理，大致形成15nm膜厚度薄的栅绝缘膜10(第1栅绝缘膜的局部)。进而，通过本工序，上述栅绝缘膜9的下部基板表层被氧化，栅绝缘膜9的膜厚度又增加了一些。
而后，在整个基板面上形成大致50nm膜厚度的多晶硅膜11(用于形成后述的LOCOS绝缘膜，所谓的衬垫多晶硅膜)后，把形成在该多晶硅膜11上的光敏抗蚀剂膜12作为掩模，在加速电压140KeV、注入量7×1012/cm2的注入条件下离子注入N型杂质，例如磷离子。由此，如图3所示在被形成在高耐压的P沟MOS晶体管形成区域和通常耐压的P沟MOS晶体管形成区域之间的元件隔离膜15A(参照图4)的下部、通常耐压的P沟MOS晶体管形成区域以及通常耐压的N沟MOS晶体管形成区域的下部、高耐压的N沟MOS晶体管的漏形成区域以及电平移位用N沟MOS晶体管的漏形成区域上，形成离子注入层13A。
接着，把形成在上述多晶硅膜11上的硅氮化膜14作为掩模在基板上选择氧化，如图4所示形成由LOCOS绝缘膜组成的元件隔离膜15A以及由LOCOS绝缘膜组成的第2栅绝缘膜15B。通过该选择氧化，扩散上述离子注入层13A，如图4所示在被形成在高耐压的P沟MOS晶体管形成区域和通常耐压的P沟MOS晶体管形成区域之间的元件隔离膜15A的下部上形成N型的沟道停止层13B，在通常耐压的P沟MOS晶体管形成区域以及通常耐压的N沟MOS晶体管形成区域的下部形成N阱区域(NW)13，在高耐压的N沟MOS晶体管形成区域上形成如包含上述第3栅绝缘膜15B的下部那样的漏区域13C，而后在电平移位用N沟MOS晶体管形成区域上形成如包含上述第3栅绝缘膜15B的下部那样的漏区域13D。进而，在图中，经和N阱区域(NW)同样工序形成的上述N型沟道停止层13B、漏区域13C、漏区域13D，为了方便图示为NW。
进而，在本实施方式中，如上述那样形成厚的栅绝缘膜9(第1栅绝缘膜的局部)，在除去上述厚的栅绝缘膜9的一部分后，形成薄的栅绝缘膜10(第1栅绝缘膜的一部分)，进而，形成如与上述厚的栅绝缘膜9相连那样的由LOCOS绝缘膜组成的第2栅绝缘膜15B，但各绝缘膜9、10、15B的形成顺序并不限定与此，可以有各种各样的变更。
即，上述第1栅绝缘膜和上述第2栅绝缘膜的形成顺序相反，或者构成上述第1栅绝缘膜的2种绝缘膜9、10的形成顺序相反，或者构成在上述第1栅绝缘膜的2种绝缘膜的形成工序之间插入上述第2栅绝缘膜15B的形成工序。
以下，如图5所示在上述基板上的高耐压的P沟MOS晶体管形成区域上的局部、通常耐压的P沟MOS晶体管形成区域上、被形成在通常耐压的N沟MOS晶体管形成区域和高耐压的N沟MOS晶体管形成区域之间的元件隔离膜15A上的一部分、高耐压的N沟MOS晶体管形成区域上、被形成在高耐压N型MOS晶体管形成区域和电平移位用N沟MOS晶体管形成区域之间的元件隔离膜15A上的局部以及电平移位用N沟MOS晶体管形成区域上，形成光敏抗蚀剂膜16，把该光敏抗蚀剂膜16作为掩模，在加速电压160KeV、注入量1.45×1013/cm2的注入条件下离子注入P型杂质，例如硼离子，在各区域上形成离子注入层17A。
接着，在除去上述光敏抗蚀剂膜16后，如图6所示通过扩散(在大致1100℃的N2气体中3小时)处理上述离子注入层17A，形成高耐压的P沟MOS晶体管的漏区域17B，形成通常耐压的N沟MOS晶体管的P阱区域(PW)17，在被形成在通常耐压的N沟MOS晶体管形成区域和高耐压的N沟MOS晶体管形成区域之间的元件隔离膜15A的下部形成P型的沟道停止层17C，而后在被形成在高耐压的N沟MOS晶体管形成区域和电平移位用N沟MOS晶体管形成区域之间的元件隔离膜15A的下部形成P型的沟道停止层17D。进而，在图中，经和P阱区域(PW)同样的工序形成的上述漏区域17B、P型沟道停止层17C、P型沟道停止层17D，为了方便图示为PW。
此外，在上述高耐压的P沟MOS晶体管、通常耐压的P沟MOS晶体管、通常耐压的N沟MOS晶体管、沟耐压的N沟MOS晶体管的漏区域13C以及电平移位用N沟MOS的漏区域13D的各区域上，形成光敏抗蚀剂膜18。
而后，把该光敏抗蚀剂膜18作为掩模，在上述高耐压的N沟MOS晶体管的栅电极形成区域的下部以及电平移位用的N沟MOS晶体管的栅电极形成区域(薄的栅绝缘膜10)的下部，离子注入阈值电压调整用的P型杂质，例如硼离子，形成离子注入层19A。进而，在本工序中，首先，为了上述电平移位用的N沟MOS晶体管的阈值电压调整用，在例如加速电压35KeV、注入量1×1012/cm2的注入条件下进行第1离子注入，接着为了高耐压的N沟MOS晶体管的阈值电压特征用，在例如加速电压160KeV、注入量1×1012/cm2的注入条件下进行第2离子注入。进而，上述的第1离子注入工序和第2离子注入工序的工序顺序，也可以相反。
此外，这时，在本工序中，采用和对上述高耐压的N沟MOS晶体管的阈值电压调整用离子注入一同进行对电平移位用的N沟MOS晶体管的阈值电压调整用的离子注入的工艺，但也可以用其它工艺进行这些工序，如果进一步说明，则在用另一工序对上述各晶体管进行阈值电压调整用的离子注入的工艺中，当在对该电平移位用的N沟MOS晶体管进行阈值电压调整用的离子注入的情况下，通过利用栅绝缘膜9、10的膜厚度差，可以采用不使用光敏抗蚀剂膜18的自对准法进行阈值电压调整用的离子注入。即，在厚的栅绝缘膜9的下部，由于在离子未被注入的加速电压(如上所述，例如是加速电压35KeV)下进行离子注入，因而可以不用掩模形成上述离子注入层19A。
这样在本发明中，因为只对薄的栅绝缘膜10的下部进行阈值电压调整用的离子注入，对厚的栅绝缘膜9的下部不进行阈值电压调整用的离子注入，所以厚的栅绝缘膜下部的P阱区域5的杂质浓度，仍保持低的浓度，与以往构造相比漏极耐压提高。
接着，在除去上述光敏抗蚀剂膜18后，在上述整个基板面上形成大致50nm膜厚度的多晶硅膜。这时，在上述的选择氧化工序(参照图4)中，在多晶硅膜11被消耗的区域，和未消耗的区域中，在多晶硅膜的全部膜厚度上可能出现厚度差。即，如图7所示，在元件隔离膜15A和第3栅绝缘膜15B上形成薄的多晶硅膜20A，在此外的区域上形成厚的多晶硅膜20B。进而，上述厚的多晶硅膜20B，经后述的工序构成栅电极25A、25B、25C、25D、25E的一部分(参照图8)。如果进一步说明，则在本实施方式中，为了得到具有上述所希望膜厚度的多晶硅膜20B，在形成LOCOS绝缘膜时使用的多晶硅膜11上，再重叠多晶硅膜，但通过调整上述多晶硅膜11的膜厚度，还可以省略该多晶硅膜重叠工序。
进而，在本实施方式中，因为使在形成LOCOS绝缘膜时使用的多晶硅膜残留一些，所以与除去该多晶硅膜，重新在栅电极形成中形成多晶硅膜相比，可以削减制造工序数。但是，本发明，并不排除除去在形成上述LOCOS绝缘膜时使用的多晶硅膜，在栅电极形成中重新形成多晶硅膜的工艺。
此外，在上述高耐压的P沟MOS晶体管、通常耐压N沟MOS晶体管、高耐压N沟MOS晶体管以及电平移位用N沟MOS晶体管的各区域上形成光敏抗蚀剂膜21。
而后，把该光敏抗蚀剂膜21作为掩模，在上述通常耐压的P沟MOS晶体管的阈值调整中，在加速电压40KeV、注入量2.25×1012/cm2的注入条件下离子注入P型杂质，例如硼离子，形成离子注入层22A。
此外，在除去上述光敏抗蚀剂膜21后，在上述多晶硅膜20A、20B上实施把例如POCl3作为热扩散源的磷掺杂处理。进而，在上述多晶硅膜20A、20B上形成硅化物膜(在本实施方式中，是钨硅化物(WSix)膜)，如图8所示把光敏抗蚀剂膜23作为掩模形成该钨硅化物膜以及多晶硅膜图案，在多晶硅膜20上形成叠层有钨硅化物膜24的栅电极25A、25B、25C、25D、25E。进而，构成上述栅电极25A、25B、25C、25D、25E的导电膜，可以有各种变化，例如可以是只由多晶硅膜组成的单层构造。
以下，把光敏抗蚀剂膜(图示省略)作为掩模，蚀刻除去上述高耐压的P沟MOS晶体管的源形成区域一方的栅绝缘膜9、10以及高耐压的N沟MOS晶体管的源形成区域一方的栅绝缘膜9、10(参照图9)。
此外，如图9所示在形成光敏抗蚀剂膜26后，把该光敏抗蚀剂膜26作为掩模进行各N沟MOS晶体管的低浓度的N-型源漏形成用的离子注入。即，在上述光敏抗蚀剂膜26以及上述栅电极25C、25D、25E，还有元件隔离膜15A以及栅绝缘膜15B变为掩模的状态下，N型杂质，在加速电压60KeV、注入量7.5×1012/cm2的注入条件下离子注入N型杂质，例如磷离子，由此形成经由上述栅绝缘膜10与栅电极25C相邻那样的低浓度的源漏区域27A、27B，经由上述栅绝缘膜9和栅绝缘膜15B形成与栅电极25D相邻那样低浓度的源漏区域27C、27D，经由上述栅绝缘膜10和栅绝缘膜15B形成与栅电极25E相邻那样的低浓度的源漏区域27E、27F。
接着，用CVD氧化法在整个面上形成大致300nm厚的绝缘膜，通过各向异性蚀刻该绝缘膜，如图10所示在各栅电极25A、25B、25C、25D、25E的侧壁部分上形成侧壁隔层膜28。
进而，在形成光敏抗蚀剂膜29后，把该光敏抗蚀剂膜29作为掩模进行各N沟MOS晶体管的高浓度的N+型源漏形成用的离子注入。即，在上述光敏抗蚀剂膜29以及上述栅电极25C、25D、25E、元件隔离膜15A以及栅绝缘膜15B，还有上述侧壁隔层膜28成为掩模的状态下，在加速电压70KeV、注入量5×1015/cm2的注入条件下离子注入N型杂质，例如砷离子，经由上述侧壁隔层膜28形成与上述栅电极25C相连那样的高浓度的源漏区域30A、30B，经由上述侧壁隔层膜28和上述栅绝缘膜15B形成与上述栅电极25D相连那样的高浓度的源漏区域30C、30D，经由上述侧壁隔层膜28和上述栅绝缘膜15B形成与上述栅电极25E相连那样的高浓度的源漏区域30E、30F。
接着，在形成光敏抗蚀剂膜31后，把该光敏抗蚀剂膜31作为掩模进行各P沟MOS晶体管的P型源漏形成用的离子注入。即，在上述光敏抗蚀剂膜31以及上述栅电极25A、25B、元件隔离膜15A以及栅绝缘膜15B，还有上述侧壁隔层膜28变为掩模的状态下，通过在加速电压40KeV、注入量3×1015/cm2的注入条件下离子注入P型杂质，例如二氟化硼离子，经由上述侧壁隔层膜28和上述栅绝缘膜15B形成与上述栅电极25A相连那样的源漏区域32A、32B，经由上述侧壁隔层膜28形成与上述栅电极25B相连那样的源漏区域32C、32D。
进而，如图12所示在整个面上形成层间绝缘膜(在本实施方式中，是NSG膜和BPSG膜的叠层膜)33，经由形成在该层间绝缘膜33上的导电孔，形成与各源漏区域32A、32B、32C、32D、30A、30B、30C、30D、30E、30F连接的金属配线(例如，Al膜，Al-Si膜，Al-Si-Cu膜等)34。由此，形成构成LCD驱动器的各种晶体管。
而后，虽然省略图示的说明，但在整个面上形成钝化膜，本发明的半导体器件完成。
如上所述在本发明中，在LOCOS偏置型构造的电平移位用N沟MOS晶体管中，由于在用热氧化法形成的厚的绝缘膜内，选择蚀刻源极侧的栅绝缘膜后，在其区域上形成薄的栅绝缘膜，因而可以在该膜厚度厚的栅绝缘膜区域中确保漏极耐压，而且，可以在上述膜厚度薄的栅绝缘膜的区域中以低的阈值电压控制。
此外，由于把上述栅绝缘膜的膜厚度，设置成包含膜厚度厚的栅绝缘膜9、膜厚度薄的栅绝缘膜10，还有构成LOCOS偏置构造的LOCOS绝缘膜15B这3层，因而与以往的LOCOS偏置构造的半导体器件相比可以进一步缓和电场集中。
进而，在本实施方式中，介绍了把本发明适用在电平移位用的N沟MOS晶体管中的一例，但本发明并不限定于此，即使在只需要漏极耐压的高耐压MOS晶体管中也可以适用。
进而，在本实施方式中，只在电平移位用的N沟MOS晶体管的源区域离子注入硼离子，形成阈值调整用的离子注入层19A，但本发明并不限于此，例如通过在漏区域侧离子注入磷离子等的杂质，也可以使该区域的杂质浓度下降，本发明通过设置成在源区域侧和漏区域侧具有离子注入层的杂质浓度差的构成，与以往相比可以谋求高耐压化。
此外，在本实施方式中，介绍了在由N沟MOS晶体管组成的电平移位电路中适用本发明的一例，但本发明也可以适用于由P沟MOS晶体管组成的电平移位电路中。
进而，本发明不只可以适用于构成电平移位电路的MOS晶体管，例如也可以适用于只在漏区域侧施加高电压那样的高耐压MOS晶体管。
如果进一步说明，由于适用本发明的半导体器件，并不限于LOCOS偏置，其构成是在由热氧化法形成的栅绝缘膜上具有膜厚度厚的区域和膜厚度薄的区域的构成，因而在利用膜厚度差确保漏极耐压的同时，可以谋求提高晶体管的驱动能力。
由于重复多次用热氧化法形成膜厚度厚的栅绝缘膜的工序，和在除去该厚的栅绝缘膜的局部后，形成薄的栅绝缘膜的工序，因而还可以进一步形成具有多种膜厚度的栅绝缘膜。

Claims (7)

1、一种半导体器件，在半导体层上隔着栅绝缘膜形成有栅电极，与该栅电极相邻形成有源漏区域，其特征在于：
在上述栅绝缘膜的下部形成的阈值电压调整用的离子注入层，在上述源区域侧和上述漏区域侧具有不同的杂质浓度。
2、一种半导体器件，在半导体层上隔着栅绝缘膜形成有栅电极，与该栅电极相邻形成有源漏区域，其特征在于：
上述栅绝缘膜，由膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜构成，
只在上述膜厚度薄的栅绝缘膜的下部形成阈值电压调整用的离子注入层。
3、一种半导体器件，包含：
形成在半导体层上的膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜；
只在上述膜厚度薄的栅绝缘膜的下部形成的阈值电压调整用离子注入层；
跨过上述膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜形成的栅电极；
与上述栅电极相邻形成的源漏区域，
构成电平移位用晶体管。
4、一种半导体器件的制造方法，在半导体层上隔着栅绝缘膜形成栅电极，形成与该栅电极相邻的源漏区域，其特征在于：
在上述栅绝缘膜的下部，形成在上述源区域侧和上述漏区域侧具有不同杂质浓度的阈值电压调整用的离子注入层。
5、一种半导体器件的制造方法，在半导体层上隔着栅绝缘膜形成栅电极，形成与该栅电极相邻的源漏区域，其特征在于包含：
在上述半导体层上形成膜厚度厚的栅绝缘膜和形成与该膜厚度厚的栅绝缘膜相连的膜厚度薄的栅绝缘膜的工序；
只在上述膜厚度薄的栅绝缘膜的下部形成阈值电压调整用的离子注入层的工序。
6、一种半导体器件的制造方法，包含：
在半导体层上形成膜厚度厚的栅绝缘膜和形成与膜厚度厚的栅绝缘膜相连的膜厚度薄的栅绝缘膜的工序；
只在上述膜厚度薄的栅绝缘膜的下部形成阈值电压调整用的离子注入层的工序；
跨过上述膜厚度厚的栅绝缘膜和膜厚度薄的栅绝缘膜形成栅电极的工序；
形成与上述栅电极相邻的源漏区域的工序，
构成电平移位用晶体管。
7、权利要求5或者权利要求6所述的半导体器件的制造方法，其特征在于：形成上述离子注入层的工序，利用上述膜厚度厚的栅绝缘膜和上述膜厚度薄的栅绝缘膜的膜厚度差自对准地形成。
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