JPH11289061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 しきい値電圧およびゲート絶縁膜の膜厚がそ
れぞれ異なる複数の電界効果型トランジスタを備える半
導体装置を、従来よりも簡略化した工程で製造すること
が可能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板１の主表面上に第１のゲート
絶縁膜１１を形成する。第１のゲート絶縁膜１１上に第
１の保護膜１２を形成する。第１のゲート絶縁膜１１と
は異なる膜厚を有する第２のゲート絶縁膜を備える電界
効果型トランジスタを形成する領域Ａ、Ｂにおいて、第
１のゲート絶縁膜１１および第１の保護膜１２を除去す
ることにより、半導体基板１の表面を露出させる。同時
に、領域Ａ、Ｂ以外の領域においては第１の保護膜１２
を残存させる。第１の保護膜１２をマスクとして、第２
の電界効果型トランジスタを形成する領域Ａ、Ｂにおい
て、半導体基板１に不純物１３を注入する。
れぞれ異なる複数の電界効果型トランジスタを備える半
導体装置を、従来よりも簡略化した工程で製造すること
が可能な半導体装置の製造方法を提供する。 【解決手段】 半導体基板１の主表面上に第１のゲート
絶縁膜１１を形成する。第１のゲート絶縁膜１１上に第
１の保護膜１２を形成する。第１のゲート絶縁膜１１と
は異なる膜厚を有する第２のゲート絶縁膜を備える電界
効果型トランジスタを形成する領域Ａ、Ｂにおいて、第
１のゲート絶縁膜１１および第１の保護膜１２を除去す
ることにより、半導体基板１の表面を露出させる。同時
に、領域Ａ、Ｂ以外の領域においては第１の保護膜１２
を残存させる。第１の保護膜１２をマスクとして、第２
の電界効果型トランジスタを形成する領域Ａ、Ｂにおい
て、半導体基板１に不純物１３を注入する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、電界効果型トランジス
タを備える半導体装置の製造方法に関するものである。
造方法に関し、より特定的には、電界効果型トランジス
タを備える半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置、特にＤＲＡＭ（Dyna
mic Random Access Memory）においては、動作の高速化
が要求されている。このＤＲＡＭにおける動作の高速化
のためには、データ転送などの処理を行なうＤＲＡＭの
周辺回路領域における電界効果型トランジスタの動作速
度などの性能の向上が必須要件である。そして、この電
界効果型トランジスタの性能の向上を図るためには、ゲ
ート絶縁膜の薄膜化、しきい値電圧の低減、さらにはゲ
ート長の微細化などが有効である。
mic Random Access Memory）においては、動作の高速化
が要求されている。このＤＲＡＭにおける動作の高速化
のためには、データ転送などの処理を行なうＤＲＡＭの
周辺回路領域における電界効果型トランジスタの動作速
度などの性能の向上が必須要件である。そして、この電
界効果型トランジスタの性能の向上を図るためには、ゲ
ート絶縁膜の薄膜化、しきい値電圧の低減、さらにはゲ
ート長の微細化などが有効である。
【０００３】上記のゲート絶縁膜の薄膜化については、
電界効果型トランジスタの性能の向上に直接的に寄与す
るので、ゲート絶縁膜の膜厚を３〜４ｎｍ程度にまで薄
くすることが検討されている。しかし、同一のＤＲＡＭ
においては、高電圧が印加される電界効果型トランジス
タも存在する。特に、メモリセル領域においては比較的
高電圧が印加される電界効果型トランジスタが存在す
る。このような電界効果型トランジスタにおいては、上
記のようにゲート絶縁膜を薄くした場合には、リーク電
流の増大や絶縁耐圧の低下といった問題が発生する。
電界効果型トランジスタの性能の向上に直接的に寄与す
るので、ゲート絶縁膜の膜厚を３〜４ｎｍ程度にまで薄
くすることが検討されている。しかし、同一のＤＲＡＭ
においては、高電圧が印加される電界効果型トランジス
タも存在する。特に、メモリセル領域においては比較的
高電圧が印加される電界効果型トランジスタが存在す
る。このような電界効果型トランジスタにおいては、上
記のようにゲート絶縁膜を薄くした場合には、リーク電
流の増大や絶縁耐圧の低下といった問題が発生する。
【０００４】このため、メモリセル領域において比較的
高電圧が印加される電界効果型トランジスタでは、周辺
回路領域における電界効果型トランジスタのようにゲー
ト絶縁膜の膜厚を薄くできない。このために、１つの半
導体基板上において、異なる膜厚を有するゲート絶縁膜
を形成することが必要となる。
高電圧が印加される電界効果型トランジスタでは、周辺
回路領域における電界効果型トランジスタのようにゲー
ト絶縁膜の膜厚を薄くできない。このために、１つの半
導体基板上において、異なる膜厚を有するゲート絶縁膜
を形成することが必要となる。
【０００５】また、電界効果型トランジスタの性能の向
上のためのもう１つの手法であるしきい値電圧の低減に
より、低い電圧によっても、電界効果型トランジスタに
おいて大きなオン電流を得ることができる。しかし一方
で、しきい値電圧の低減により、電界効果型トランジス
タにおけるオフ時のリーク電流が急激に増加することに
なる。その結果、ＤＲＡＭの消費電力が増加するという
問題が起こる。
上のためのもう１つの手法であるしきい値電圧の低減に
より、低い電圧によっても、電界効果型トランジスタに
おいて大きなオン電流を得ることができる。しかし一方
で、しきい値電圧の低減により、電界効果型トランジス
タにおけるオフ時のリーク電流が急激に増加することに
なる。その結果、ＤＲＡＭの消費電力が増加するという
問題が起こる。
【０００６】そのため、一般的には、しきい値電圧の低
い電界効果型トランジスタと、それに対し相対的に０．
２〜０．４Ｖ程度高いしきい値電圧を有する電界効果型
トランジスタとを形成し、しきい値電圧の低い電界効果
型トランジスタで発生するリーク電流を、相対的に高い
しきい値電圧を有する電界効果型トランジスタを用いて
遮断するという方法が用いられる。
い電界効果型トランジスタと、それに対し相対的に０．
２〜０．４Ｖ程度高いしきい値電圧を有する電界効果型
トランジスタとを形成し、しきい値電圧の低い電界効果
型トランジスタで発生するリーク電流を、相対的に高い
しきい値電圧を有する電界効果型トランジスタを用いて
遮断するという方法が用いられる。
【０００７】このため、ＤＲＡＭの周辺回路領域におい
ては、しきい値電圧の異なる複数の電界効果型トランジ
スタを形成する必要がある。ここで、一般的には電界効
果型トランジスタのしきい値電圧の調整には、半導体基
板への不純物の注入などの手法が用いられる。
ては、しきい値電圧の異なる複数の電界効果型トランジ
スタを形成する必要がある。ここで、一般的には電界効
果型トランジスタのしきい値電圧の調整には、半導体基
板への不純物の注入などの手法が用いられる。
【０００８】このように、ＤＲＡＭのような動作の高速
化が求められている半導体装置においては、同一の半導
体基板上で、ゲート絶縁膜の膜厚およびしきい値電圧が
それぞれ異なる複数の電界効果型トランジスタを形成す
る必要がある。
化が求められている半導体装置においては、同一の半導
体基板上で、ゲート絶縁膜の膜厚およびしきい値電圧が
それぞれ異なる複数の電界効果型トランジスタを形成す
る必要がある。
【０００９】
【発明が解決しようとする課題】上記のような、ゲート
絶縁膜の膜厚およびしきい値電圧がそれぞれ異なる複数
の電界効果型トランジスタを備える半導体装置の製造方
法としては、以下に述べるような製造工程が用いられて
いる。
絶縁膜の膜厚およびしきい値電圧がそれぞれ異なる複数
の電界効果型トランジスタを備える半導体装置の製造方
法としては、以下に述べるような製造工程が用いられて
いる。
【００１０】まず、半導体基板１０１（図２４参照）の
主表面に、フィールド酸化膜１０２（図２４参照）およ
び酸化膜１０３（図２４参照）を形成する。ここで、フ
ィールド酸化膜１０２を形成するために、１回目のレジ
ストパターンの形成を行なっている。
主表面に、フィールド酸化膜１０２（図２４参照）およ
び酸化膜１０３（図２４参照）を形成する。ここで、フ
ィールド酸化膜１０２を形成するために、１回目のレジ
ストパターンの形成を行なっている。
【００１１】次に、半導体基板１０１の所定領域にｎ型
の不純物を注入することにより、ｎ型ウェル１０７（図
２４参照）およびｎ型不純物領域１３０ａ〜１３０ｃ
（図２４参照）を形成する。ここで、ｎ型不純物を注入
する際のマスクとして用いるために、２回目のレジスト
パターンの形成を行なっている。
の不純物を注入することにより、ｎ型ウェル１０７（図
２４参照）およびｎ型不純物領域１３０ａ〜１３０ｃ
（図２４参照）を形成する。ここで、ｎ型不純物を注入
する際のマスクとして用いるために、２回目のレジスト
パターンの形成を行なっている。
【００１２】次に、半導体基板１０１の主表面の所定領
域に、ｐ型不純物を注入するとこにより、ｐ型ウェル１
１０（図２４参照）とｐ型不純物領域１３１ａ〜１３１
ｃ（図２４参照）とを形成する。ここで、ｐ型不純物を
注入する際のマスクとして用いるために、３回目のレジ
ストパターンの形成を行なっている。
域に、ｐ型不純物を注入するとこにより、ｐ型ウェル１
１０（図２４参照）とｐ型不純物領域１３１ａ〜１３１
ｃ（図２４参照）とを形成する。ここで、ｐ型不純物を
注入する際のマスクとして用いるために、３回目のレジ
ストパターンの形成を行なっている。
【００１３】次に、メモリセル領域（図２４参照）にお
ける電界効果型トランジスタのしきい値電圧を調節する
ために、メモリセル領域に位置する半導体基板１０１の
主表面に、ｐ型不純物を追加注入する。これにより、ｐ
型高濃度不純物領域１２７（図２４参照）を形成する。
このとき、ｐ型不純物を追加注入する際のマスクとして
用いるために、４回目のレジストパターンの形成が行な
われる。
ける電界効果型トランジスタのしきい値電圧を調節する
ために、メモリセル領域に位置する半導体基板１０１の
主表面に、ｐ型不純物を追加注入する。これにより、ｐ
型高濃度不純物領域１２７（図２４参照）を形成する。
このとき、ｐ型不純物を追加注入する際のマスクとして
用いるために、４回目のレジストパターンの形成が行な
われる。
【００１４】次に、図２４に示すように、周辺回路領域
において、電界効果型トランジスタのしきい値電圧を調
節するために、ｐ型不純物１１３を半導体基板１０１に
注入する。これにより、第２のｐ型高濃度不純物領域１
１４を形成する。そして、このｐ型不純物１１３を注入
する際のマスクとして用いるために、５回目となるレジ
ストパターン１０４の形成が行なわれる。
において、電界効果型トランジスタのしきい値電圧を調
節するために、ｐ型不純物１１３を半導体基板１０１に
注入する。これにより、第２のｐ型高濃度不純物領域１
１４を形成する。そして、このｐ型不純物１１３を注入
する際のマスクとして用いるために、５回目となるレジ
ストパターン１０４の形成が行なわれる。
【００１５】このようにして、電界効果型トランジスタ
のしきい値電圧を調節するために、半導体基板１０１に
おいて、それぞれの領域の不純物の濃度を調節する。
のしきい値電圧を調節するために、半導体基板１０１に
おいて、それぞれの領域の不純物の濃度を調節する。
【００１６】次に、半導体基板１０１の所定領域に、異
なる膜厚を有するゲート絶縁膜を備える複数の電界効果
型トランジスタを形成していく。具体的には、まず、上
記した工程に続き、半導体基板１０１の主表面上から酸
化膜１０３を除去する。
なる膜厚を有するゲート絶縁膜を備える複数の電界効果
型トランジスタを形成していく。具体的には、まず、上
記した工程に続き、半導体基板１０１の主表面上から酸
化膜１０３を除去する。
【００１７】次に、半導体基板１０１の主表面上に、第
１の膜厚を有するゲート絶縁膜となる酸化膜１１１（図
２５参照）を形成する。酸化膜１１１上にポリシリコン
膜１１２（図２５参照）を形成する。
１の膜厚を有するゲート絶縁膜となる酸化膜１１１（図
２５参照）を形成する。酸化膜１１１上にポリシリコン
膜１１２（図２５参照）を形成する。
【００１８】次に、ポリシリコン膜１１２上において６
回目となるレジストパターン（図示せず）の形成を行な
う。このレジストパターンをマスクとしてエッチングに
より領域ＡおよびＢにおいて酸化膜１１１およびポリシ
リコン膜１１２を除去する。その後、レジストパターン
を除去する。このようにして、図２５に示すような構造
を得る。
回目となるレジストパターン（図示せず）の形成を行な
う。このレジストパターンをマスクとしてエッチングに
より領域ＡおよびＢにおいて酸化膜１１１およびポリシ
リコン膜１１２を除去する。その後、レジストパターン
を除去する。このようにして、図２５に示すような構造
を得る。
【００１９】次に、領域ＡおよびＢにおける半導体基板
１０１の主表面上とポリシリコン膜１１２上とに第２の
膜厚を有するゲート絶縁膜となる酸化膜（図示せず）を
形成する。この酸化膜上に第２のポリシリコン膜（図示
せず）を形成する。
１０１の主表面上とポリシリコン膜１１２上とに第２の
膜厚を有するゲート絶縁膜となる酸化膜（図示せず）を
形成する。この酸化膜上に第２のポリシリコン膜（図示
せず）を形成する。
【００２０】次に、領域ＡおよびＢにおいて、第２のポ
リシリコン膜上において７回目となるレジストパターン
の形成を行なう。このレジストパターンをマスクとし
て、領域ＡおよびＢ以外の領域に位置する第２のポリシ
リコン膜および酸化膜をエッチングにより除去する。そ
の後、レジストパターンを除去する。
リシリコン膜上において７回目となるレジストパターン
の形成を行なう。このレジストパターンをマスクとし
て、領域ＡおよびＢ以外の領域に位置する第２のポリシ
リコン膜および酸化膜をエッチングにより除去する。そ
の後、レジストパターンを除去する。
【００２１】その後、全体を覆うように導電膜を堆積し
た後、８回目のレジストパターンの形成およびこのレジ
ストパターンをマスクとしたエッチングによりゲート絶
縁膜およびゲート電極を形成する。
た後、８回目のレジストパターンの形成およびこのレジ
ストパターンをマスクとしたエッチングによりゲート絶
縁膜およびゲート電極を形成する。
【００２２】その後、半導体基板１０１に不純物を注入
することにより、各電界効果型トランジスタのソース／
ドレイン領域を形成する。
することにより、各電界効果型トランジスタのソース／
ドレイン領域を形成する。
【００２３】このようにして、異なる膜厚を有するゲー
ト絶縁膜および異なるしきい値電圧を有する複数の電界
効果型トランジスタを備える半導体装置は製造されてい
た。
ト絶縁膜および異なるしきい値電圧を有する複数の電界
効果型トランジスタを備える半導体装置は製造されてい
た。
【００２４】上記のような製造工程においては、ゲート
電極およびゲート絶縁膜を形成するまでに８回ものレジ
ストパターンの形成および除去を繰返すことが必要とな
り、従来の半導体装置と比べてもその製造工程数が大幅
に増加していた。このような製造工程数の増加は製造コ
ストの上昇という問題の原因となっていた。
電極およびゲート絶縁膜を形成するまでに８回ものレジ
ストパターンの形成および除去を繰返すことが必要とな
り、従来の半導体装置と比べてもその製造工程数が大幅
に増加していた。このような製造工程数の増加は製造コ
ストの上昇という問題の原因となっていた。
【００２５】本発明は上記のような課題を解決するため
になされたものであり、本発明の目的は、しきい値電圧
およびゲート絶縁膜の膜厚がそれぞれ異なる複数の電界
効果型トランジスタを備える半導体装置を、従来よりも
簡略化した工程で製造することが可能な半導体装置の製
造方法を提供することである。
になされたものであり、本発明の目的は、しきい値電圧
およびゲート絶縁膜の膜厚がそれぞれ異なる複数の電界
効果型トランジスタを備える半導体装置を、従来よりも
簡略化した工程で製造することが可能な半導体装置の製
造方法を提供することである。
【００２６】
【課題を解決するための手段】請求項１における半導体
装置の製造方法では、第１および第２の電界効果型トラ
ンジスタを形成する領域を有する半導体基板上に第１の
ゲート絶縁膜を形成する。第１のゲート絶縁膜上に第１
の保護膜を形成する。第２の電界効果型トランジスタを
形成する領域において、第１のゲート絶縁膜および第１
保護膜を除去することにより、半導体基板の表面を露出
させるとともに、第１の電界効果型トランジスタを形成
する領域において第１の保護膜を残存させる。第１の保
護膜をマスクとして、第２の電界効果型トランジスタを
形成する領域において、半導体基板に不純物を注入す
る。
装置の製造方法では、第１および第２の電界効果型トラ
ンジスタを形成する領域を有する半導体基板上に第１の
ゲート絶縁膜を形成する。第１のゲート絶縁膜上に第１
の保護膜を形成する。第２の電界効果型トランジスタを
形成する領域において、第１のゲート絶縁膜および第１
保護膜を除去することにより、半導体基板の表面を露出
させるとともに、第１の電界効果型トランジスタを形成
する領域において第１の保護膜を残存させる。第１の保
護膜をマスクとして、第２の電界効果型トランジスタを
形成する領域において、半導体基板に不純物を注入す
る。
【００２７】このため、請求項１に記載の発明では、第
１の保護膜をマスクとして利用するので、第２の電界効
果型トランジスタを形成する領域において半導体基板に
不純物を注入する際、従来必要であったレジストパター
ンを形成する工程を省略することができる。このため、
従来に比べて半導体装置の製造工程を簡略化することが
できる。
１の保護膜をマスクとして利用するので、第２の電界効
果型トランジスタを形成する領域において半導体基板に
不純物を注入する際、従来必要であったレジストパター
ンを形成する工程を省略することができる。このため、
従来に比べて半導体装置の製造工程を簡略化することが
できる。
【００２８】請求項２における半導体装置の製造方法
は、請求項１に記載の構成において、第２の電界効果型
トランジスタを形成する領域において、半導体基板上に
第２のゲート絶縁膜を形成する。第２のゲート絶縁膜上
に第２の保護膜を形成する。第１の電界効果型トランジ
スタを形成する領域において、第１のゲート絶縁膜およ
び第１の保護膜を除去することにより、半導体基板の表
面を露出させるとともに、第２の電界効果型トランジス
タを形成する領域において、第２の保護膜を残存させ
る。第２の保護膜をマスクとして、第１の電界効果型ト
ランジスタを形成する領域において、半導体基板に不純
物を注入する。
は、請求項１に記載の構成において、第２の電界効果型
トランジスタを形成する領域において、半導体基板上に
第２のゲート絶縁膜を形成する。第２のゲート絶縁膜上
に第２の保護膜を形成する。第１の電界効果型トランジ
スタを形成する領域において、第１のゲート絶縁膜およ
び第１の保護膜を除去することにより、半導体基板の表
面を露出させるとともに、第２の電界効果型トランジス
タを形成する領域において、第２の保護膜を残存させ
る。第２の保護膜をマスクとして、第１の電界効果型ト
ランジスタを形成する領域において、半導体基板に不純
物を注入する。
【００２９】このため、請求項２に記載の発明では、第
２の保護膜をマスクとして利用するので、第１の電界効
果型トランジスタを形成する領域において、半導体基板
に不純物を注入する際、従来必要であったレジストパタ
ーンを形成する工程を省略することができる。このた
め、従来に比べて半導体装置の製造工程をより簡略化す
ることができる。
２の保護膜をマスクとして利用するので、第１の電界効
果型トランジスタを形成する領域において、半導体基板
に不純物を注入する際、従来必要であったレジストパタ
ーンを形成する工程を省略することができる。このた
め、従来に比べて半導体装置の製造工程をより簡略化す
ることができる。
【００３０】請求項３における半導体装置の製造方法
は、請求項１に記載の構成において、第２の電界効果型
トランジスタを形成する領域は、第３および第４の電界
効果型トランジスタを形成する領域を含む。第２の電界
効果型トランジスタを形成する領域において、半導体基
板上に第２のゲート絶縁膜を形成する。第２のゲート絶
縁膜上に第２の保護膜を形成する。第３の電界効果型ト
ランジスタを形成する領域において、第２のゲート絶縁
膜および第２の保護膜を除去することにより、半導体基
板の表面を露出させるとともに、第４の電界効果型トラ
ンジスタを形成する領域において、第２の保護膜を残存
させる。第２の保護膜をマスクとして、第３の電界効果
型トランジスタを形成する領域において、半導体基板に
不純物を注入する。
は、請求項１に記載の構成において、第２の電界効果型
トランジスタを形成する領域は、第３および第４の電界
効果型トランジスタを形成する領域を含む。第２の電界
効果型トランジスタを形成する領域において、半導体基
板上に第２のゲート絶縁膜を形成する。第２のゲート絶
縁膜上に第２の保護膜を形成する。第３の電界効果型ト
ランジスタを形成する領域において、第２のゲート絶縁
膜および第２の保護膜を除去することにより、半導体基
板の表面を露出させるとともに、第４の電界効果型トラ
ンジスタを形成する領域において、第２の保護膜を残存
させる。第２の保護膜をマスクとして、第３の電界効果
型トランジスタを形成する領域において、半導体基板に
不純物を注入する。
【００３１】このため、請求項３に記載の発明では、第
２の保護膜をマスクとして利用するので、第３の電界効
果型トランジスタを形成する領域において、半導体基板
に不純物を注入する際、従来必要であったレジストパタ
ーンを形成する工程を省略することができる。このた
め、請求項２に記載の発明と同様に、従来に比べて半導
体装置の製造工程をより簡略化することができる。
２の保護膜をマスクとして利用するので、第３の電界効
果型トランジスタを形成する領域において、半導体基板
に不純物を注入する際、従来必要であったレジストパタ
ーンを形成する工程を省略することができる。このた
め、請求項２に記載の発明と同様に、従来に比べて半導
体装置の製造工程をより簡略化することができる。
【００３２】請求項４における半導体装置の製造方法
は、請求項１〜３のいずれか１項に記載の構成におい
て、半導体基板に不純物を注入する工程が、半導体基板
の表面近傍に不純物領域を形成する工程を含む。
は、請求項１〜３のいずれか１項に記載の構成におい
て、半導体基板に不純物を注入する工程が、半導体基板
の表面近傍に不純物領域を形成する工程を含む。
【００３３】このため、請求項４に記載の発明では、半
導体基板の表面近傍における不純物濃度を変更すること
ができる。このため、半導体基板の表面上に形成する電
界効果型トランジスタのチャネル領域における不純物濃
度を調節することができる。このため、電界効果型トラ
ンジスタのしきい値電圧を容易に変更することができ
る。
導体基板の表面近傍における不純物濃度を変更すること
ができる。このため、半導体基板の表面上に形成する電
界効果型トランジスタのチャネル領域における不純物濃
度を調節することができる。このため、電界効果型トラ
ンジスタのしきい値電圧を容易に変更することができ
る。
【００３４】請求項５における半導体装置の製造方法
は、請求項４に記載の構成において、半導体基板に不純
物を注入する工程においてイオン注入法を用いる。イオ
ン注入法における不純物イオンの加速電圧は５ｋｅＶ以
上、２０ｋｅＶ未満である。
は、請求項４に記載の構成において、半導体基板に不純
物を注入する工程においてイオン注入法を用いる。イオ
ン注入法における不純物イオンの加速電圧は５ｋｅＶ以
上、２０ｋｅＶ未満である。
【００３５】このように、請求項５に記載の発明では、
不純物イオンの加速電圧が比較的低いため、半導体基板
への不純物イオンの注入深さを小さくすることができ
る。このため、半導体基板の表面に形成される電界効果
型トランジスタのチャネル領域の不純物濃度をより有効
に調節することができる。この結果、電界効果型トラン
ジスタのしきい値電圧をより容易に変更することができ
る。
不純物イオンの加速電圧が比較的低いため、半導体基板
への不純物イオンの注入深さを小さくすることができ
る。このため、半導体基板の表面に形成される電界効果
型トランジスタのチャネル領域の不純物濃度をより有効
に調節することができる。この結果、電界効果型トラン
ジスタのしきい値電圧をより容易に変更することができ
る。
【００３６】請求項６における半導体装置の製造方法
は、請求項４に記載の構成において、半導体基板に不純
物を注入する工程においてイオン注入法を用いる。イオ
ン注入法における不純物イオンの加速電圧は２０ｋｅＶ
以上、５０ｋｅＶ以下である。
は、請求項４に記載の構成において、半導体基板に不純
物を注入する工程においてイオン注入法を用いる。イオ
ン注入法における不純物イオンの加速電圧は２０ｋｅＶ
以上、５０ｋｅＶ以下である。
【００３７】このため、請求項６に記載の発明では、２
０ｋｅＶ未満の加速電圧により不純物イオンを注入する
場合より、半導体基板の表面からより深い領域において
不純物領域を形成することができる。これにより、たと
えば第１および第２導電型の電界効果型トランジスタが
形成される領域に、同時に第１導電型の不純物を注入す
る場合にも、半導体基板の表面からごく近い領域におい
て第１導電型の不純物の濃度が高くなることを防止でき
る。この結果、この第１導電型の不純物が注入された領
域に形成される第２導電型の電界効果型トランジスタの
しきい値が必要以上に上昇することを防止できる。
０ｋｅＶ未満の加速電圧により不純物イオンを注入する
場合より、半導体基板の表面からより深い領域において
不純物領域を形成することができる。これにより、たと
えば第１および第２導電型の電界効果型トランジスタが
形成される領域に、同時に第１導電型の不純物を注入す
る場合にも、半導体基板の表面からごく近い領域におい
て第１導電型の不純物の濃度が高くなることを防止でき
る。この結果、この第１導電型の不純物が注入された領
域に形成される第２導電型の電界効果型トランジスタの
しきい値が必要以上に上昇することを防止できる。
【００３８】また、同時に、上記第１導電型の不純物が
注入された領域のうち、第１導電型の電界効果型トラン
ジスタが形成される領域においては、注入された第１導
電型の不純物と半導体基板の中の第２導電型の不純物と
が打ち消し合う。このため、上記領域における第２導電
型の不純物の実効濃度を低下させることができる。この
結果、第１導電型の電界効果型トランジスタのしきい値
電圧をある程度低下させることができる。
注入された領域のうち、第１導電型の電界効果型トラン
ジスタが形成される領域においては、注入された第１導
電型の不純物と半導体基板の中の第２導電型の不純物と
が打ち消し合う。このため、上記領域における第２導電
型の不純物の実効濃度を低下させることができる。この
結果、第１導電型の電界効果型トランジスタのしきい値
電圧をある程度低下させることができる。
【００３９】請求項７における半導体装置の製造方法
は、請求項１〜３のいずれか１項に記載の構成におい
て、半導体基板に不純物を注入する工程が、半導体基板
の表面からの距離が０．２μｍ以上、０．４μｍ以下と
なる半導体基板の内部の領域に、不純物領域を形成する
工程を含む。
は、請求項１〜３のいずれか１項に記載の構成におい
て、半導体基板に不純物を注入する工程が、半導体基板
の表面からの距離が０．２μｍ以上、０．４μｍ以下と
なる半導体基板の内部の領域に、不純物領域を形成する
工程を含む。
【００４０】このため、請求項７に記載の発明では、こ
の不純物を注入する領域において、注入する不純物の導
電型とは逆の導電型である電界効果型トランジスタを形
成する場合に、この不純物領域が上記電界効果型トラン
ジスタのソース／ドレイン領域と他の半導体基板の領域
との境界領域に位置することにより、電界効果型トラン
ジスタのソース領域またはドレイン領域の周囲の空乏層
の広がりを小さくすることができる。この結果、ソース
領域またはドレイン領域と、他の各々の素子との間の距
離を従来より小さくすることができる。これにより、半
導体装置の製造工程を簡略化できると同時に半導体装置
をより高集積化することが可能となる。
の不純物を注入する領域において、注入する不純物の導
電型とは逆の導電型である電界効果型トランジスタを形
成する場合に、この不純物領域が上記電界効果型トラン
ジスタのソース／ドレイン領域と他の半導体基板の領域
との境界領域に位置することにより、電界効果型トラン
ジスタのソース領域またはドレイン領域の周囲の空乏層
の広がりを小さくすることができる。この結果、ソース
領域またはドレイン領域と、他の各々の素子との間の距
離を従来より小さくすることができる。これにより、半
導体装置の製造工程を簡略化できると同時に半導体装置
をより高集積化することが可能となる。
【００４１】請求項８における半導体装置の製造方法
は、請求項７に記載の構成において、半導体基板に不純
物を注入する工程においてイオン注入法を用いる。イオ
ン注入法における不純物イオンの加速電圧は、１００ｋ
ｅＶ以上、４００ｋｅＶ以下である。
は、請求項７に記載の構成において、半導体基板に不純
物を注入する工程においてイオン注入法を用いる。イオ
ン注入法における不純物イオンの加速電圧は、１００ｋ
ｅＶ以上、４００ｋｅＶ以下である。
【００４２】このため、請求項８に記載の発明では、容
易に半導体基板の表面からの距離が０．２μｍ以上０．
４μｍ以下となる半導体基板の内部の領域に不純物領域
を形成することができる。
易に半導体基板の表面からの距離が０．２μｍ以上０．
４μｍ以下となる半導体基板の内部の領域に不純物領域
を形成することができる。
【００４３】ここで、請求項７または８に記載の構成に
おいて、半導体装置が半導体記憶装置であってもよい。
第１および第２の電界効果型トランジスタは、記半導体
記憶装置の周辺回路領域に形成されていてもよい。
おいて、半導体装置が半導体記憶装置であってもよい。
第１および第２の電界効果型トランジスタは、記半導体
記憶装置の周辺回路領域に形成されていてもよい。
【００４４】このように、高集積化の要求が特に強い半
導体記憶装置の周辺回路領域において、第１および第２
の電界効果型トランジスタの高集積化を図ることができ
るので、半導体装置の高集積化の効果が特に顕著であ
る。
導体記憶装置の周辺回路領域において、第１および第２
の電界効果型トランジスタの高集積化を図ることができ
るので、半導体装置の高集積化の効果が特に顕著であ
る。
【００４５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。
施の形態を説明する。
【００４６】（実施の形態１）図１〜９および図１２〜
１６は、本発明の実施の形態１による半導体記憶装置の
製造工程を説明するための断面図である。図１〜９およ
び図１２〜１６を参照して、以下に本発明の実施の形態
１による半導体記憶装置の製造工程を説明する。
１６は、本発明の実施の形態１による半導体記憶装置の
製造工程を説明するための断面図である。図１〜９およ
び図１２〜１６を参照して、以下に本発明の実施の形態
１による半導体記憶装置の製造工程を説明する。
【００４７】まず、図１に示すように、半導体基板１の
主表面に素子形成領域を分離するフィールド酸化膜２を
形成する。そして、素子形成領域における半導体基板１
の主表面上に１０ｎｍ程度の膜厚を有するシリコン酸化
膜３を形成する。
主表面に素子形成領域を分離するフィールド酸化膜２を
形成する。そして、素子形成領域における半導体基板１
の主表面上に１０ｎｍ程度の膜厚を有するシリコン酸化
膜３を形成する。
【００４８】次に、図２に示すように、ｐ型の電界効果
型トランジスタが形成される領域ＢおよびＣ以外の領域
において、シリコン酸化膜３とフィールド酸化膜２との
上にレジストパターン４ａを形成する。そして、領域Ｂ
およびＣにおいて、半導体基板１にリンやヒ素などのｎ
型の不純物５をさまざまな注入エネルギーを使用するイ
オン注入法を用いて注入する。このようにして、ｎ型ウ
ェル７とｎ型不純物領域３０ａ〜３０ｃを形成する。
型トランジスタが形成される領域ＢおよびＣ以外の領域
において、シリコン酸化膜３とフィールド酸化膜２との
上にレジストパターン４ａを形成する。そして、領域Ｂ
およびＣにおいて、半導体基板１にリンやヒ素などのｎ
型の不純物５をさまざまな注入エネルギーを使用するイ
オン注入法を用いて注入する。このようにして、ｎ型ウ
ェル７とｎ型不純物領域３０ａ〜３０ｃを形成する。
【００４９】さらに、ボロンあるいはＢＦ2 などのｐ型
の不純物６を比較的低エネルギーで領域ＢおよびＣにお
いて半導体基板１に注入する。これにより、第１のｐ型
不純物埋込領域８を形成する。このように、ｐ型の不純
物６を注入することにより、ｐ型の電界効果型トランジ
スタを形成する際のしきい値電圧は０．４〜０．８Ｖ程
度に設定される。その後、レジストパターン４ａを除去
する。
の不純物６を比較的低エネルギーで領域ＢおよびＣにお
いて半導体基板１に注入する。これにより、第１のｐ型
不純物埋込領域８を形成する。このように、ｐ型の不純
物６を注入することにより、ｐ型の電界効果型トランジ
スタを形成する際のしきい値電圧は０．４〜０．８Ｖ程
度に設定される。その後、レジストパターン４ａを除去
する。
【００５０】次に、図３に示すように、領域ＢおよびＣ
において、フィールド酸化膜２およびシリコン酸化膜３
上にレジストパターン４ｂを形成する。そして、半導体
基板１にｐ型の不純物９をさまざまな注入エネルギーを
使用するイオン注入法を用いて注入する。このようにし
て、ｐ型ウェル１０およびｐ型不純物領域３１ａ〜３１
ｃを形成する。その後、レジストパターン４ｂを除去す
る。
において、フィールド酸化膜２およびシリコン酸化膜３
上にレジストパターン４ｂを形成する。そして、半導体
基板１にｐ型の不純物９をさまざまな注入エネルギーを
使用するイオン注入法を用いて注入する。このようにし
て、ｐ型ウェル１０およびｐ型不純物領域３１ａ〜３１
ｃを形成する。その後、レジストパターン４ｂを除去す
る。
【００５１】次に、図４に示すように、周辺回路領域に
おいて、フィールド酸化膜２とシリコン酸化膜３との上
にレジストパターン４ｃを形成する。そして、メモリセ
ル領域において、ｎ型の電界効果型トランジスタが形成
される領域の半導体基板１に、ｐ型の不純物６を追加注
入する。これにより、ｐ型高濃度不純物領域２７を形成
する。このように、ｐ型高濃度不純物領域２７を形成す
ることにより、メモリセル領域におけるｎ型の電界効果
型トランジスタのしきい値電圧をさらに高くすることが
可能となる。その後、レジストパターン４ｃを除去す
る。
おいて、フィールド酸化膜２とシリコン酸化膜３との上
にレジストパターン４ｃを形成する。そして、メモリセ
ル領域において、ｎ型の電界効果型トランジスタが形成
される領域の半導体基板１に、ｐ型の不純物６を追加注
入する。これにより、ｐ型高濃度不純物領域２７を形成
する。このように、ｐ型高濃度不純物領域２７を形成す
ることにより、メモリセル領域におけるｎ型の電界効果
型トランジスタのしきい値電圧をさらに高くすることが
可能となる。その後、レジストパターン４ｃを除去す
る。
【００５２】次に、図５に示すように、半導体基板１の
主表面上からシリコン酸化膜３を除去する。
主表面上からシリコン酸化膜３を除去する。
【００５３】次に、図６に示すように、半導体基板１の
主表面上に第１のゲート絶縁膜となるシリコン酸化膜１
１を形成する。このシリコン酸化膜１１は、６〜８ｎｍ
程度の膜厚を有する。そして、シリコン酸化膜１１とフ
ィールド酸化膜２との上に導電体膜である比較的薄いポ
リシリコン膜１２を形成する。
主表面上に第１のゲート絶縁膜となるシリコン酸化膜１
１を形成する。このシリコン酸化膜１１は、６〜８ｎｍ
程度の膜厚を有する。そして、シリコン酸化膜１１とフ
ィールド酸化膜２との上に導電体膜である比較的薄いポ
リシリコン膜１２を形成する。
【００５４】次に、図７に示すように、ｎ型の電界効果
型トランジスタが形成される領域Ａおよびｐ型の電界効
果型トランジスタが形成される領域Ｂ以外の領域におい
て、ポリシリコン膜１２上にレジストパターン４ｄを形
成する。このレジストパターン４ｄをマスクとして、異
方性エッチングを用いて領域ＡおよびＢにおいてポリシ
リコン膜１２とシリコン酸化膜１１とを除去する。その
後、レジストパターン４ｄを除去する。
型トランジスタが形成される領域Ａおよびｐ型の電界効
果型トランジスタが形成される領域Ｂ以外の領域におい
て、ポリシリコン膜１２上にレジストパターン４ｄを形
成する。このレジストパターン４ｄをマスクとして、異
方性エッチングを用いて領域ＡおよびＢにおいてポリシ
リコン膜１２とシリコン酸化膜１１とを除去する。その
後、レジストパターン４ｄを除去する。
【００５５】なお、ここでレジストパターン４ｄに代え
て、ポリシリコン膜１２上にシリコン酸化膜などを成膜
し、このシリコン酸化膜などをマスクとして用いてもよ
い。
て、ポリシリコン膜１２上にシリコン酸化膜などを成膜
し、このシリコン酸化膜などをマスクとして用いてもよ
い。
【００５６】次に、図８に示すように、ポリシリコン膜
１２をマスクとして、領域ＡおよびＢに位置する半導体
基板１にボロンなどのｐ型の不純物１３を注入する。こ
のボロンの注入エネルギーとしては、５〜２０ｋｅＶ程
度の低いエネルギーを用いる。また、ドーズ量は１．０
×１０12〜１．０×１０13／ｃｍ2 程度とする。このボ
ロンの注入により、第２のｐ型高濃度不純物領域１４を
形成する。
１２をマスクとして、領域ＡおよびＢに位置する半導体
基板１にボロンなどのｐ型の不純物１３を注入する。こ
のボロンの注入エネルギーとしては、５〜２０ｋｅＶ程
度の低いエネルギーを用いる。また、ドーズ量は１．０
×１０12〜１．０×１０13／ｃｍ2 程度とする。このボ
ロンの注入により、第２のｐ型高濃度不純物領域１４を
形成する。
【００５７】ここで、ポリシリコン膜１２をｐ型の不純
物１３の注入のためのマスクとして用いて、連続して第
２のゲート絶縁膜となるシリコン酸化膜１５（図１２参
照）を形成する工程を行なうことができるので、従来ｐ
型の不純物の注入の際に必要であった領域ＡおよびＢ以
外の領域をマスクするためのレジストパターンを形成す
る工程を省略することができる。このため、従来に比べ
て半導体記憶装置の製造工程を簡略化することができ
る。
物１３の注入のためのマスクとして用いて、連続して第
２のゲート絶縁膜となるシリコン酸化膜１５（図１２参
照）を形成する工程を行なうことができるので、従来ｐ
型の不純物の注入の際に必要であった領域ＡおよびＢ以
外の領域をマスクするためのレジストパターンを形成す
る工程を省略することができる。このため、従来に比べ
て半導体記憶装置の製造工程を簡略化することができ
る。
【００５８】また、このようにｐ型の不純物１３を注入
するので、領域ＡおよびＢの半導体基板１の表面近傍に
おける不純物濃度を変更することができる。このため、
半導体基板１の表面に形成される電界効果型トランジス
タのチャネル領域における不純物濃度を調節することが
できる。このため電界効果型トランジスタのしきい値電
圧を容易に変更することができる。
するので、領域ＡおよびＢの半導体基板１の表面近傍に
おける不純物濃度を変更することができる。このため、
半導体基板１の表面に形成される電界効果型トランジス
タのチャネル領域における不純物濃度を調節することが
できる。このため電界効果型トランジスタのしきい値電
圧を容易に変更することができる。
【００５９】ここで、図８における領域ＢおよびＣの部
分の拡大図を図９に示す。図９に示すように、領域Ｃに
おいては、ポリシリコン膜１２がマスクとして作用して
いるので、ｐ型の不純物１３が半導体基板１に注入され
ることはない。その結果、領域Ｃにおいては領域Ｂとは
異なり第２のｐ型不純物埋込領域が形成されていない。
そのため、領域ＢおよびＣにおける半導体基板の深さ方
向での不純物濃度の分布は図１０および図１１に示すよ
うになる。図１０および図１１は、それぞれ図９におけ
る領域Ｂの線分１００−１００および領域Ｃの線分２０
０−２００における不純物の濃度分布を示すグラフであ
る。
分の拡大図を図９に示す。図９に示すように、領域Ｃに
おいては、ポリシリコン膜１２がマスクとして作用して
いるので、ｐ型の不純物１３が半導体基板１に注入され
ることはない。その結果、領域Ｃにおいては領域Ｂとは
異なり第２のｐ型不純物埋込領域が形成されていない。
そのため、領域ＢおよびＣにおける半導体基板の深さ方
向での不純物濃度の分布は図１０および図１１に示すよ
うになる。図１０および図１１は、それぞれ図９におけ
る領域Ｂの線分１００−１００および領域Ｃの線分２０
０−２００における不純物の濃度分布を示すグラフであ
る。
【００６０】図１０を参照して、領域Ｂにおいては、半
導体基板１（図９参照）の表面近傍にｐ型の不純物１３
（図９参照）の注入により第２のｐ型高濃度不純物領域
１４（図９参照）が形成されている。このため、領域Ｂ
では、半導体基板１の表面近傍におけるｐ型の不純物の
濃度が、図１１に示した領域Ｃにおける不純物濃度より
も高くなっていることがわかる。
導体基板１（図９参照）の表面近傍にｐ型の不純物１３
（図９参照）の注入により第２のｐ型高濃度不純物領域
１４（図９参照）が形成されている。このため、領域Ｂ
では、半導体基板１の表面近傍におけるｐ型の不純物の
濃度が、図１１に示した領域Ｃにおける不純物濃度より
も高くなっていることがわかる。
【００６１】これは、図８に示したように、ｐ型の不純
物であるボロンの注入エネルギーを５〜２０ｋｅＶとい
うように比較的低くしたため、半導体基板１へのボロン
の注入深さを小さくすることができるためである。この
ため、領域Ｂにおいて半導体基板１の表面に形成される
電界効果型トランジスタのチャネル領域の不純物濃度を
より有効に調節することができる。これにより、電界効
果型トランジスタのしきい値電圧をより容易に変更する
ことができる。
物であるボロンの注入エネルギーを５〜２０ｋｅＶとい
うように比較的低くしたため、半導体基板１へのボロン
の注入深さを小さくすることができるためである。この
ため、領域Ｂにおいて半導体基板１の表面に形成される
電界効果型トランジスタのチャネル領域の不純物濃度を
より有効に調節することができる。これにより、電界効
果型トランジスタのしきい値電圧をより容易に変更する
ことができる。
【００６２】そして、図８に示した工程の後、図１２に
示すように、半導体基板１の主表面上とポリシリコン膜
１２上とに第２のゲート絶縁膜となるシリコン酸化膜１
５および１６を形成する。シリコン酸化膜１５および１
６は、２〜４ｎｍ程度の膜厚を有する。そして、シリコ
ン酸化膜１５および１６上に導電体膜である比較的薄い
ポリシリコン膜１７を形成する。
示すように、半導体基板１の主表面上とポリシリコン膜
１２上とに第２のゲート絶縁膜となるシリコン酸化膜１
５および１６を形成する。シリコン酸化膜１５および１
６は、２〜４ｎｍ程度の膜厚を有する。そして、シリコ
ン酸化膜１５および１６上に導電体膜である比較的薄い
ポリシリコン膜１７を形成する。
【００６３】次に、図１３に示すように、領域Ａおよび
Ｂにおいて、ポリシリコン膜１７上にレジストパターン
４ｅを形成する。
Ｂにおいて、ポリシリコン膜１７上にレジストパターン
４ｅを形成する。
【００６４】次に、レジストパターン４ｅをマスクして
用いて、領域ＡおよびＢ以外の領域に位置するポリシリ
コン膜１７およびシリコン酸化膜１６をエッチングによ
り除去する。その後、レジストパターン４ｅを除去する
ことにより、図１４に示すような構造を得る。
用いて、領域ＡおよびＢ以外の領域に位置するポリシリ
コン膜１７およびシリコン酸化膜１６をエッチングによ
り除去する。その後、レジストパターン４ｅを除去する
ことにより、図１４に示すような構造を得る。
【００６５】次に、図１５に示すように、ポリシリコン
膜１２、１７上にポリシリコン膜１８を形成する。ここ
で、ポリシリコン膜１８に代えて、ポリサイド、メタル
などの材料からなる膜、あるいはそれらとポリシリコン
膜との複合膜を形成してもよい。さらに、このポリシリ
コン膜１８を形成しなくてもよい。
膜１２、１７上にポリシリコン膜１８を形成する。ここ
で、ポリシリコン膜１８に代えて、ポリサイド、メタル
などの材料からなる膜、あるいはそれらとポリシリコン
膜との複合膜を形成してもよい。さらに、このポリシリ
コン膜１８を形成しなくてもよい。
【００６６】次に、ポリシリコン膜１８上に導電膜１９
（図１６参照）を形成する。そして、導電膜１９上にレ
ジストパターン（図示せず）を形成し、このレジストパ
ターンをマスクとして異方性エッチングにより導電膜１
９、ポリシリコン膜１２、１７、１８およびシリコン酸
化膜１１、１５（図１５参照）の一部を除去することに
より、電界効果型トランジスタのゲート電極２５ａ〜２
５ｅとゲート絶縁膜２６、２８（図１６参照）を形成す
る。その後、レジストパターンを除去する。これによ
り、図１６に示すような構造を得る。ここで、導電膜１
９を形成せず、ポリシリコン膜１８上にレジストパター
ンを形成し、ゲート電極２５ａ〜２５ｅとゲート絶縁膜
２６、２８を形成してもよい。
（図１６参照）を形成する。そして、導電膜１９上にレ
ジストパターン（図示せず）を形成し、このレジストパ
ターンをマスクとして異方性エッチングにより導電膜１
９、ポリシリコン膜１２、１７、１８およびシリコン酸
化膜１１、１５（図１５参照）の一部を除去することに
より、電界効果型トランジスタのゲート電極２５ａ〜２
５ｅとゲート絶縁膜２６、２８（図１６参照）を形成す
る。その後、レジストパターンを除去する。これによ
り、図１６に示すような構造を得る。ここで、導電膜１
９を形成せず、ポリシリコン膜１８上にレジストパター
ンを形成し、ゲート電極２５ａ〜２５ｅとゲート絶縁膜
２６、２８を形成してもよい。
【００６７】その後、従来の半導体記憶装置の製造工程
と同様にして、ゲート電極２５ａ〜２５ｅを覆う絶縁
膜、これらの電界効果型トランジスタのソース／ドレイ
ン領域、アルミ配線などを形成する。このようにして、
半導体記憶装置を製造する。
と同様にして、ゲート電極２５ａ〜２５ｅを覆う絶縁
膜、これらの電界効果型トランジスタのソース／ドレイ
ン領域、アルミ配線などを形成する。このようにして、
半導体記憶装置を製造する。
【００６８】ここで、図８において示したｐ型の不純物
１３であるボロンの注入量と電界効果型トランジスタの
しきい値電圧との関係を図１７を参照して説明する。こ
こで、図１７は、図８に示した工程において注入された
ボロンのドーズ量と領域Ｂにおいて形成されるｐ型の電
界効果型トランジスタのしきい値電圧との関係を示すグ
ラフである。このｐ型の電界効果型トランジスタのゲー
ト長は０．６μｍに設定されている。
１３であるボロンの注入量と電界効果型トランジスタの
しきい値電圧との関係を図１７を参照して説明する。こ
こで、図１７は、図８に示した工程において注入された
ボロンのドーズ量と領域Ｂにおいて形成されるｐ型の電
界効果型トランジスタのしきい値電圧との関係を示すグ
ラフである。このｐ型の電界効果型トランジスタのゲー
ト長は０．６μｍに設定されている。
【００６９】図１７を参照して、ｐ型の不純物１３（図
８参照）であるボロンを注入しない場合の電界効果型ト
ランジスタのしきい値電圧は−０．８Ｖ程度である。そ
して、ボロンを、加速電圧５ｋｅＶ、ドーズ量２．０×
１０12／ｃｍ2 という条件で追加注入した場合には、し
きい値電圧は−０．６Ｖ程度となる。また、ボロンのド
ーズ量を５．０×１０12程度とした場合には、しきい値
電圧は−０．２Ｖ程度となっていることがわかる。この
ように、しきい値電圧の絶対値を小さくすることによ
り、低い電圧においてもより多くのドレイン電流を得る
ことができる。また、領域Ｂにおいて形成されるｐ型電
界効果型トランジスタのゲート絶縁膜２８（図１６参
照）の膜厚は、２〜４ｎｍ程度と薄膜化されており、こ
れによってもより多くのドレイン電流を得ることができ
る。これによって、周辺回路領域における電界効果型ト
ランジスタの動作速度などの性能をより向上させること
ができる。この結果、周辺回路領域における半導体素子
の高速動作が可能となり、ＤＲＡＭなどの半導体記憶装
置の高速動作が可能となる。
８参照）であるボロンを注入しない場合の電界効果型ト
ランジスタのしきい値電圧は−０．８Ｖ程度である。そ
して、ボロンを、加速電圧５ｋｅＶ、ドーズ量２．０×
１０12／ｃｍ2 という条件で追加注入した場合には、し
きい値電圧は−０．６Ｖ程度となる。また、ボロンのド
ーズ量を５．０×１０12程度とした場合には、しきい値
電圧は−０．２Ｖ程度となっていることがわかる。この
ように、しきい値電圧の絶対値を小さくすることによ
り、低い電圧においてもより多くのドレイン電流を得る
ことができる。また、領域Ｂにおいて形成されるｐ型電
界効果型トランジスタのゲート絶縁膜２８（図１６参
照）の膜厚は、２〜４ｎｍ程度と薄膜化されており、こ
れによってもより多くのドレイン電流を得ることができ
る。これによって、周辺回路領域における電界効果型ト
ランジスタの動作速度などの性能をより向上させること
ができる。この結果、周辺回路領域における半導体素子
の高速動作が可能となり、ＤＲＡＭなどの半導体記憶装
置の高速動作が可能となる。
【００７０】ここで、本発明の実施の形態では、図８に
示すように、領域ＡおよびＢという、ｎ型およびｐ型の
電界効果型トランジスタを形成する領域においてそれぞ
れ薄いゲート絶縁膜を形成し、かつ、ｐ型の不純物１３
（図８参照）を比較的低エネルギーでイオン注入するこ
とによって、電界効果型トランジスタのしきい値電圧を
調節する場合について述べたが、この不純物を注入する
ことによってしきい値電圧を変える領域については、ｎ
型の電界効果型のトランジスタのみが形成される領域に
対して行なってもよく、また同様に、ｐ型の電界効果型
トランジスタが形成される領域についてのみ行なっても
同様の効果が得られる。
示すように、領域ＡおよびＢという、ｎ型およびｐ型の
電界効果型トランジスタを形成する領域においてそれぞ
れ薄いゲート絶縁膜を形成し、かつ、ｐ型の不純物１３
（図８参照）を比較的低エネルギーでイオン注入するこ
とによって、電界効果型トランジスタのしきい値電圧を
調節する場合について述べたが、この不純物を注入する
ことによってしきい値電圧を変える領域については、ｎ
型の電界効果型のトランジスタのみが形成される領域に
対して行なってもよく、また同様に、ｐ型の電界効果型
トランジスタが形成される領域についてのみ行なっても
同様の効果が得られる。
【００７１】また、ｐ型の電界効果型トランジスタは埋
込チャネル型を用いているが、これに代わって表面チャ
ネル型の素子を用いても同様の効果を得ることができ
る。
込チャネル型を用いているが、これに代わって表面チャ
ネル型の素子を用いても同様の効果を得ることができ
る。
【００７２】（実施の形態２）図１８は、本発明の実施
の形態２による半導体記憶装置の製造工程を説明するた
めの断面図である。以下、図１８を用いて、本発明の実
施の形態２による半導体記憶装置の製造工程を説明す
る。
の形態２による半導体記憶装置の製造工程を説明するた
めの断面図である。以下、図１８を用いて、本発明の実
施の形態２による半導体記憶装置の製造工程を説明す
る。
【００７３】まず、図１〜８および図１２〜１４に示し
た本発明の実施の形態１による半導体記憶装置の製造工
程を実施した後、領域Ｄ（図１８参照）以外の領域にレ
ジストパターン（図示せず）を形成する。このレジスト
パターンをマスクとして、領域Ｄにおいて、シリコン酸
化膜１１（図１４参照）およびポリシリコン膜１２（図
１４参照）を除去する。その後、レジストパターンを除
去する。
た本発明の実施の形態１による半導体記憶装置の製造工
程を実施した後、領域Ｄ（図１８参照）以外の領域にレ
ジストパターン（図示せず）を形成する。このレジスト
パターンをマスクとして、領域Ｄにおいて、シリコン酸
化膜１１（図１４参照）およびポリシリコン膜１２（図
１４参照）を除去する。その後、レジストパターンを除
去する。
【００７４】そして、図１８に示すように、ポリシリコ
ン膜１２、１７をマスクとして、領域Ｄにおいて半導体
基板１にｎ型の不純物３２をイオン注入する。これによ
り、ｎ型の不純物領域３３を形成する。
ン膜１２、１７をマスクとして、領域Ｄにおいて半導体
基板１にｎ型の不純物３２をイオン注入する。これによ
り、ｎ型の不純物領域３３を形成する。
【００７５】この後、領域Ｄにおいて、シリコン酸化膜
１１、１５と異なる膜厚を有する酸化膜（図示せず）を
形成する。そして、本発明の実施の形態１に示した工程
と同様の工程を用いて、ゲート電極、ソース／ドレイン
領域などを形成することにより、半導体記憶装置を形成
する。
１１、１５と異なる膜厚を有する酸化膜（図示せず）を
形成する。そして、本発明の実施の形態１に示した工程
と同様の工程を用いて、ゲート電極、ソース／ドレイン
領域などを形成することにより、半導体記憶装置を形成
する。
【００７６】このように、シリコン酸化膜１１および１
５と異なる膜厚を有するゲート絶縁膜を有する電界効果
型トランジスタを領域Ｄにおいて形成する場合にも、図
８に示した工程と同様に、領域Ｄ以外の領域において形
成されているポリシリコン膜１２、１７をマスクとし
て、ｎ型の不純物３２を半導体基板１に注入することに
より、ｎ型の不純物領域３３を形成することができる。
このようにすることで、ｎ型の不純物領域３３を形成す
るために従来必要であったレジストパターンを形成する
工程を省略することができる。このため、１つの半導体
基板上において３つの異なる膜厚を有するゲート絶縁膜
を形成するような場合にも、本発明の実施の形態１と同
様に半導体記憶装置の製造工程を簡略化することができ
る。
５と異なる膜厚を有するゲート絶縁膜を有する電界効果
型トランジスタを領域Ｄにおいて形成する場合にも、図
８に示した工程と同様に、領域Ｄ以外の領域において形
成されているポリシリコン膜１２、１７をマスクとし
て、ｎ型の不純物３２を半導体基板１に注入することに
より、ｎ型の不純物領域３３を形成することができる。
このようにすることで、ｎ型の不純物領域３３を形成す
るために従来必要であったレジストパターンを形成する
工程を省略することができる。このため、１つの半導体
基板上において３つの異なる膜厚を有するゲート絶縁膜
を形成するような場合にも、本発明の実施の形態１と同
様に半導体記憶装置の製造工程を簡略化することができ
る。
【００７７】（実施の形態３）本発明の実施の形態３に
よる半導体記憶装置の製造工程では、図１〜７に示した
本発明の実施の形態１による半導体記憶装置の製造工程
を実施した後、図８に示すｐ型の不純物１３であるボロ
ンの注入工程において、このボロンの加速電圧を２０〜
５０ｋｅＶとする。
よる半導体記憶装置の製造工程では、図１〜７に示した
本発明の実施の形態１による半導体記憶装置の製造工程
を実施した後、図８に示すｐ型の不純物１３であるボロ
ンの注入工程において、このボロンの加速電圧を２０〜
５０ｋｅＶとする。
【００７８】このため、本発明の実施の形態１による半
導体記憶装置の製造工程におけるように、ボロンを２０
ｋｅＶ未満の加速電圧により半導体基板１に注入する場
合より、半導体基板１の表面からより深い領域において
ｐ型の不純物領域を形成することができる。これによ
り、図８に示すように、領域ＡおよびＢというそれぞれ
ｎ型およびｐ型の電界効果型トランジスタが形成される
半導体基板１の領域に同時にｐ型の不純物１３であるボ
ロンを注入する場合にも、半導体基板１の主表面からご
く近い領域においてｐ型の不純物であるボロンの濃度が
高くなることを防止できる。この結果、領域Ａにおいて
形成されるｎ型電界効果型トランジスタのしきい値電圧
が必要以上に上昇することを防止できる。
導体記憶装置の製造工程におけるように、ボロンを２０
ｋｅＶ未満の加速電圧により半導体基板１に注入する場
合より、半導体基板１の表面からより深い領域において
ｐ型の不純物領域を形成することができる。これによ
り、図８に示すように、領域ＡおよびＢというそれぞれ
ｎ型およびｐ型の電界効果型トランジスタが形成される
半導体基板１の領域に同時にｐ型の不純物１３であるボ
ロンを注入する場合にも、半導体基板１の主表面からご
く近い領域においてｐ型の不純物であるボロンの濃度が
高くなることを防止できる。この結果、領域Ａにおいて
形成されるｎ型電界効果型トランジスタのしきい値電圧
が必要以上に上昇することを防止できる。
【００７９】また同時に、領域Ｂにおいては、ｐ型の不
純物１３であるボロンと、半導体基板１のｎ型ウェル７
に存在していたｎ型の不純物とが打ち消し合う。このた
め、この領域Ｂにおけるｎ型不純物の実効濃度を低下さ
せることができる。この結果、領域Ｂにおいては、ｐ型
の電界効果型トランジスタのしきい値電圧をある程度低
下させることができる。
純物１３であるボロンと、半導体基板１のｎ型ウェル７
に存在していたｎ型の不純物とが打ち消し合う。このた
め、この領域Ｂにおけるｎ型不純物の実効濃度を低下さ
せることができる。この結果、領域Ｂにおいては、ｐ型
の電界効果型トランジスタのしきい値電圧をある程度低
下させることができる。
【００８０】（実施の形態４）図１９〜２３は、本発明
の実施の形態４による半導体記憶装置の製造工程を説明
するための断面図である。図１９〜２３を参照して、以
下に本発明の実施の形態４による半導体記憶装置の製造
工程を説明する。
の実施の形態４による半導体記憶装置の製造工程を説明
するための断面図である。図１９〜２３を参照して、以
下に本発明の実施の形態４による半導体記憶装置の製造
工程を説明する。
【００８１】まず、図１〜７に示した本発明の実施の形
態１による半導体記憶装置の製造工程と同様の工程を実
施することにより、図１９に示すような構造を得る。こ
こで、本発明の実施の形態４による半導体記憶装置は、
基本的には図７に示した本発明の実施の形態１による半
導体記憶装置と同様の構造を備える。しかし、この本発
明の実施の形態４による半導体記憶装置においては、領
域Ａ〜Ｃにおいて、半導体基板１にｎ型ウェル７が形成
されている。そして、領域Ａは、基板電位の固定領域と
して利用される。
態１による半導体記憶装置の製造工程と同様の工程を実
施することにより、図１９に示すような構造を得る。こ
こで、本発明の実施の形態４による半導体記憶装置は、
基本的には図７に示した本発明の実施の形態１による半
導体記憶装置と同様の構造を備える。しかし、この本発
明の実施の形態４による半導体記憶装置においては、領
域Ａ〜Ｃにおいて、半導体基板１にｎ型ウェル７が形成
されている。そして、領域Ａは、基板電位の固定領域と
して利用される。
【００８２】次に、図２０に示すように、レジストパタ
ーン４ｆをマスクとして用いて、領域ＡおよびＢにおい
て、ポリシリコン膜１２およびシリコン酸化膜１１を除
去する。そして、レジストパターン４ｆをマスクとし
て、半導体基板１にｎ型の不純物２０であるリンまたは
ヒ素を注入する。このイオン注入においては、加速電圧
が１００〜４００ｋｅＶ程度の中エネルギー、ドーズ量
が１．０×１０12〜１．０×１０13／ｃｍ2 という条件
を用いる。このリンまたはヒ素などの注入により、半導
体基板１の主表面から０．３μｍ程度の深さに位置する
領域に、比較的高濃度のｎ型の不純物領域２１を形成す
る。この際、加速電圧としては、２００〜４ｋｅＶ程度
のエネルギーを用いることがより好ましい。これによ
り、リンやヒ素によるｎ型の不純物領域２１を、半導体
基板１の主表面から０．３μｍ程度の深さに位置する領
域により容易に位置させることができる。
ーン４ｆをマスクとして用いて、領域ＡおよびＢにおい
て、ポリシリコン膜１２およびシリコン酸化膜１１を除
去する。そして、レジストパターン４ｆをマスクとし
て、半導体基板１にｎ型の不純物２０であるリンまたは
ヒ素を注入する。このイオン注入においては、加速電圧
が１００〜４００ｋｅＶ程度の中エネルギー、ドーズ量
が１．０×１０12〜１．０×１０13／ｃｍ2 という条件
を用いる。このリンまたはヒ素などの注入により、半導
体基板１の主表面から０．３μｍ程度の深さに位置する
領域に、比較的高濃度のｎ型の不純物領域２１を形成す
る。この際、加速電圧としては、２００〜４ｋｅＶ程度
のエネルギーを用いることがより好ましい。これによ
り、リンやヒ素によるｎ型の不純物領域２１を、半導体
基板１の主表面から０．３μｍ程度の深さに位置する領
域により容易に位置させることができる。
【００８３】このように、比較的高濃度のｎ型の不純物
領域２１を形成するので、領域Ｂにおいてｐ型の電界効
果型トランジスタを形成する場合に、このｐ型の電界効
果型トランジスタのソース領域またはドレイン領域の周
囲の空乏層の広がりを小さくすることができる。この結
果、ソース領域またはドレイン領域と他の各々の素子と
の間の距離を従来より小さくすることができる。（具体
的には、領域ＡとＢとの間のフィールド酸化膜２の幅を
従来より小さくすることが可能となる。）これにより、
半導体記憶装置をより高集積化することが可能となる。
領域２１を形成するので、領域Ｂにおいてｐ型の電界効
果型トランジスタを形成する場合に、このｐ型の電界効
果型トランジスタのソース領域またはドレイン領域の周
囲の空乏層の広がりを小さくすることができる。この結
果、ソース領域またはドレイン領域と他の各々の素子と
の間の距離を従来より小さくすることができる。（具体
的には、領域ＡとＢとの間のフィールド酸化膜２の幅を
従来より小さくすることが可能となる。）これにより、
半導体記憶装置をより高集積化することが可能となる。
【００８４】そして、この不純物の加速電圧を調整する
ことにより、ソース／ドレイン領域の周囲の空乏層の広
がりを小さくすることが有効にできるようにｎ型の不純
物領域２１が形成される領域の深さを調節することがで
きる。
ことにより、ソース／ドレイン領域の周囲の空乏層の広
がりを小さくすることが有効にできるようにｎ型の不純
物領域２１が形成される領域の深さを調節することがで
きる。
【００８５】また、図２０に示した工程において、領域
ＡおよびＢにｐ型の不純物１３を比較的低エネルギーで
注入することにより、ｐ型高濃度不純物領域１４を形成
してもよい。
ＡおよびＢにｐ型の不純物１３を比較的低エネルギーで
注入することにより、ｐ型高濃度不純物領域１４を形成
してもよい。
【００８６】次に、図１２〜１６に示した本発明の実施
の形態１による半導体記憶装置の製造工程を実施するこ
とにより、図２１に示すように、ゲート電極２５ａ〜２
５ｄおよびゲート絶縁膜２６、２８を形成する。ここ
で、領域Ａは、基板電位の固定領域として利用されるた
め、ゲート電極などは形成しない。
の形態１による半導体記憶装置の製造工程を実施するこ
とにより、図２１に示すように、ゲート電極２５ａ〜２
５ｄおよびゲート絶縁膜２６、２８を形成する。ここ
で、領域Ａは、基板電位の固定領域として利用されるた
め、ゲート電極などは形成しない。
【００８７】次に、図２２に示すように、領域Ｂおよび
Ｃにおいて、半導体基板１の主表面とゲート電極２５
ｂ、２５ｃとの上にレジストパターン４ｇを形成する。
そして、このレジストパターン４ｇをマスクとして、メ
モリセル領域および領域Ａ、Ｄにおいて、半導体基板１
にｎ型の不純物２２であるリンやヒ素などをイオン注入
する。これにより、ｎ型の電界効果型トランジスタのソ
ース／ドレイン領域２３ａ、２３ｂおよび領域Ａにおけ
る基板電位固定用のｎ型の高濃度不純物領域２４を形成
する。
Ｃにおいて、半導体基板１の主表面とゲート電極２５
ｂ、２５ｃとの上にレジストパターン４ｇを形成する。
そして、このレジストパターン４ｇをマスクとして、メ
モリセル領域および領域Ａ、Ｄにおいて、半導体基板１
にｎ型の不純物２２であるリンやヒ素などをイオン注入
する。これにより、ｎ型の電界効果型トランジスタのソ
ース／ドレイン領域２３ａ、２３ｂおよび領域Ａにおけ
る基板電位固定用のｎ型の高濃度不純物領域２４を形成
する。
【００８８】この後、ｐ型の電界効果型トランジスタの
ソース／ドレイン領域、ゲート電極２５ａ〜２５ｄを保
護するための絶縁膜、アルミ配線などを形成する工程
を、本発明の実施の形態１による半導体記憶装置の製造
工程と同様に行なう。このようにして、本発明の実施の
形態４による半導体記憶装置の製造工程を行なう。
ソース／ドレイン領域、ゲート電極２５ａ〜２５ｄを保
護するための絶縁膜、アルミ配線などを形成する工程
を、本発明の実施の形態１による半導体記憶装置の製造
工程と同様に行なう。このようにして、本発明の実施の
形態４による半導体記憶装置の製造工程を行なう。
【００８９】なお、図２０に示すように、ｎ型の不純物
領域２１を形成することにより、領域Ｂにおいて形成さ
れるｐ型の電界効果型トランジスタにおけるソース領域
またはドレイン領域と領域Ａとの間の距離（領域ＡとＢ
との間のフィールド酸化膜２の幅）を、従来の１〜２μ
ｍ程度という値から、０．５μｍ程度にまで短くするこ
とが可能となる。
領域２１を形成することにより、領域Ｂにおいて形成さ
れるｐ型の電界効果型トランジスタにおけるソース領域
またはドレイン領域と領域Ａとの間の距離（領域ＡとＢ
との間のフィールド酸化膜２の幅）を、従来の１〜２μ
ｍ程度という値から、０．５μｍ程度にまで短くするこ
とが可能となる。
【００９０】また、この実施の形態４による半導体記憶
装置の製造工程では、ｐ型の電界効果型トランジスタが
形成される領域（領域Ｂ）においてそのｐ型の電界効果
型トランジスタのゲート絶縁膜２８（図２３参照）が比
較的薄く、ｎ型の不純物領域２１（図２３参照）を自己
整合的に形成する場合について述べたが、これはｎ型の
電界効果型トランジスタを形成する領域に対しても応用
することができ、同様の効果を得ることができる。
装置の製造工程では、ｐ型の電界効果型トランジスタが
形成される領域（領域Ｂ）においてそのｐ型の電界効果
型トランジスタのゲート絶縁膜２８（図２３参照）が比
較的薄く、ｎ型の不純物領域２１（図２３参照）を自己
整合的に形成する場合について述べたが、これはｎ型の
電界効果型トランジスタを形成する領域に対しても応用
することができ、同様の効果を得ることができる。
【００９１】また、このようにｎ型の不純物領域２１を
形成することにより、電界効果型トランジスタなどの半
導体素子の微細化、高集積化を図ることができるので、
微細化、高集積化の要求が特に強い半導体記憶装置に対
しては、この発明は特に有効である。
形成することにより、電界効果型トランジスタなどの半
導体素子の微細化、高集積化を図ることができるので、
微細化、高集積化の要求が特に強い半導体記憶装置に対
しては、この発明は特に有効である。
【００９２】また、図２０において、メモリセル領域上
にレジストパターン４ｆを形成せず、メモリセル領域に
おける半導体基板１に対してもｎ型の不純物２０である
リンもしくはヒ素を注入し、メモリセル領域においてｎ
型の不純物領域を半導体基板１の主表面から０．３μｍ
程度の深さの位置に形成してもよい。このようにするこ
とで、メモリセル領域においては、半導体基板１の表面
からの深さが０．３μｍ程度の領域において、注入した
ｎ型の不純物とこのｎ型不純物の注入前から存在してい
たｐ型の不純物とが打ち消し合い、ｐ型の不純物の濃度
を低下させることができる。これにより、メモリセル領
域にｎ型の電界効果型トランジスタを形成した際、その
電界効果型トランジスタのソース／ドレイン領域と半導
体基板１との間の電界を緩和することができる。そして
一方、周辺回路領域における領域Ｂにおいては、上記説
明したように不純物領域２１を形成することにより、半
導体記憶装置の微細化、高集積化を図ることができる。
にレジストパターン４ｆを形成せず、メモリセル領域に
おける半導体基板１に対してもｎ型の不純物２０である
リンもしくはヒ素を注入し、メモリセル領域においてｎ
型の不純物領域を半導体基板１の主表面から０．３μｍ
程度の深さの位置に形成してもよい。このようにするこ
とで、メモリセル領域においては、半導体基板１の表面
からの深さが０．３μｍ程度の領域において、注入した
ｎ型の不純物とこのｎ型不純物の注入前から存在してい
たｐ型の不純物とが打ち消し合い、ｐ型の不純物の濃度
を低下させることができる。これにより、メモリセル領
域にｎ型の電界効果型トランジスタを形成した際、その
電界効果型トランジスタのソース／ドレイン領域と半導
体基板１との間の電界を緩和することができる。そして
一方、周辺回路領域における領域Ｂにおいては、上記説
明したように不純物領域２１を形成することにより、半
導体記憶装置の微細化、高集積化を図ることができる。
【００９３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００９４】
【発明の効果】以上のように、請求項１〜８に記載の発
明によれば、ゲート絶縁膜の形成工程において同時にし
きい値電圧の調節のためのイオン注入工程を行なうこと
ができるので、しきい値電圧およびゲート絶縁膜の膜厚
がそれぞれ異なる複数の電界効果型トランジスタを備え
る半導体装置を、従来よりも簡略した工程で製造するこ
とが可能となる。
明によれば、ゲート絶縁膜の形成工程において同時にし
きい値電圧の調節のためのイオン注入工程を行なうこと
ができるので、しきい値電圧およびゲート絶縁膜の膜厚
がそれぞれ異なる複数の電界効果型トランジスタを備え
る半導体装置を、従来よりも簡略した工程で製造するこ
とが可能となる。
【図１】 本発明の実施の形態１による半導体装置の製
造工程の第１工程を説明するための断面図である。
造工程の第１工程を説明するための断面図である。
【図２】 本発明の実施の形態１による半導体装置の製
造工程の第２工程を説明するための断面図である。
造工程の第２工程を説明するための断面図である。
【図３】 本発明の実施の形態１による半導体装置の製
造工程の第３工程を説明するための断面図である。
造工程の第３工程を説明するための断面図である。
【図４】 本発明の実施の形態１による半導体装置の製
造工程の第４工程を説明するための断面図である。
造工程の第４工程を説明するための断面図である。
【図５】 本発明の実施の形態１による半導体装置の製
造工程の第５工程を説明するための断面図である。
造工程の第５工程を説明するための断面図である。
【図６】 本発明の実施の形態１による半導体装置の製
造工程の第６工程を説明するための断面図である。
造工程の第６工程を説明するための断面図である。
【図７】 本発明の実施の形態１による半導体装置の製
造工程の第７工程を説明するための断面図である。
造工程の第７工程を説明するための断面図である。
【図８】 本発明の実施の形態１による半導体装置の製
造工程の第８工程を説明するための断面図である。
造工程の第８工程を説明するための断面図である。
【図９】 図８に示した半導体装置の断面図の領域Ｂお
よびＣ部分の拡大図である。
よびＣ部分の拡大図である。
【図１０】 図９において示した領域Ｂでの線分１００
−１００断面における半導体基板の表面からの深さと不
純物濃度との関係を示すグラフである。
−１００断面における半導体基板の表面からの深さと不
純物濃度との関係を示すグラフである。
【図１１】 図９において示した領域Ｃでの線分２００
−２００断面における半導体基板の表面からの深さと不
純物濃度との関係を示すグラフである。
−２００断面における半導体基板の表面からの深さと不
純物濃度との関係を示すグラフである。
【図１２】 本発明の実施の形態１による半導体装置の
製造工程の第９工程を説明するための断面図である。
製造工程の第９工程を説明するための断面図である。
【図１３】 本発明の実施の形態１による半導体装置の
製造工程の第１０工程を説明するための断面図である。
製造工程の第１０工程を説明するための断面図である。
【図１４】 本発明の実施の形態１による半導体装置の
製造工程の第１１工程を説明するための断面図である。
製造工程の第１１工程を説明するための断面図である。
【図１５】 本発明の実施の形態１による半導体装置の
製造工程の第１２工程を説明するための断面図である。
製造工程の第１２工程を説明するための断面図である。
【図１６】 本発明の実施の形態１による半導体装置の
製造工程の第１３工程を説明するための断面図である。
製造工程の第１３工程を説明するための断面図である。
【図１７】 図８に示した工程におけるボロンのドーズ
量と電界効果型トランジスタのしきい値電圧との関係を
示すグラフである。
量と電界効果型トランジスタのしきい値電圧との関係を
示すグラフである。
【図１８】 本発明の実施の形態２による半導体装置の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図１９】 本発明の実施の形態４による半導体装置の
製造工程の第１工程を説明するための断面図である。
製造工程の第１工程を説明するための断面図である。
【図２０】 本発明の実施の形態４による半導体装置の
製造工程の第２工程を説明するための断面図である。
製造工程の第２工程を説明するための断面図である。
【図２１】 本発明の実施の形態４による半導体装置の
製造工程の第３工程を説明するための断面図である。
製造工程の第３工程を説明するための断面図である。
【図２２】 本発明の実施の形態４による半導体装置の
製造工程の第４工程を説明するための断面図である。
製造工程の第４工程を説明するための断面図である。
【図２３】 本発明の実施の形態４による半導体装置の
製造工程の第５工程を説明するための断面図である。
製造工程の第５工程を説明するための断面図である。
【図２４】 従来の半導体装置の製造工程の第１工程を
説明するための断面図である。
説明するための断面図である。
【図２５】 従来の半導体装置の製造工程の第２工程を
説明するための断面図である。
説明するための断面図である。
１ 半導体基板、２ フィールド酸化膜、３，１１，１
５，１６ シリコン酸化膜、４ａ〜４ｇ レジストパタ
ーン、５，２０，２２，３２ ｎ型不純物、６，９，１
３ ｐ型不純物、７ ｎ型ウェル、８ ｐ型不純物埋込
領域、１４，２７ ｐ型高濃度不純物領域、１０ ｐ型
ウェル、１２，１７，１８ ポリシリコン膜、１９ 導
電体膜、２５ａ〜２５ｅ ゲート電極、２６，２８ ゲ
ート絶縁膜、２３ａ，２３ｂ ソース／ドレイン領域、
２４ 基板電位固定用ｎ型高濃度不純物領域、２１，３
０ａ〜３０ｃ，３３ ｎ型不純物領域、３１ａ〜３１ｃ
ｐ型不純物領域。
５，１６ シリコン酸化膜、４ａ〜４ｇ レジストパタ
ーン、５，２０，２２，３２ ｎ型不純物、６，９，１
３ ｐ型不純物、７ ｎ型ウェル、８ ｐ型不純物埋込
領域、１４，２７ ｐ型高濃度不純物領域、１０ ｐ型
ウェル、１２，１７，１８ ポリシリコン膜、１９ 導
電体膜、２５ａ〜２５ｅ ゲート電極、２６，２８ ゲ
ート絶縁膜、２３ａ，２３ｂ ソース／ドレイン領域、
２４ 基板電位固定用ｎ型高濃度不純物領域、２１，３
０ａ〜３０ｃ，３３ ｎ型不純物領域、３１ａ〜３１ｃ
ｐ型不純物領域。
Claims (8)
- 【請求項１】 第１および第２の電界効果型トランジス
タを形成する領域を有する半導体基板上に第１のゲート
絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１の保護膜を形成する工
程と、 前記第２の電界効果型トランジスタを形成する領域にお
いて、前記第１のゲート絶縁膜および前記第１の保護膜
を除去することにより、前記半導体基板の表面を露出さ
せるとともに、前記第１の電界効果型トランジスタを形
成する領域において、前記第１の保護膜を残存させる工
程と、 前記第１の保護膜をマスクとして、前記第２の電界効果
型トランジスタを形成する領域において、前記半導体基
板に不純物を注入する工程とを備える、半導体装置の製
造方法。 - 【請求項２】 前記第２の電界効果型トランジスタを形
成する領域において、前記半導体基板上に第２のゲート
絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に第２の保護膜を形成する工
程と、 前記第１の電界効果型トランジスタを形成する領域にお
いて、前記第１のゲート絶縁膜および前記第１の保護膜
を除去することにより、前記半導体基板の表面を露出さ
せるとともに、前記第２の電界効果型トランジスタを形
成する領域において、前記第２の保護膜を残存させる工
程と、 前記第２の保護膜をマスクとして、前記第１の電界効果
型トランジスタを形成する領域において、前記半導体基
板に不純物を注入する工程とを備える、請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記第２の電界効果型トランジスタを形
成する領域は、第３および第４の電界効果型トランジス
タを形成する領域を含み、 前記第２の電界効果型トランジスタを形成する領域にお
いて、前記半導体基板上に第２のゲート絶縁膜を形成す
る工程と、 前記第２のゲート絶縁膜上に第２の保護膜を形成する工
程と、 前記第３の電界効果型トランジスタを形成する領域にお
いて、前記第２のゲート絶縁膜および前記第２の保護膜
を除去することにより、前記半導体基板の表面を露出さ
せるとともに、前記第４の電界効果型トランジスタを形
成する領域において、前記第２の保護膜を残存させる工
程と、 前記第２の保護膜をマスクとして、前記第３の電界効果
型トランジスタを形成する領域において、前記半導体基
板に不純物を注入する工程とを備える、請求項１に記載
の半導体装置の製造方法。 - 【請求項４】 前記半導体基板に不純物を注入する工程
は、前記半導体基板の表面近傍に不純物領域を形成する
工程を含む、請求項１〜３のいずれか１項に記載の半導
体装置の製造方法。 - 【請求項５】 前記半導体基板に不純物を注入する工程
において、イオン注入法を用い、前記イオン注入法にお
ける不純物イオンの加速電圧が５ｋｅＶ以上、２０ｋｅ
Ｖ未満である、請求項４に記載の半導体装置の製造方
法。 - 【請求項６】 前記半導体基板に不純物を注入する工程
において、イオン注入法を用い、前記イオン注入法にお
ける不純物イオンの加速電圧が２０ｋｅＶ以上、５０ｋ
ｅＶ以下である、請求項４に記載の半導体装置の製造方
法。 - 【請求項７】 前記半導体基板に不純物を注入する工程
は、前記半導体基板の表面からの距離が０．２μｍ以
上、０．４μｍ以下となる前記半導体基板の内部の領域
に、不純物領域を形成する工程を含む、請求項１〜３の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項８】 前記半導体基板に不純物を注入する工程
において、イオン注入法を用い、前記イオン注入法にお
ける不純物イオンの加速電圧が１００ｋｅＶ以上、４０
０ｋｅＶ以下である、請求項７に記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089770A JPH11289061A (ja) | 1998-04-02 | 1998-04-02 | 半導体装置の製造方法 |
| US09/158,602 US6228697B1 (en) | 1998-04-02 | 1998-09-23 | Method of manufacturing semiconductor device including field effect transistors |
| KR1019980047379A KR100302976B1 (ko) | 1998-04-02 | 1998-11-05 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089770A JPH11289061A (ja) | 1998-04-02 | 1998-04-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289061A true JPH11289061A (ja) | 1999-10-19 |
Family
ID=13979931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089770A Pending JPH11289061A (ja) | 1998-04-02 | 1998-04-02 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6228697B1 (ja) |
| JP (1) | JPH11289061A (ja) |
| KR (1) | KR100302976B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315845B1 (ko) * | 1998-11-18 | 2001-12-12 | 포만 제프리 엘 | 마이크로전자 디바이스 |
| KR100530287B1 (ko) * | 2001-08-10 | 2005-11-22 | 산요덴키가부시키가이샤 | 반도체 장치와 그 제조 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3916386B2 (ja) * | 2000-08-28 | 2007-05-16 | シャープ株式会社 | 半導体装置の製造方法及びフォトリソグラフィ用マスク |
| US6562675B1 (en) * | 2001-08-17 | 2003-05-13 | Cypress Semiconductor Corp. | Adjustment of threshold voltages of selected NMOS and PMOS transistors using fewer masking steps |
| CN100514650C (zh) * | 2003-04-10 | 2009-07-15 | 富士通微电子株式会社 | 半导体装置及其制造方法 |
| JP4002219B2 (ja) | 2003-07-16 | 2007-10-31 | 株式会社ルネサステクノロジ | 半導体装置及び半導体装置の製造方法 |
| KR100719219B1 (ko) * | 2005-09-20 | 2007-05-16 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3059442B2 (ja) | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0783122B2 (ja) * | 1988-12-01 | 1995-09-06 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP3226053B2 (ja) * | 1992-06-03 | 2001-11-05 | 富士電機株式会社 | 半導体装置の製造方法 |
| US5502009A (en) | 1995-02-16 | 1996-03-26 | United Microelectronics Corp. | Method for fabricating gate oxide layers of different thicknesses |
| JP3133667B2 (ja) * | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5817551A (en) * | 1995-08-25 | 1998-10-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-04-02 JP JP10089770A patent/JPH11289061A/ja active Pending
- 1998-09-23 US US09/158,602 patent/US6228697B1/en not_active Expired - Fee Related
- 1998-11-05 KR KR1019980047379A patent/KR100302976B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315845B1 (ko) * | 1998-11-18 | 2001-12-12 | 포만 제프리 엘 | 마이크로전자 디바이스 |
| KR100530287B1 (ko) * | 2001-08-10 | 2005-11-22 | 산요덴키가부시키가이샤 | 반도체 장치와 그 제조 방법 |
| US7045860B2 (en) | 2001-08-10 | 2006-05-16 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100302976B1 (ko) | 2001-11-02 |
| KR19990081780A (ko) | 1999-11-15 |
| US6228697B1 (en) | 2001-05-08 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
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