JPS60227474A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPS60227474A JPS60227474A JP59084584A JP8458484A JPS60227474A JP S60227474 A JPS60227474 A JP S60227474A JP 59084584 A JP59084584 A JP 59084584A JP 8458484 A JP8458484 A JP 8458484A JP S60227474 A JPS60227474 A JP S60227474A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- oxide film
- distribution
- drain
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000009826 distribution Methods 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 abstract description 13
- 238000005468 ion implantation Methods 0.000 abstract description 10
- 150000002500 ions Chemical class 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 239000010408 film Substances 0.000 abstract 5
- 238000002513 implantation Methods 0.000 abstract 1
- 239000010409 thin film Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009828 non-uniform distribution Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はチャネル不純物濃度の分布を制御することによ
って絶縁耐圧特性をある水準に保ちつつしきい１直電圧
を制御しうる構造のＭＯＳ ）ランジスタの城、遣方法
に関するものである。
って絶縁耐圧特性をある水準に保ちつつしきい１直電圧
を制御しうる構造のＭＯＳ ）ランジスタの城、遣方法
に関するものである。
（従来技術とその問題点）
ＭＯＳ ）ランジスタの絶縁耐圧特性を低下させないた
めには、ドレイン近傍における電流経路に沿った方向の
電界強度がある程度以上強くならないように注意する必
要がある。そのためにはげレイン近傍における基板不純
物の製置を低い水準に保つことが必要である。一方、し
きい値電圧を所定の値に効果的に設定するには、少なく
ともチャネル領域のソース近傍に基板と同じ伝導形の不
純物を浅く存在せしめることが有効である。この両方の
要請を都合よく満たすためには、チャネル領域の基板と
同じ伝導形の不純物の分布において、ソース側でより高
く、ドレイン側でよシ低くなるような、チャネル方向に
沿った分布を形成することが必要となる。このような構
造として、現在では第１図に示すよりなりＭＯ８構造（
または別名ＤＳＡ構造）を用いるかまたは第２図に示す
ようなりＩＭＯ８構造を用いることが従来より行なわれ
ている。第１図において、４は低不純物濃度のシリコン
基板、１はソース領域、２はドレイン領域、３は基板４
と同一伝導形の不純物高濃度領域、６はダートポリシリ
コン電極である。以下の図において同−構酸部分には同
一番号を付して説明する。また、第２図において、７は
ランプ形状をなすゲートポリシリコン電極を示している
。これらの構造を用いることによって耐圧劣化やなだれ
現象、Ｓ１０□膜へのホットキャリア注入を抑制するこ
とができるが、ＤＭＯ８構造の場合、しきい値電圧を大
きく左右する基板不純物の濃度のピーク値及びピーク値
をなすチャネル方向の位置が横方向拡散によって決まる
ため、変動が大きく、従ってしきい値電圧の変動が大き
く、制御性が悪い。また、ＤＩＭＯ８構造の場合、チャ
ネル方向の不純物分布はゲートポリシリコンのサイドの
チー・平形状に大きく依存しておシ、テーパ形状の制御
性が悪いためにしきい値電圧の制御性が悪い。また、チ
ー・平形状を形成するための製造工程は、ダートポリシ
リコン膜にヒ素をイオン注入する等の工程を要するため
一般に複雑である。これらの理由によシ、耐圧特性を保
ちつつ、しきい値電圧を設定する従来の不純物のチャネ
ル方向の不均一分布形成方法には制御性の点において欠
点があった。
めには、ドレイン近傍における電流経路に沿った方向の
電界強度がある程度以上強くならないように注意する必
要がある。そのためにはげレイン近傍における基板不純
物の製置を低い水準に保つことが必要である。一方、し
きい値電圧を所定の値に効果的に設定するには、少なく
ともチャネル領域のソース近傍に基板と同じ伝導形の不
純物を浅く存在せしめることが有効である。この両方の
要請を都合よく満たすためには、チャネル領域の基板と
同じ伝導形の不純物の分布において、ソース側でより高
く、ドレイン側でよシ低くなるような、チャネル方向に
沿った分布を形成することが必要となる。このような構
造として、現在では第１図に示すよりなりＭＯ８構造（
または別名ＤＳＡ構造）を用いるかまたは第２図に示す
ようなりＩＭＯ８構造を用いることが従来より行なわれ
ている。第１図において、４は低不純物濃度のシリコン
基板、１はソース領域、２はドレイン領域、３は基板４
と同一伝導形の不純物高濃度領域、６はダートポリシリ
コン電極である。以下の図において同−構酸部分には同
一番号を付して説明する。また、第２図において、７は
ランプ形状をなすゲートポリシリコン電極を示している
。これらの構造を用いることによって耐圧劣化やなだれ
現象、Ｓ１０□膜へのホットキャリア注入を抑制するこ
とができるが、ＤＭＯ８構造の場合、しきい値電圧を大
きく左右する基板不純物の濃度のピーク値及びピーク値
をなすチャネル方向の位置が横方向拡散によって決まる
ため、変動が大きく、従ってしきい値電圧の変動が大き
く、制御性が悪い。また、ＤＩＭＯ８構造の場合、チャ
ネル方向の不純物分布はゲートポリシリコンのサイドの
チー・平形状に大きく依存しておシ、テーパ形状の制御
性が悪いためにしきい値電圧の制御性が悪い。また、チ
ー・平形状を形成するための製造工程は、ダートポリシ
リコン膜にヒ素をイオン注入する等の工程を要するため
一般に複雑である。これらの理由によシ、耐圧特性を保
ちつつ、しきい値電圧を設定する従来の不純物のチャネ
ル方向の不均一分布形成方法には制御性の点において欠
点があった。
（発明の目的）
本発明の目的は、このような従来の欠点を除去し、制御
性のよいチャネル方向の不純物分布を形成スるＭＯＳ
）ランジスタの製造方法を提供することにある。
性のよいチャネル方向の不純物分布を形成スるＭＯＳ
）ランジスタの製造方法を提供することにある。
（発明の構成）
本発明によるＭＯＳ ）ランジスタの製造方法は、ＭＯ
３）ランジスタのダート酸化膜領域に相当する領域にお
いて、ソース領域に相当する領域からドレイン領域に相
当する領域に向かう方向に沿って不均一な強度分布をな
す光照射を伴いつつ形成された熱酸化膜を通してチャネ
ル不純物をイオン注入することによって、不均一なチャ
ネル不純物分布を有する構造を形成することを特徴とし
ている。
３）ランジスタのダート酸化膜領域に相当する領域にお
いて、ソース領域に相当する領域からドレイン領域に相
当する領域に向かう方向に沿って不均一な強度分布をな
す光照射を伴いつつ形成された熱酸化膜を通してチャネ
ル不純物をイオン注入することによって、不均一なチャ
ネル不純物分布を有する構造を形成することを特徴とし
ている。
（構成の詳細な説明）
本発明は上述の方法を採ることによシ従来技術の問題点
を解決した。
を解決した。
まず、本発明のＭＯＳ ）ランジスタの製造方法の原理
について説明する。本発明の特徴的な製造工程はチャネ
ルドープ工程である。チャネルドープはダート酸化膜を
介したイオン注入によって行なう。分布を有するチャネ
ルドープを実現するために、チャネルイオン注入時のダ
ート酸化膜厚を不均一にしておく。これは以下のような
原理によって実現可能である。即ち、ゲート酸化膜形成
時の熱酸化工程を、光吸収マスクを介する等の手段によ
って空間的に不均一化した光照射を伴って行なう。この
ようにすれば、照射された光量に応じて空間的に異なっ
た厚さの酸化膜が形成される。この効果は例えば８．Ａ
、５ｃｈａｆｅｒ 、らによる、Ｊｏｕｒｎａ １ｏｆ
Ｖａｃｕｕｍ ５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎ
ｏｌｏｇｙ誌１９８１年第１９巻４９４頁に掲載の論文
によって証明されている。この効果によりてダート酸化
膜厚にソースドレイン方向に沿った分布を与えることが
できる。
について説明する。本発明の特徴的な製造工程はチャネ
ルドープ工程である。チャネルドープはダート酸化膜を
介したイオン注入によって行なう。分布を有するチャネ
ルドープを実現するために、チャネルイオン注入時のダ
ート酸化膜厚を不均一にしておく。これは以下のような
原理によって実現可能である。即ち、ゲート酸化膜形成
時の熱酸化工程を、光吸収マスクを介する等の手段によ
って空間的に不均一化した光照射を伴って行なう。この
ようにすれば、照射された光量に応じて空間的に異なっ
た厚さの酸化膜が形成される。この効果は例えば８．Ａ
、５ｃｈａｆｅｒ 、らによる、Ｊｏｕｒｎａ １ｏｆ
Ｖａｃｕｕｍ ５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎ
ｏｌｏｇｙ誌１９８１年第１９巻４９４頁に掲載の論文
によって証明されている。この効果によりてダート酸化
膜厚にソースドレイン方向に沿った分布を与えることが
できる。
従って、このダート酸化膜を介してチャネルドープを行
なうことによって、一般的に酸化膜厚のよシ薄い部分の
チャネル部へはよシ深くかつよシ高ドーズのチャネルド
ープを実現することができる。
なうことによって、一般的に酸化膜厚のよシ薄い部分の
チャネル部へはよシ深くかつよシ高ドーズのチャネルド
ープを実現することができる。
基板と同じ伝導形の不純物をチャネルドープする場合に
は、ソース側がよシ薄く、ドレイ／側がよシ厚くなるよ
うなｅ−）酸化膜の厚さ分布を採用することによって、
第３図に示すようにソース１側がよシ高濃度、ドレイン
２側がよシ低濃度となるようなチャネル不純物分布を実
現することができ、ドレイン近傍の耐圧特性やなだれ現
象を良好に保つことができる。第３図中８はチャネルド
ーグ領域、９はＬＯＣＵ８７４−ルド酸化膜である。
は、ソース側がよシ薄く、ドレイ／側がよシ厚くなるよ
うなｅ−）酸化膜の厚さ分布を採用することによって、
第３図に示すようにソース１側がよシ高濃度、ドレイン
２側がよシ低濃度となるようなチャネル不純物分布を実
現することができ、ドレイン近傍の耐圧特性やなだれ現
象を良好に保つことができる。第３図中８はチャネルド
ーグ領域、９はＬＯＣＵ８７４−ルド酸化膜である。
また、チャネル方向の不純物分布の形及びドーズ量が光
照射分布及び酸化条件イオン注入条件で決定され、これ
らの製造工程の制御性が良好であるために、しきい値電
圧を再現性よく制御することが可能である。
照射分布及び酸化条件イオン注入条件で決定され、これ
らの製造工程の制御性が良好であるために、しきい値電
圧を再現性よく制御することが可能である。
基板と異なる伝導形の不純物をチャネルドープする場合
にはソースからドレインへ向が９方向ノ酸化膜厚の分布
の特性を逆にすることによって基板と同じ伝導形の不純
物をチャネルドープする場合と同等の効果が得られる。
にはソースからドレインへ向が９方向ノ酸化膜厚の分布
の特性を逆にすることによって基板と同じ伝導形の不純
物をチャネルドープする場合と同等の効果が得られる。
チャネル長が短い場合、ダート酸化膜形成時の光照射強
度分布を急峻にすることによって目合わせ精度が多少悪
い場合でもしきい値電圧の制御性は依然保つことができ
る。
度分布を急峻にすることによって目合わせ精度が多少悪
い場合でもしきい値電圧の制御性は依然保つことができ
る。
（実施例）
以下、第４図（＆）〜（ｆ）の一連の工程図を用いて本
発明のＭＯＳ ）ランソスタ製造方法の典型的な一実施
例について説明する。以下の説明で杜説明の便宜上、Ｎ
チャネルＭＯ８）ランジスタについて述べるが、ｐチャ
ネルＭＯ８）ランジスタの場合でも、本質的に同じであ
り、これも当然本発明に含まれる。
発明のＭＯＳ ）ランソスタ製造方法の典型的な一実施
例について説明する。以下の説明で杜説明の便宜上、Ｎ
チャネルＭＯ８）ランジスタについて述べるが、ｐチャ
ネルＭＯ８）ランジスタの場合でも、本質的に同じであ
り、これも当然本発明に含まれる。
第４図（、）は不純物濃度１×１０／ｌｌＩのｐ形基板
４上に通常のＬＯＣＯ８法によシ、フィールド酸化膜９
を形成した状態を示す。第４図（ｂ）はダート酸化膜形
成のための熱酸化時に同時に照射される光の相対的な強
度の分布１０を示す。？−）酸化工程はドライ酸化法で
９５０°Ｃにおいて１００分間行ない、その際の光照射
量紘アルゴンレーザ６０Ｗ／ｃｒｄｌである。第４図（
−）はダート酸化膜形成後の形状を示す。
４上に通常のＬＯＣＯ８法によシ、フィールド酸化膜９
を形成した状態を示す。第４図（ｂ）はダート酸化膜形
成のための熱酸化時に同時に照射される光の相対的な強
度の分布１０を示す。？−）酸化工程はドライ酸化法で
９５０°Ｃにおいて１００分間行ない、その際の光照射
量紘アルゴンレーザ６０Ｗ／ｃｒｄｌである。第４図（
−）はダート酸化膜形成後の形状を示す。
ダート酸化膜５の膜厚はソース側（第４図（ｅ）の左方
）で約４００Ｘ、ドレイン側（第４図（、）の右方）で
約８００Ｘである。次にがロンを加速電圧２０ｋｅＶ。
）で約４００Ｘ、ドレイン側（第４図（、）の右方）で
約８００Ｘである。次にがロンを加速電圧２０ｋｅＶ。
ドーズ量５ Ｘ １０” 、／ｙ＋＋２の条件でチャネ
ルイオン注入する。この状態が第４図（ｄ）である。こ
のイオン注入によってチャキルド−１層８が形成される
。
ルイオン注入する。この状態が第４図（ｄ）である。こ
のイオン注入によってチャキルド−１層８が形成される
。
ソース側ではゲート酸化膜厚がイオンの飛程に比較して
充分薄いのでチャネルイオンドープ層８が形成されるが
ドレイン側ではダート酸化膜５が充分厚いのでイオンは
はｔ”ｌ’−）酸化膜５中で静止し、チャネル領域には
到達しない。従って第４図（ｄ）に示すようにチャネル
イオンドープ層８はソース側に片寄シ、シかもソースか
らドレインの方向に向かりてドーズ量が減少する分布と
なる。第４図（、）はＣＶＤポリシリコンを５０００１
堆積したのち、一連のリングラフィ工程によってゲート
ポリシリコン電極６を形成したのち、これをマスクとし
、リンを加速電圧１５０ ｋｅｙ、ドーズ量７Ｘ１０
／ｃＰｎ２の条件下でイオン注入することによってソー
ス領域１とドレイン領域２を形成したところまでの状態
を示している。ソース及びドレイン部分の酸化膜を除去
したのち、フィールド酸化膜１２をＣＶＤ法によって４
０００Ｘｊｒｌ積し、電極コンタクト形成のための通常
の一連のりソゲラフイエ程ののち、Ａｔを約８０００に
堆積し、電極配線・々ターン形成のための通常の一連の
リングラフィ工程によって第４図（ｆ）の構造を得る。
充分薄いのでチャネルイオンドープ層８が形成されるが
ドレイン側ではダート酸化膜５が充分厚いのでイオンは
はｔ”ｌ’−）酸化膜５中で静止し、チャネル領域には
到達しない。従って第４図（ｄ）に示すようにチャネル
イオンドープ層８はソース側に片寄シ、シかもソースか
らドレインの方向に向かりてドーズ量が減少する分布と
なる。第４図（、）はＣＶＤポリシリコンを５０００１
堆積したのち、一連のリングラフィ工程によってゲート
ポリシリコン電極６を形成したのち、これをマスクとし
、リンを加速電圧１５０ ｋｅｙ、ドーズ量７Ｘ１０
／ｃＰｎ２の条件下でイオン注入することによってソー
ス領域１とドレイン領域２を形成したところまでの状態
を示している。ソース及びドレイン部分の酸化膜を除去
したのち、フィールド酸化膜１２をＣＶＤ法によって４
０００Ｘｊｒｌ積し、電極コンタクト形成のための通常
の一連のりソゲラフイエ程ののち、Ａｔを約８０００に
堆積し、電極配線・々ターン形成のための通常の一連の
リングラフィ工程によって第４図（ｆ）の構造を得る。
第４図（ｆ）において、１１はドレインＡｔ配線、１３
はソースＡｔ配線、１４ａ？−）ＡＺ配線である。以上
が、ソース側からドレイン側へ向かう方向に沿って、あ
らかじめ最適設計された一様でないチャネルドープ層１
１を形成・することによってＭＯＳ ）ランジスタを製
造する本発明のＭＯＳ ）ランジスタ製造方法の典型的
な一実施例である。
はソースＡｔ配線、１４ａ？−）ＡＺ配線である。以上
が、ソース側からドレイン側へ向かう方向に沿って、あ
らかじめ最適設計された一様でないチャネルドープ層１
１を形成・することによってＭＯＳ ）ランジスタを製
造する本発明のＭＯＳ ）ランジスタ製造方法の典型的
な一実施例である。
なお、上記実施例においては、第４図（、）に示すよう
に、不拘−チャネルドーゾ形成のだめの不均一膜厚の酸
化膜をダート酸化膜５として用いているが、この酸化膜
を除去し、再び均一膜厚のダート酸化膜を形成する方法
も、本発明のＭＯＳ ）ランジスタ製造方法に当然台ま
れる。
に、不拘−チャネルドーゾ形成のだめの不均一膜厚の酸
化膜をダート酸化膜５として用いているが、この酸化膜
を除去し、再び均一膜厚のダート酸化膜を形成する方法
も、本発明のＭＯＳ ）ランジスタ製造方法に当然台ま
れる。
（発明の効果）
本発明と従来技術とを用いてそれぞれ製造されるＭＯＳ
）ランジスタの構造は、主たる電気的特性に反映する
構造に関する限シ同様の構造となうているが、本発明の
製造方法によれば、グー）酸化膜厚、及びダート酸化膜
形成後のチャネルイオン注入によって注入されるイオン
のドーズ量が一様でないにもかかわらず、ダート酸化膜
形成とチャネルイオン注入をそれぞれ一回の熱酸化工程
及び−回の一様イオン注入工程によりて実行できるため
、プロセスを大幅に簡単化できる。また、イオン濃度の
、ソース側からドレイン側に向かう方向に沿った分布は
ダート酸化膜厚の分布にのみ依存しているので制御性が
すぐれておシ、酸化時の光照射においては、例えば光吸
収マスクを用いた一様光照射する方法のように、一般に
光照射条件を再現性よく設定できるから、チャネルドー
ゾ条件の再現性も非常によく、耐圧特性、なだれ現象抑
制特性、しきい値電圧等のＭＯＳ ）ランジスタの基本
特性を総合的に最適設計する上で卓絶した効果を発揮す
ることができる。
）ランジスタの構造は、主たる電気的特性に反映する
構造に関する限シ同様の構造となうているが、本発明の
製造方法によれば、グー）酸化膜厚、及びダート酸化膜
形成後のチャネルイオン注入によって注入されるイオン
のドーズ量が一様でないにもかかわらず、ダート酸化膜
形成とチャネルイオン注入をそれぞれ一回の熱酸化工程
及び−回の一様イオン注入工程によりて実行できるため
、プロセスを大幅に簡単化できる。また、イオン濃度の
、ソース側からドレイン側に向かう方向に沿った分布は
ダート酸化膜厚の分布にのみ依存しているので制御性が
すぐれておシ、酸化時の光照射においては、例えば光吸
収マスクを用いた一様光照射する方法のように、一般に
光照射条件を再現性よく設定できるから、チャネルドー
ゾ条件の再現性も非常によく、耐圧特性、なだれ現象抑
制特性、しきい値電圧等のＭＯＳ ）ランジスタの基本
特性を総合的に最適設計する上で卓絶した効果を発揮す
ることができる。
第１図は、チャネル不純物濃度にソースードレイン方向
の不均一分布を生せしめて、電気特性を改善した、ＤＭ
Ｏ８構造と呼ばれる従来構造のＭＯＳ ）ランジスタを
示す断面図。第２図は、同様の効果を意図したＤＩＭＯ
８構造と呼ばれる、従来構造のＭＯＳ ）ランジスタを
示す断面図、第３図は、本発明の製造方法を用いて製造
されたＭＯＳ ）ランジスタの構造の断面図、第４図（
ａ）〜（ｆ）は本発明の製造力゛法の典型的実施例を工
程順に示す主要部の断面図でおる。 １・・・ソース領域、２・・・ドレイン領域、３・・・
基板と同じ伝導形の不純物の高濃度領域、４・・・低不
純物濃度のシリコン基板、５・・・ダート酸化膜、６・
・・ダートポリシリコン電極、７・・・ランプ形状をな
すゲートポリシリコン電極、８・・・チャネルドーグ領
域、９・・・ＬＯＣＯ８７（−ルド酸化膜、１０・・・
光強度分布、１１・・・ドレインＡｔ配線、１２・・・
フィールドＣＶＤ酸化膜、１３・・・ソースＡｔ配線、
１４・・・ゲートＡｔ配線。 第１図 第２図 第３図 第４図 （（Ｌ） 第４図 （Ｃ） （ｄ）
の不均一分布を生せしめて、電気特性を改善した、ＤＭ
Ｏ８構造と呼ばれる従来構造のＭＯＳ ）ランジスタを
示す断面図。第２図は、同様の効果を意図したＤＩＭＯ
８構造と呼ばれる、従来構造のＭＯＳ ）ランジスタを
示す断面図、第３図は、本発明の製造方法を用いて製造
されたＭＯＳ ）ランジスタの構造の断面図、第４図（
ａ）〜（ｆ）は本発明の製造力゛法の典型的実施例を工
程順に示す主要部の断面図でおる。 １・・・ソース領域、２・・・ドレイン領域、３・・・
基板と同じ伝導形の不純物の高濃度領域、４・・・低不
純物濃度のシリコン基板、５・・・ダート酸化膜、６・
・・ダートポリシリコン電極、７・・・ランプ形状をな
すゲートポリシリコン電極、８・・・チャネルドーグ領
域、９・・・ＬＯＣＯ８７（−ルド酸化膜、１０・・・
光強度分布、１１・・・ドレインＡｔ配線、１２・・・
フィールドＣＶＤ酸化膜、１３・・・ソースＡｔ配線、
１４・・・ゲートＡｔ配線。 第１図 第２図 第３図 第４図 （（Ｌ） 第４図 （Ｃ） （ｄ）
Claims (1)
- （１）ＭＯＳ）ランジスタのダート酸化膜領域に相当す
る領域において、ソース領域に相当する領域からドレイ
ン領域に相当する領域に向かう方向に沿って不均一な強
度分布をなす光照射を伴いつつ形成された熱酸化膜を通
してチャネル不純物をイオン注入することによって、不
均一なチャネル不純物分布を有する構造を形成すること
を特徴とするＭＯＳ ）ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084584A JPS60227474A (ja) | 1984-04-26 | 1984-04-26 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084584A JPS60227474A (ja) | 1984-04-26 | 1984-04-26 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60227474A true JPS60227474A (ja) | 1985-11-12 |
| JPH0527274B2 JPH0527274B2 (ja) | 1993-04-20 |
Family
ID=13834719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084584A Granted JPS60227474A (ja) | 1984-04-26 | 1984-04-26 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| CN102365714A (zh) * | 2009-01-30 | 2012-02-29 | 先进微装置公司 | 用于具有缩小的栅极电极间距的非对称晶体管的梯度阱注入 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0587261U (ja) * | 1992-04-28 | 1993-11-26 | 日産ディーゼル工業株式会社 | 可変レゾネータ装置 |
-
1984
- 1984-04-26 JP JP59084584A patent/JPS60227474A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060199A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| CN102365714A (zh) * | 2009-01-30 | 2012-02-29 | 先进微装置公司 | 用于具有缩小的栅极电极间距的非对称晶体管的梯度阱注入 |
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| US9449826B2 (en) | 2009-01-30 | 2016-09-20 | Advanced Micro Devices, Inc. | Graded well implantation for asymmetric transistors having reduced gate electrode pitches |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527274B2 (ja) | 1993-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0172793B1 (ko) | 반도체소자의 제조방법 | |
| US4315781A (en) | Method of controlling MOSFET threshold voltage with self-aligned channel stop | |
| KR930010124B1 (ko) | 반도체 트랜지스터의 제조방법 및 그 구조 | |
| EP0471131B1 (en) | Process for obtaining an N-channel single polysilicon level EPROM cell | |
| KR0157609B1 (ko) | Cmos반도체장치의 제조방법 | |
| KR0137625B1 (ko) | 매립 채널형 mos 트랜지스터 및 그 제조방법 | |
| JP3413021B2 (ja) | 半導体装置 | |
| US6576521B1 (en) | Method of forming semiconductor device with LDD structure | |
| JP2809810B2 (ja) | 半導体装置の製造方法 | |
| JPH0582792A (ja) | 半導体装置の製造方法 | |
| JPS60227474A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0519979B2 (ja) | ||
| JP2000077540A (ja) | 半導体装置及びその製造方法 | |
| JPH09191106A (ja) | 半導体装置およびその製造方法 | |
| JP2547690B2 (ja) | Ｌｄｄトランジスタの製造方法 | |
| JPH0548110A (ja) | 半導体素子の製造方法 | |
| JPH02265248A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH08293599A (ja) | 半導体装置およびその製造方法 | |
| JP2732845B2 (ja) | Ｍｉｓ型電界効果トランジスタの製造方法 | |
| JPH0590594A (ja) | 縦型ｍｏｓ電界効果トランジスタの製造方法 | |
| JPH06132523A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH05211328A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| US5273918A (en) | Process for the manufacture of a junction field effect transistor | |
| KR960002083B1 (ko) | 모스 페트 제조 방법 | |
| JPS6151434B2 (ja) |