CN102420146A - 半导体装置及半导体装置的制造方法 - Google Patents
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Abstract
本发明涉及半导体装置及半导体装置的制造方法，不用增加很大的工序且采用控制性优良的工序，与CMOS在同一衬底上实现改变了P-体的深度的沟槽MOSFET。在沟槽MOSFET中，在P-体区域(4)的一部分的与深沟槽(5)分开的附近，设置扩散成比P-体区域(4)更深的延伸体区域(10)。
Description
技术领域
本发明涉及半导体装置及半导体装置的制造方法。特别是，涉及与MOS晶体管在同一衬底上形成的沟槽型MOS场效应晶体管(Trench MOSFET)的构造以及制造方法。
背景技术
MOS晶体管是电子技术中担当核心作用的电子元件，MOS晶体管的小型化和高驱动能力化，无论在低耐压区域还是高耐压区域都是重要的课题。
载流子(carrier)的移动方向设定为上下方向的纵型构造的沟槽MOSFET能够以小面积构成带有大的沟道宽度的晶体管，因此多用于需要高驱动能力的用途。至今已作为离散的驱动元件而广泛使用，但近年来提出了一体化了该高驱动能力的沟槽MOSFET和构成控制电路的CMOS的工艺(process)。
沟槽MOSFET一般较多采用将在称为P-体(body)的区域中与栅极氧化膜相接的部分设为沟道形成区域的纵型DMOS(DoubleDiffused MOS：双扩散MOS)构造。通过将该P-体区域的浓度设定为比邻接的漏极的杂质浓度较低的区域高，使漏极侧比P-体产生更多对漏极施加高电压的情况下的耗尽层的延伸，从漏极延伸的耗尽层到达源极区域，能抑制称为击穿(punch through)的耐压下降，具有即使设定晶体管的沟道长较小也能够确保耐压的优点。因而，具有易于得到高驱动能力的元件这一特征。
然而，漏极的杂质浓度较低的区域的电阻值与杂质浓度成反比地上升，因此既要考虑接合耐压，又要将杂质浓度提高到一定程度。此时若P-体的浓度保持不变，则耗尽层向P-体区域侧大幅度扩展，因此击穿耐压下降。另一方面，按照漏极浓度提高P-体的杂质浓度时，会导致接合耐压的下降或阈值电压的上升。
一直以来，为了能够维持耐压、极力抑制漏极寄生电阻，提出了如下的方法：通过调整P-体区域的杂质浓度和漏极的浓度，或者另如专利文献1那样在Epi工序中添加掩模对齐/曝光工序和杂质注入工序，抑制因P-体区域的耗尽层的扩展而引起的击穿耐压的下降。
根据专利文献1的技术，如图5所示，沟槽型的MOSFET30形成于包含成为N+型衬底32的上层的P型外延层34的构造体内(这里标记N+表示是高浓度的N型区域)。N型漏极区域33通过沟槽35的底部注入P型外延层内，经过扩散步骤在N+型衬底32和沟槽的底部之间延展。N型漏极区域和P型外延层34之间的接合部33a在N+型衬底和沟槽的侧壁之间延展。
这样，在该技术中，通过将N型漏极区域33注入沟槽35的底部的P型外延层内，使沟槽侧壁附近的P-体区域较浅、远离沟槽的区域的P-体较深，从而控制沟道长度缩短至一定程度，并且提高来自漏极的耗尽层到达源极侧的击穿耐压。这是因为从漏极延伸的耗尽层在一定程度远离沟道的区域延伸到最大，相比位于栅极正下方的沟槽区域，控制在一定程度远离的区域的耗尽层对于提高耐压更有效。
专利文献1：日本特开2000-164869号公报
发明内容
但是，在专利文献1的技术中，为了改变决定沟道长度的沟槽侧壁附近的P-体的深度与距离沟槽一定程度的区域的P-体的深度，而附加掩模对齐/曝光工序并进行离子注入，会增加工序。另外，由于经由沟槽进行离子注入，所以存在沟槽宽度、沟槽深度、沟槽侧壁上的绝缘膜厚度、离子注入的角度等数目繁多的增大偏差的参数，进行正确的控制极为困难。因而，无法避免晶体管/沟道长度的偏差、漏极电阻层的偏差、甚至许多晶体管特性的偏差。
因此，本发明的目的在于提供一种并不专利文献1那样增加工序且采用控制性良好的工序能够制造改变了P-体的深度的沟槽MOSFET的工序以及由此制作的沟槽MOSFET。
为了达到所述目的，本发明采用以下的方案。
1.一种半导体装置的制造方法，包括：在第1导电型的半导体衬底形成第2导电型的埋入层的工序；在所述埋入层上形成第2导电型的外延层的工序；在所述第2导电型的外延层内形成第1导电型的第1扩散层区域的工序；形成从所述第1导电型的第1扩散层延展到所述第2导电型的外延层内的深沟槽(deep trench)区域的工序；在所述深沟槽区域的内壁形成栅极绝缘膜的工序；与所述栅极绝缘膜相接，并在所述深沟槽区域内填充多晶硅的工序；在所述第1导电型的第1扩散层区域表面形成第2导电型的源极区域的工序；从所述第1导电型的第1扩散区域表面离子注入杂质，形成第1导电型的第2扩散层区域的工序；以及在所述第1导电型的第1扩散层区域表面形成第1导电型的高浓度扩散层的工序，所述第1导电型的第2扩散层区域采用比第1导电型的第1扩散层区域高的加速能量进行离子注入。
2.一种半导体装置的制造方法，包括：在第1导电型的半导体衬底形成第2导电型的埋入层的工序；在所述埋入层上形成第2导电型的外延层的工序；在所述第2导电型的外延层表面形成浅沟槽(shallow trench)区域的工序；通过从所述第2导电型的外延层表面进行离子注入形成第1导电型的扩散层区域的工序；形成从所述第1导电型的扩散层延展至所述第2导电型的外延层内的深沟槽区域的工序；在所述深沟槽区域的内壁形成栅极绝缘膜的工序；与所述栅极绝缘膜相接，并在所述深沟槽区域内填充多晶硅的工序；在所述第1导电型的第1扩散层区域表面形成第2导电型的源极区域的工序；以及在所述第1导电型的第1扩散层区域表面形成第1导电型的高浓度扩散层的工序，所述第1导电型的扩散层区域经由浅沟槽区域进行离子注入。
3.一种半导体装置，包括：第1导电型的半导体衬底；在所述半导体衬底上形成的成为高浓度漏极的第2导电型的埋入层；在所述埋入层上形成的成为低浓度漏极的第2导电型的外延层；在所述第2导电型的外延层内形成的成为体区域的第1导电型的第1扩散层区域；从所述第1扩散层区域延展至所述外延层内而形成的深沟槽区域；在所述深沟槽区域的内壁形成的栅极绝缘膜；与所述栅极绝缘膜相接，并由在所述深沟槽区域内填充的多晶硅构成的栅极电极；在所述第1扩散层区域表面形成的第2导电型的源极区域；以及在所述第1扩散层区域表面形成的成为体接触区域的第1导电型的高浓度扩散层，所述第1扩散层区域是在与所述深沟槽区域分开的位置具有在底部向所述外延层延伸的第2扩散层区域的形状。
依据本发明，能以低成本制造具有充分的元件特性、能够应对期望的微细尺寸的半导体装置。
附图说明
图1是用于说明本发明的实施方式的第一半导体装置的制造方法的工序顺序剖面图。
图2是接续图1的工序顺序剖面图。
图3是用于说明本发明的实施方式的第二半导体装置的制造方法的工序顺序剖面图。
图4是接续图3的工序顺序剖面图。
图5是用于说明现有半导体装置的图。
附图标记说明
1、21P型半导体衬底；2、22N+型埋入层；3、23N-epi层；4、25P-体；5、26深沟槽；6、27栅极氧化膜；7、28栅极电极；8、29N+型源极高浓度区域；9、30P+型体接触区域；10延伸P-体区域；24浅沟槽。
具体实施方式
图1及图2是用于说明本实施方式的半导体装置的制造方法的图。
按照附图依次示出本发明涉及的沟槽MOSFET的制造工序。
首先，如图1(a)所示，在形成于P型半导体衬底1上的N+型埋入层2上，设置epi层3，并整体地掺杂N型杂质(这里称为N-epi层3)。N+型埋入层2具有5×1017cm-3～5×1019cm-3的浓度，通过掺杂Sb(锑)或As(砷)、又或P(磷)而形成，另外N-epi层3通过以1×1015cm-3～5×1017cm-3的浓度掺杂磷而实现。至于厚度，N+型埋入层2约为2～10μm，N-epi层3为2～10μm。
接着在N-epi层3内形成用于元件分离的STI(浅沟槽隔离：Shallow Trench Isolation)，但在沟槽MOSFET区域内没有形成。
接着，如图1(b)所示，通过离子注入形成P-体4。P-体4以B(硼)或BF2(二氟化硼)的浓度为5×1016cm-3～1×1018cm-3的方式注入。此时的注入加速能量随沟槽MOSFET所需的耐压而改变，但优选在50～250keV的范围内。
进而，如图1(c)所示，形成深沟槽5。深沟槽5的深度为1～3μm左右，根据晶体管所期望的漏极耐压而适宜地设定。
然后，如图2(a)所示，通过热氧化在深沟槽5的内壁形成栅极氧化膜6，在深沟槽5内隔着栅极氧化膜6填充成为栅极电极7的多晶硅。通过沿着深沟槽5的侧壁及底面延展的栅极氧化膜6，栅极电极7与N-epi层3及P-体4电性隔离。栅极氧化膜6的厚度考虑期望的晶体管的栅极击穿耐压而设定，大约为7nm～20nm。另外，栅极氧化膜6的形成温度是从800℃至1150℃，更优选的是1000℃～1150℃的范围。
接着，如图2(b)所示，在P-体4的上侧表面区域进行用于形成N+型源极高浓度区域8的离子注入。在形成N+型源极高浓度区域8时，为降低薄膜(sheet)电阻，例如优选以5×1014～1×1016atoms/cm2的剂量离子注入As。当然，也可高浓度地注入P(磷)。
其后，如图2(c)所示，通过比较低的加速能量形成P+体接触层9，通过比较高的加速能量形成延伸P-体区域10。这里，在形成P+型体接触区域9时，为了降低薄膜电阻，例如优选以5×1014～1×1016atoms/cm2的剂量离子注入BF2。当然，也可高浓度地注入B(硼)。
接着，以与已有的P-体区域的底部连续的方式在与深沟槽少许分开的位置形成延伸P-体区域10。延伸P-体区域10以5×1016cm- 3～1×1018cm-3的浓度注入B(硼)或BF2(二氟化硼)。此时的注入加速能量随沟槽MOSFET所需的耐压而变化，优选在50～1000keV的范围内。另外，用于此时的离子注入的掩模图案的图案使用与用于形成P+体接触区域9的离子注入所用的图案相同。其后，根据需要进行使离子注入的杂质被激活、扩散的热处理。
其后，形成金属层(未图示)，形成N+型源极高浓度区域8以及P-体4的电极。
以上的说明，说明了使用N-epi层3的情况，但是也可使用P-epi层并与P-体4同时离子注入N型的杂质，将N+型埋入层2和P-体4之间设定为N型漏极区域。另外，这里以N型晶体管为前提进行了说明，但在设埋入层和epi层为P型、P-体区域为N型的P型晶体管的情况下也同样能够适用(当然也可设epi层为N型，通过杂质导入设定P型埋入层和体区域之间为P型漏极区域)。
另外，虽然完全未提及与沟槽MOSFET在同一衬底上形成的CMOS，但如上所示的工序并不存在成为CMOS形成时的任何障碍的工序，容易在同一衬底上形成沟槽MOSFET和CMOS。
图3及图4是用于说明本实施方式的第2半导体装置的制造方法的图。
首先，如图3(a)所示，在形成于P型半导体衬底21上的N+型埋入层22上设置epi层23，整体地掺杂N型杂质(这里称为N-epi层23)。N+型埋入层22具有5×1017cm-3～5×1019cm-3的浓度，用Sb(锑)或As(砷)、又或者P(磷)进行掺杂而成，另外N-epi层23通过以1×1015cm-3～5×1017cm-3的浓度掺杂磷来实现。N+型埋入层22的厚度大约为2～10μm厚，N-epi层23是2～10μm厚。
接着，在N-epi层23内形成用于元件分离的STI(称为浅沟槽24)，在浅沟槽24内埋入绝缘膜。其后，除去位于沟槽MOSFET的预定形成区域的浅沟槽内的绝缘膜(该绝缘膜的除去也可在之后形成用于对P-体的离子注入的抗蚀剂图案后进行)。此外，浅沟槽的深度一般根据所需的动作电压而适宜地设定，大约为200nm～600nm。
进而，如图3(b)所示，通过离子注入形成P-体25。P-体25以使B(硼)或BF2(二氟化硼)的浓度为5×1016cm-3～1×1018cm-3的方式注入。此时，在形成有除去了内部的绝缘膜的浅沟槽24的区域，由于杂质距离表面更深地注入，因此能够在浅沟槽24的正下方将P-体25形成为较深，在其他的区域将P-体25形成为较浅。即能够形成具有在深度方向的杂质分布形状反映N-epi层23的表面形状的P-体25。
然后，如图3(c)所示形成深沟槽26。深沟槽26的深度为1～3μm左右，根据期望的晶体管/漏极耐压适宜地设定。另外，将深沟槽26设定于P-体25较浅的区域是比较重要的。
接着，如图4(a)所示，在深沟槽26的内壁通过热氧化形成栅极氧化膜27，隔着栅极氧化膜27向沟槽26内填充成为栅极电极28的多晶硅。通过沿深沟槽26的侧壁及底面延展的栅极氧化膜27，栅极电极28与N-epi层23以及P-体25电性隔离。栅极氧化膜27的厚度考虑期望的晶体管的栅极击穿耐压而设定，大约为7nm～20nm。另外，作为栅极氧化膜27的形成温度，是从800℃到1150℃的范围，更优选的是1000℃～1150℃的范围。
其后，如图4(b)所示，在与P-体25的上侧表面及深沟槽26的侧壁邻接的浅沟槽24区域，形成N+源极区域29及P+体接触区域30。
在以上的说明中，说明了使用N-epi层23的情况，但也可使用P-epi层并与P-体25同时地离子注入N型杂质，将N+型埋入层22和P-体25之间设定为N型漏极区域。另外，这里以N型的晶体管为前提进行了说明，但在设埋入层和epi层为P型、P体区域为N型的P型晶体管的情况下，也同样能够适用，当然也能设epi层为N型，通过杂质导入将P型埋入层和体区域之间设定为P型漏极区域。
另外，虽然完全未提及与沟槽MOSFET在同一衬底上形成的CMOS，但如上所示的工序并不存在成为CMOS形成时的任何障碍的工序，容易在同一衬底上形成沟槽MOSFET和CMOS。
通过以上所说明的本实施方式，能够得到如下的效果。
(1)能够以简单的工序且不用增加掩模工序地形成击穿耐压高的沟槽MOSFET。
(2)成为偏差的原因的因素少，因此能够制造质量稳定的设备。
(3)在沟道长度小的状态下也能提高击穿耐压，因此能够实现晶体管的电流驱动能力高的沟槽MOSFET。
产业上的利用可能性
能用于在需要比较高的耐压/高驱动能力、面向汽车的半导体装置或TV、DVD、大型家电等的面向家庭的电气化制品中有效的半导体装置。
Claims (8)
1.一种半导体装置的制造方法，其中包括：
在第1导电型的半导体衬底形成成为高浓度漏极的第2导电型的埋入层的工序；
在所述埋入层上形成成为低浓度漏极的第2导电型的外延层的工序；
在所述外延层内形成成为体区域的第1导电型的第1扩散层区域的工序；
形成从所述第1扩散层区域延展到所述外延层内的深沟槽区域的工序；
在所述深沟槽区域的内壁形成栅极绝缘膜的工序；
与所述栅极绝缘膜相接，在所述深沟槽区域内填充多晶硅从而形成栅极电极的工序；
在所述第1扩散层区域表面形成第2导电型的源极区域的工序；
从所述第1扩散层区域表面，并在与所述深沟槽区域分开的位置，向成为所述第1扩散层区域的底部的区域离子注入杂质，与所述第1扩散层区域相连续地形成成为向所述外延层延伸的延伸体区域的第1导电型的第2扩散层区域的工序；以及
在所述第1扩散层区域表面形成成为体接触区域的第1导电型的高浓度扩散层的工序。
2.根据权利要求1所述的半导体装置的制造方法，其中，
形成所述第1扩散层区域的离子注入的加速能量在50～250keV的范围，形成所述第2扩散层区域的离子注入的加速能量在100～1000keV的范围，且比形成所述第1扩散层区域的离子注入的加速能量高。
3.根据权利要求1所述的半导体装置的制造方法，其中，
所述第2扩散层区域使用与形成成为所述体接触层区域的第1导电型的高浓度扩散层的掩模图案相同的掩模图案而形成。
4.一种半导体装置的制造方法，其中包括：
在第1导电型的半导体衬底形成成为高浓度漏极的第2导电型的埋入层的工序；
在所述埋入层上形成成为低浓度漏极的第2导电型的外延层的工序；
在所述外延层表面、在与之后形成的深沟槽区域分开的位置形成浅沟槽区域的工序；
通过从所述外延层表面经由所述浅沟槽区域进行离子注入，形成具有反映所述外延层表面的形状的杂质分布形状的、成为体区域的第1导电型的扩散层区域的工序；
形成从所述扩散层区域延展至所述外延层内的所述深沟槽区域的工序；
在所述深沟槽区域的内壁形成栅极绝缘膜的工序；
与所述栅极绝缘膜相接，并在所述深沟槽区域内填充多晶硅从而形成栅极电极的工序；
在所述扩散层区域表面形成第2导电型的源极区域的工序；以及
在所述扩散层区域表面形成成为体接触区域的第1导电型的高浓度扩散层的工序。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
所述浅沟槽的深度在200nm～600nm的范围内。
6.一种半导体装置，其中包括：
第1导电型的半导体衬底；
在所述半导体衬底上形成的成为高浓度漏极的第2导电型的埋入层；
在所述埋入层上形成的成为低浓度漏极的第2导电型的外延层；
在所述第2导电型的外延层内形成的成为体区域的第1导电型的第1扩散层区域；
从所述第1扩散层区域延展至所述外延层内而形成的深沟槽区域；
在所述深沟槽区域的内壁形成的栅极绝缘膜；
与所述栅极绝缘膜相接的，由在所述深沟槽区域内填充的多晶硅构成的栅极电极；
在所述第1扩散层区域表面形成的第2导电型的源极区域；以及
在所述第1扩散层区域表面形成的成为体接触区域的第1导电型的高浓度扩散层，
所述第1扩散层区域是在与所述深沟槽区域分开的位置具有在底部向所述外延层延伸的第2扩散层区域的形状。
7.根据权利要求6所述的半导体装置，其中，
所述第2扩散层区域位于所述体接触区域的下方。
8.根据权利要求6所述的半导体装置，其中，
还具有在所述外延层的表面形成的浅沟槽区域，所述第2扩散层区域位于所述浅沟槽区域的下方。
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