CN104465544A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104465544A
CN104465544A CN201410471692.8A CN201410471692A CN104465544A CN 104465544 A CN104465544 A CN 104465544A CN 201410471692 A CN201410471692 A CN 201410471692A CN 104465544 A CN104465544 A CN 104465544A
Authority
CN
China
Prior art keywords
coating
wire
semiconductor device
sealing resin
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410471692.8A
Other languages
English (en)
Other versions
CN104465544B (zh
Inventor
吉野朋之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynafine Semiconductor Co ltd
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN104465544A publication Critical patent/CN104465544A/zh
Application granted granted Critical
Publication of CN104465544B publication Critical patent/CN104465544B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供半导体装置及其制造方法，课题在于提供提高了安装性的半导体扁平封装。半导体装置的特征在于，从密封树脂露出的引线的端面被镀层覆盖，所述镀层的侧端面和密封树脂的侧端面处于同一面上。在半导体扁平封装的引线切断部形成有焊锡浸润性良好的材料，提高了与电路板的焊锡连接强度，并且从半导体封装的引线切断部起形成焊锡焊脚，能够适应安装后的焊锡自动外观检查。

Description

半导体装置及其制造方法
技术领域
本发明涉及树脂密封型的半导体装置，即引线扁平且半导体封装的底面和引线底面处于同一面的、所谓扁平封装的半导体装置。
背景技术
以便携设备为代表，各种电子设备都在向薄型化、小型化、轻量化的方向发展。安装于这些电子设备的半导体封装也要求薄型、小型。为了使半导体封装变得薄型、小型，现有的鸥翼型的半导体封装无法应对，所以引线扁平且半导体封装的底面和引线底面处于同一面的、所谓扁平封装是有效的。
在扁平封装中，使用于与电路板连接的引线从封装的背面(安装到电路板上的面)露出。此外，搭载半导体芯片的部分、即岛通常由引线框或镀层等构成，并且具有从封装的背面露出的岛、和不露出的岛这两种。而且，还存在不形成岛、而是直接将半导体芯片搭载在密封树脂上的结构。在将扁平封装焊接安装到电路板时，通过焊锡将外部引线底面和电路板的图案接合在一起。
利用附图对以往的扁平封装的制造方法进行说明。
图10是沿着用于对以往的半导体封装的制造方法进行说明的工序的剖视图。在图10的(a)中，在导电性基板3上涂覆光阻剂2进行构图，在光阻剂的开口部形成镀层1，从而形成了半导体封装的电极。镀层1大多由三层形成，在导电性基板3上进行镀金或镀银，并在其上进行镀镍或镀铜，进而在其上进行镀金或镀银。图10的(b)是去除了光阻剂2后的图。在图10的(c)中，将半导体芯片7芯片焊接在由镀层1构成的岛36上，并将导线8与同样由镀层1构成的外部引线30连接起来。图10的(d)是为了保护半导体芯片7和导线8等而形成有密封树脂层9的图。图10的(e)是去除了导电性基板(3)后的图。图10的(f)示出了用于分割为一个个半导体封装的、通过切割刀具10进行的切割。切割是将由镀层1构成的外部引线30切断。图10的(g)示出了最终的半导体封装的截面。外部引线30的端面31露出。
在切割的工序中切断了由镀层1构成的外部引线30，因此镍或铜在作为其切断面的端面31露出。图11是示出将利用以往的制造方法制作出的半导体封装锡焊接合于电路板后的状态的剖视图。镀金层或镀銀层在外部引线30的底面32露出，因此焊锡浸润性良好，能够得到与焊锡的良好的接合状态。(例如，参照专利文献1)
此外，专利文献2、3中记载了如下技术：添加对于以往的鸥翼型半导体封装中的外部引线的切断面焊接性良好的材料。
专利文献1：日本特开2002-9196号公报
专利文献2：日本特开平8-213540号公报
专利文献3：日本特开平7-030043号公报
如上所述，伴随电子设备的薄型化、小型化、轻量化，在被封装后的半导体装置中，扁平型的半导体装置逐渐增加。
但是，在图11所示的构造中，作为镀层1的主要材料的镍或铜在外部引线30的端面31露出，因此焊锡浸润性较差、难以与焊锡接合。因此，如图11所示，不能得到从端面31开始的良好的焊锡焊脚，所以具有如下问题：在与电路板的接合中不能得到充分的接合面积，接合强度较弱。此外，在相对于电路板的锡焊接合后进行的、基于图像检查的自动外观检查中，观察焊脚的形状来判定外部引线30与焊锡11的连接状态是否合格，但是，由于外部引线30的端面31没有与焊锡焊脚接合在一起，所以还存在以下问题：仅通过观察焊脚无法判定是否合格，无法在扁平封装中应用自动外观检查。
发明内容
本发明要解决这样的以往的扁平封装所具有的问题，其课题在于提供一种在锡焊接合部中形成良好的焊脚、与电路板具有较高的接合强度、还能够应对自动外观检查的封装后的半导体装置。
为了解决上述课题，采用了下述手段。
首先，形成为一种半导体装置，所述半导体装置具有：半导体芯片，其被搭载于岛上；密封树脂，其覆盖所述半导体芯片；以及引线，其被所述密封树脂部分地覆盖，且与所述半导体芯片电连接，所述半导体装置的特征在于，从所述密封树脂露出的所述引线的端面被镀层覆盖，所述镀层的侧端面和密封树脂的侧端面处于同一面上。
此外，形成为一种由以下工序构成的半导体装置的制造方法：在导电性基板上形成进行规定的构图而得的第一抗蚀剂图案；通过电镀法在所述导电性基板的除了所述第一抗蚀剂图案之外的开口面上析出第一镀层，形成岛和引线；在所述第一抗蚀剂图案和第一镀层的表面涂覆光阻剂；将所述第一抗蚀剂图案和所述光阻剂的一部分去除而形成在所述线的端面具有空隙的第二抗蚀剂图案；在所述空隙中析出第二镀层，成为所述引线的端面的镀层；去除所述第二抗蚀剂图案；将半导体芯片搭载在所述岛上并利用导线连接所述半导体芯片和所述引线；用绝缘性的密封树脂覆盖所述导电性基板上的所述半导体芯片、所述导线、所述引线和所述第二镀层；从所述密封树脂、所述岛、所述引线和所述第二镀层剥离所述导电性基板；以及将所述密封树脂和所述第二镀层的中央部切断而形成为一个个的半导体装置。
此外，形成为一种由以下工序构成的半导体装置的制造方法：在导电性基板上形成进行规定的构图而得的第一抗蚀剂图案；通过电镀法在所述导电性基板的除了所述第一抗蚀剂图案之外的开口面上析出第一镀层，形成引线；以将所述引线之间掩埋起来的方式设置绝缘性的第一密封树脂；从所述第一密封树脂和所述第一镀层剥离所述导电性基板；在由所述第一密封树脂和所述第一镀层构成的部件的两个面上形成光阻剂，并将所述第一镀层上的单侧的第一面的光阻剂去除而形成光阻剂去除部；以所述第一镀层的端面露出的方式部分地除去所述光阻剂和所述第一密封树脂而形成空隙；在所述空隙和所述光阻剂去除部处析出第二镀层，成为所述引线的端面的镀层；将所述光阻剂的剩余部分去除；使由所述第一密封树脂、所述第一镀层以及第二镀层构成的部件正反面反转，将半导体芯片搭载于成为岛部的所述第一密封树脂的表面，并用导线连接所述半导体芯片和所述引线；用绝缘性的第二密封树脂覆盖所述第一密封树脂上的所述半导体芯片、所述导线、所述引线和所述第二镀层；以及将所述第二密封树脂和所述第二镀层的中央部切断而形成为一个个的半导体装置。
通过采用上述手段，在将半导体封装安装到电路板时，能够在扁平封装的外部引线的端面上形成良好的焊锡焊脚，提高了与电路板的接合强度。此外，也能够通过基于焊锡焊脚观察的自动外观检查来判定与电路板的接合是否合格。
附图说明
图1是示出本发明的半导体装置的第一实施例的剖视图。
图2是示出本发明的半导体装置的第一实施例的制造工序的剖视图。
图3是示出本发明的半导体装置的第二实施例的制造工序的剖视图。
图4是示出本发明的半导体装置的第三实施例的制造工序的剖视图。
图5是示出本发明的半导体装置的第三实施例的制造工序的俯视图。
图6是示出与图5连续的、本发明的半导体装置的第三实施例的制造工序的俯视图。
图7是示出将本发明的第一实施例的半导体装置安装到电路板后的状态的剖视图。
图8是示出将本发明的第二实施例的半导体装置安装到电路板后的状态的剖视图。
图9是示出将本发明的第二实施例的半导体装置安装到电路板后的状态的剖视图。
图10是示出以往的半导体装置的制造工序的例子的剖视图。
图11是示出将以往的半导体装置安装到电路板后的状态的剖视图。
标号说明
1：镀层；2：光阻剂；3：导电性基板；4：光阻剂；5：空隙；6：镀层；7：半导体芯片；8：导线；9：密封树脂层；10：切割刀具；11：焊锡(焊锡焊脚)；12：电路板的图案；13：电路板；14：光阻剂；15：凸块；16：光阻剂去除部；19：密封树脂层；21：光阻剂；26：附加的镀层；30：外部引线；31：端面；32：底面；33：光阻剂；36：岛；37：岛部密封树脂。
具体实施方式
以下，参照附图对本发明的实施例详细进行说明。
图1是本发明的第一实施例的半导体装置的剖视图。
本发明的半导体装置的结构由以下部分构成：将半导体芯片7和外部引线30电连接在一起的导线8；搭载半导体芯片7的岛部密封树脂37；形成为覆盖外部引线的端面31的镀层6；以及保护半导体装置整体的密封树脂19。
作为本发明的特征，与外部引线30的端面31相接地形成有镀层6，该镀层6不会从半导体装置的大致外形尺寸超出。即，镀层6的侧端面和密封树脂19的侧端面处于同一面上。
此外，在图1中，之后还在外部引线的底面32上形成镀层26而在岛下表面形成有支座。但是，后附于该外部引线底面的镀层26不是必需的。如果预先在形成外部引线30的阶段形成多个镀层、并在与焊锡相接的引线底面32上形成金等焊锡浸润性良好的镀层，则这就能够与电路板实现焊接。该情况下，没必要在之后形成镀层26。
图2是以剖视图示出并说明本发明的第一实施例的半导体装置的制造工序的图。
图2的(a)～(d)利用了公知的技术，在图2的(e)～(l)中示出了第一实施例的半导体装置的制造方法的特征。
图2的(a)是这样的图：在导电性基板3上对光阻剂2进行构图，使镀层1在该光阻剂2的开口部析出。镀层1形成为这样的双层结构：直接在与导电性基板3相接的面上进行镀镍或镀铜，并在其上进行镀金或镀银。或者，也可以预先将焊锡浸润性良好的金镀层或银镀层等镀覆在导电性基板3上，并在其上使镍镀层或铜镀层析出，进而在其上进行镀金或镀银等而形成为三层构造。
图2的(b)是去除了光阻剂2后的图。在图2的(c)中，对在导电性基板3上形成有镀层1的部件进行树脂密封而形成了密封树脂层9后，密封树脂层9被填充到镀层1的空隙中。图2的(d)是去除下表面的导电性基板3后的图。
在图2的(e)中，在密封树脂层9和镀层1成为一体的部件的正反面涂覆光阻剂14，并在除去了镀层1上的单侧表面的光阻剂后，用标号16表示光阻剂去除部。图2的(f)是以镀层1的端面露出的方式局部地除去光阻剂14和密封树脂层9而形成有空隙5的图。
作为该工序的除去光阻剂14和密封树脂层9的方法，可应用激光照射、使用了模具的冲压、切割等。图2的(g)是通过镀覆处理在通过之前的工序形成的空隙5中形成镀层6的图。这里进行的镀覆处理可应用焊接性良好的锡类的镀覆或镀金等。
图2的(h)是去除了光阻剂14后的图。图2的(i)是如下的图：将至之前的工序为止制成的部件的正反面(上下)反转，将半导体芯片7芯片焊接在密封树脂层9上，进而用导线8将半导体芯片7和由镀层1构成的外部引线30电连接。在芯片焊接工序中，能够使用绝缘浆体或导电性浆体粘接半导体芯片。
图2的(j)是为了保护半导体芯片7和导线8而利用密封树脂层19进行覆盖的图。图2的(k)是通过切割刀具10的切割等分成一个个半导体封装的工序，但重要的是，将镀层6的中央部切断，并使镀层6残留在外部引线30的端面31。图2的(l)是最终被分割为一个个半导体封装的图。经过这样的工序，完成图1所示的半导体装置。
图3是示出本发明的制造方法的第二实施例。
在图3的(a)中，在导电性基板3上对光阻剂2进行构图，并在其开口部中形成有镀层1。关于镀层1，大多是在导电性基板3上进行焊锡浸润性良好的镀金或镀银，在其上进行成为半导体封装的电极的中心材料的镀镍或镀铜，进而在其上进行镀金或镀银以便能够实现良好的导线焊接。即，成为了这样的三层构造：在导电性基板3上进行镀金以作为第一镀层，在其上进行镀镍或镀铜，并在最上面进行镀金或镀银。
在图3的(b)中，在通过之前的工序形成在导电性基板3上的镀层1和光阻剂2的表面上，进一步涂覆了光阻剂21。在图3的(c)中，以使镀层1的成为外部引线30的部分的端面31露出的方式，部分地去除了光阻剂2和光阻剂21。该光阻剂去除方法能够通过基于药液的蚀刻或激光照射等来进行。在图3的(d)中，对通过之前的工序去除了光阻剂后的部分进行镀覆处理，由此形成镀层6。该镀层6使用焊锡浸润性良好的材料。例如，金镀层或锡类的焊锡镀层是合适的。在图3的(e)中，将在之前的镀覆工序中发挥了掩模作用的光阻剂2和21去除。在该工序结束后的时刻，半导体封装的结构变得明确，在导电性基板3上形成有用于在之后的工序中搭载半导体芯片的岛36、外部引线30和在外部引线30的端面上形成的镀层6。
在图3的(f)中，将半导体芯片7搭载在岛36上，并与外部引线30和导线8电连接。在图3的(g)中，为了保护半导体芯片7和导线8而用密封树脂层9覆盖了整体。在图3的(h)中，剥离了导电性基板3。图3的(i)是通过切割工序的刀具10分割为一个个半导体封装的工序。在该工序中重要的是，在镀层6的中央部进行分割，使镀层6残留在外部引线30的端面。图3的(j)表示被分割为一个个半导体封装的最终的半导体封装形态。经过以上这样的工序，能够在外部引线30的端面31配置由锡类或金构成的镀层6，并且外部引线30的底面32成为了焊锡浸润性良好的镀金或镀银的镀层。
图4是在经过了图3的(a)～(h)的相同工序后，在外部引线30和岛36的底面也形成焊锡浸润性良好的材料的图。但是，在通过图4所示的工序制造半导体封装的情况下，在图3的(a)的工序中形成的镀层1不需要是三层构造，仅在导电性基板3上直接进行镀镍或镀铜、并在其上形成金镀层或银镀层即可。即，镀层1也可以是这样的双层结构：为了将导线8和外部引线30接合在一起，而在与导线的接合面上进行了镀金或镀银。
图4的(a)是为了在外部引线30的底面32和岛36的底面35上形成镀层而对光阻剂33进行了构图的图。图4的(b)是在构图后的光阻剂33的开口部形成了镀层26后的图。图4的(c)是去除了光阻剂33后的图。镀层26呈现从密封树脂层9的底面突出的形式，还能够作为半导体封装的支座发挥作用。由于具有支座，在相对于电路板安装时，容易进行自动对准。图4的(d)是与图3的(i)相同地通过切割工序的刀具10分割为一个个半导体封装的工序。在该工序中重要的是，在镀层6的内部进行分割，使镀层6残留在外部引线30的端面31。图4的(e)是经过本发明的工序而最终完成的半导体封装的剖视图。特征在于，在外部引线30的端面31和底面32上形成了由焊锡浸润性良好的材料构成的镀层6和镀层26。
图5和图6是为了更容易理解图3的部分工序而从上表面观察的图。
图5的(a)是图3的(a)的俯视图。是依照构图后的光阻剂2的形状形成镀层1后的图。在形成为半导体封装后，镀层1具有用于搭载半导体芯片的岛部和外部引线的作用。图5的(b)是图3的(c)的俯视图。为了使外部引线30的端面31露出，去除了光阻剂和密封树脂层而形成有空隙5。优选使该空隙5仅形成在与外部引线30的端面31相接的部分，不希望该空隙5在相邻的外部引线的端面之间相连。图5的(c)是图3的(d)的俯视图。在空隙5中通过镀覆处理形成有镀层6。该镀层6需要为焊锡浸润性良好的材料。图5的(d)示出了去除光阻剂2、将半导体芯片7搭载于在岛30上、并通过导线8将半导体芯片7与外部引线30连接的状态。
图6的(a)是以密封树脂层9覆盖整个半导体封装的图。图6的(b)与图3的(i)相同，是用切割刀具10分割为分别的半导体封装的图。在该工序中重要的是，将由焊锡浸润性良好的材料构成的镀层6切断，使镀层6残留于外部引线30的端面31。经过以上的工序，如图6的(c)所示，完成了被分割成一个个的半导体封装。
图7是将经过图4的工序制作出的半导体封装焊锡接合于电路板的状态的剖视图。焊锡11良好地浸润在外部引线30的端面31上形成的镀层6，从而形成了良好的焊脚。在外部引线30的底面32上也形成有镀层26，从而容易与焊锡11接合。在相对于电路板的锡焊接合后进行的、基于图像检查的自动外观检查中，观察焊脚的形状来判定外部引线30与焊锡11的连接状态是否合格，焊锡焊脚11形成在外部引线30的端面31上，能够通过自动外观检查容易地进行检查。
图8是将经过图3的工序制作出的半导体封装焊锡接合于电路板的状态的剖视图。与图7同样，焊锡与在外部引线30的端面31上所形成的镀层6良好地接合，从而形成了良好的焊脚。此外，在该实施例的情况下，在外部引线30的底面32上没有形成附加的的镀层26，但如图3(a)所说明的那样，由于预先形成有焊锡浸润性良好的镀层，因此焊锡接合性良好。
图9示出了将本发明第二实施例的半导体封装安装于电路板的状态。进行了将形成在半导体芯片7上的凸块与外部引线30接合的所谓的芯片倒装结合。这样，在半导体封装内，能够不仅通过导线、还通过凸块将外部引线30与半导体芯片7连接在一起。

Claims (11)

1.一种半导体装置，所述半导体装置具有：
半导体芯片，其被搭载于岛上；
密封树脂，其覆盖所述半导体芯片；以及
引线，其被所述密封树脂部分地覆盖，且与所述半导体芯片电连接，
所述半导体装置的特征在于，
从所述密封树脂露出的所述引线的端面被镀层覆盖，
所述镀层的侧端面和密封树脂的侧端面处于同一面上。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述引线的底面上也设置有所述镀层，在所述岛的下表面设置有支座。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述半导体芯片的表面设置有凸块电极，所述半导体芯片和从所述密封树脂露出的所述引线经由所述凸块电极电连接。
4.一种半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法由以下工序构成：
在导电性基板上形成进行规定的构图而得的第一抗蚀剂图案；
通过电镀法在所述导电性基板的未形成所述第一抗蚀剂图案的开口面上析出第一镀层，形成岛和引线；
在所述第一抗蚀剂图案和第一镀层的表面涂覆光阻剂；
将所述第一抗蚀剂图案和所述光阻剂的一部分去除而形成在所述引线的端面具有空隙的第二抗蚀剂图案；
在所述空隙中析出第二镀层，成为所述引线的端面的镀层；
去除所述第二抗蚀剂图案；
将半导体芯片搭载在所述岛上并利用导线连接所述半导体芯片和所述引线；
用绝缘性的密封树脂覆盖所述导电性基板上的所述半导体芯片、所述导线、所述引线和所述第二镀层；
从所述密封树脂、所述岛、所述引线和所述第二镀层剥离所述导电性基板；以及
将所述密封树脂和所述第二镀层的中央部切断而形成为一个个的半导体装置。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于，
在剥离所述导电性基板的工序与形成为一个个的半导体装置的工序之间，设置有在所述引线的底面上形成第三镀层的工序。
6.根据权利要求4或5所述的半导体装置的制造方法，其特征在于，
在形成所述第二抗蚀剂图案的工序中，使用基于药液的蚀刻法。
7.根据权利要求4或5所述的半导体装置的制造方法，其特征在于，
在形成所述第二抗蚀剂图案的工序中，使用激光法。
8.一种半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法由以下工序构成：
在导电性基板上形成进行规定的构图而得的第一抗蚀剂图案，；
通过电镀法在所述导电性基板的未形成所述第一抗蚀剂图案的开口面上析出第一镀层，形成引线；
以将所述引线之间掩埋起来的方式设置绝缘性的第一密封树脂；
从所述第一密封树脂和所述第一镀层剥离所述导电性基板；
在由所述第一密封树脂和所述第一镀层构成的部件的两个面上形成光阻剂，并将所述第一镀层上的单侧的第一面的光阻剂去除而形成光阻剂去除部；
以所述第一镀层的端面露出的方式部分地除去所述光阻剂和所述第一密封树脂而形成空隙；
在所述空隙和所述光阻剂去除部处析出第二镀层，成为所述引线的端面的镀层；
将所述光阻剂的剩余部分去除；
使由所述第一密封树脂、所述第一镀层以及第二镀层构成的部件正反面反转，将半导体芯片搭载于成为岛部的所述第一密封树脂的表面，并用导线连接所述半导体芯片和所述引线；
用绝缘性的第二密封树脂覆盖所述第一密封树脂上的所述半导体芯片、所述导线、所述引线和所述第二镀层；以及
将所述第二密封树脂和所述第二镀层的中央部切断而形成为一个个的半导体装置。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，
在形成所述空隙的工序中使用激光法。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于，
在形成所述空隙的工序中使用模具冲压法。
11.根据权利要求8所述的半导体装置的制造方法，其特征在于，
在形成所述空隙的工序中使用切割法。
CN201410471692.8A 2013-09-18 2014-09-16 半导体装置及其制造方法 Active CN104465544B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013192964A JP6244147B2 (ja) 2013-09-18 2013-09-18 半導体装置の製造方法
JP2013-192964 2013-09-18

Publications (2)

Publication Number Publication Date
CN104465544A true CN104465544A (zh) 2015-03-25
CN104465544B CN104465544B (zh) 2018-11-02

Family

ID=52667260

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410471692.8A Active CN104465544B (zh) 2013-09-18 2014-09-16 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US9385057B2 (zh)
JP (1) JP6244147B2 (zh)
KR (1) KR102227588B1 (zh)
CN (1) CN104465544B (zh)
TW (1) TWI627721B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097571A (zh) * 2015-06-11 2015-11-25 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装组件
CN106328541A (zh) * 2015-06-30 2017-01-11 精工半导体有限公司 半导体装置的制造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895611B (zh) * 2014-12-17 2019-07-12 恩智浦美国有限公司 具有可湿性侧面的无引线方形扁平半导体封装
CN205282448U (zh) * 2015-05-28 2016-06-01 意法半导体股份有限公司 表面安装类型半导体器件
US20170084519A1 (en) * 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Semiconductor package and method of manufacturing same
US20170271244A1 (en) * 2016-03-21 2017-09-21 Texas Instruments Incorporated Lead frame with solder sidewalls
US10388616B2 (en) 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP6752639B2 (ja) 2016-05-02 2020-09-09 ローム株式会社 半導体装置の製造方法
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
US10636729B2 (en) 2017-06-19 2020-04-28 Texas Instruments Incorporated Integrated circuit package with pre-wetted contact sidewall surfaces
JP6785377B2 (ja) 2018-05-28 2020-11-18 株式会社日立ハイテク プラズマ処理装置
US11101200B2 (en) * 2018-12-31 2021-08-24 Microchip Technology Incorporated Surface-mount integrated circuit package with coated surfaces for improved solder connection
DE102019202061A1 (de) 2019-02-15 2020-08-20 Te Connectivity Germany Gmbh Kabel und Verfahren zum Herstellen des Kabels
JP2021034600A (ja) * 2019-08-27 2021-03-01 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197570A (ja) * 1997-09-17 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2006278914A (ja) * 2005-03-30 2006-10-12 Aoi Electronics Co Ltd 半導体装置の製造方法、半導体装置および樹脂封止体
US20120032352A1 (en) * 2010-08-09 2012-02-09 Maxim Integrated Products, Inc. Side wettable plating for semiconductor chip package
CN102420146A (zh) * 2010-09-24 2012-04-18 精工电子有限公司 半导体装置及半导体装置的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730043A (ja) 1993-07-13 1995-01-31 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JPH08213540A (ja) 1995-02-08 1996-08-20 Hitachi Ltd リードフレーム、リードフレームの製造方法及び半導体装置の製造方法
JP2001284480A (ja) * 2000-03-29 2001-10-12 Toshiba Corp リードレス電子部品の製造方法
JP3626075B2 (ja) 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP3709139B2 (ja) * 2001-01-04 2005-10-19 吉川工業株式会社 ノンリード・プラスチック半導体パッケージ構造
JP2003158235A (ja) * 2001-11-20 2003-05-30 Mitsui High Tec Inc 半導体装置の製造方法
JP5702763B2 (ja) * 2006-10-04 2015-04-15 ローム株式会社 半導体装置
JP5122835B2 (ja) * 2007-02-27 2013-01-16 ローム株式会社 半導体装置、リードフレームおよび半導体装置の製造方法
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197570A (ja) * 1997-09-17 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2006278914A (ja) * 2005-03-30 2006-10-12 Aoi Electronics Co Ltd 半導体装置の製造方法、半導体装置および樹脂封止体
US20120032352A1 (en) * 2010-08-09 2012-02-09 Maxim Integrated Products, Inc. Side wettable plating for semiconductor chip package
CN102420146A (zh) * 2010-09-24 2012-04-18 精工电子有限公司 半导体装置及半导体装置的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097571A (zh) * 2015-06-11 2015-11-25 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装组件
CN105097571B (zh) * 2015-06-11 2018-05-01 合肥矽迈微电子科技有限公司 芯片封装方法及封装组件
CN106328541A (zh) * 2015-06-30 2017-01-11 精工半导体有限公司 半导体装置的制造方法

Also Published As

Publication number Publication date
CN104465544B (zh) 2018-11-02
JP2015060917A (ja) 2015-03-30
US9385057B2 (en) 2016-07-05
TWI627721B (zh) 2018-06-21
TW201523825A (zh) 2015-06-16
KR20150032493A (ko) 2015-03-26
JP6244147B2 (ja) 2017-12-06
KR102227588B1 (ko) 2021-03-12
US20150076690A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
CN104465544A (zh) 半导体装置及其制造方法
US20220102166A1 (en) Leadframe package with pre-applied filler material
KR102082941B1 (ko) 수지 봉지형 반도체 장치 및 그 제조 방법
TWI587457B (zh) 樹脂密封型半導體裝置及其製造方法
TWI756078B (zh) 半導體封裝件及半導體封裝件之製造方法
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
CN106816388B (zh) 半导体封装结构及其制作方法
JPH11274352A (ja) 半導体パッケ―ジ用基板及び半導体パッケ―ジ並びにそれらの製造方法
US9679835B2 (en) Method of manufacturing resin-encapsulated semiconductor device, and lead frame
WO1998018161A1 (en) Semiconductor device, method of its manufacture, circuit substrate, and film carrier tape
JP2005317861A (ja) 半導体装置およびその製造方法
CN101383301A (zh) 形成倒装芯片突起载体式封装的方法
US7939379B2 (en) Hybrid carrier and a method for making the same
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
JP6752639B2 (ja) 半導体装置の製造方法
CN105244327A (zh) 电子装置模块及其制造方法
JP2018085487A (ja) 半導体装置の製造方法および半導体装置
CN106571347A (zh) 绝缘管芯
CN109243983A (zh) 制备集成电路封装体的方法、集成电路基板及其制备方法
JP4178744B2 (ja) 半導体素子搭載用テープとそれを用いた半導体装置
JP2014150213A (ja) 半導体装置及び半導体装置の製造方法
CN106856176B (zh) 半导体封装结构及其制作方法
JP2008108967A (ja) リードフレームおよびそれを用いた半導体パッケージの製造方法
JP2008282904A (ja) モールドパッケージおよびその製造方法
JPH09246416A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160323

Address after: Chiba County, Japan

Applicant after: DynaFine Semiconductor Co.,Ltd.

Address before: Chiba County, Japan

Applicant before: Seiko Instruments Inc.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Chiba County, Japan

Applicant after: ABLIC Inc.

Address before: Chiba County, Japan

Applicant before: DynaFine Semiconductor Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Nagano

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: ABLIC Inc.

CP02 Change in the address of a patent holder