JP2003158235A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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resin
leads
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尚志 安永
Hiroaki Narimatsu
宏顕 成松
Atsushi Fukui
淳 福井
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Mitsui High Tec Inc
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Abstract

(57)【要約】 【課題】 バリの発生がなく、リードの切断端面にもめ
っきが行われて、半田接合の外観検査が容易かつ接合強
度も強い半導体装置の製造方法を提供する。 【解決手段】 素子搭載部１２及び多数のリード１３を
配置した単位リードフレーム１１を、導電性板材１０に
マトリックス状に複数形成する第１工程と、各単位リー
ドフレーム１１の素子搭載部１２にそれぞれ半導体素子
１６を搭載して必要な電気的連結処理を行った後、半導
体素子搭載側を一括して樹脂封止する第２工程と、樹脂
封止した中間製品２０をサイジングして半導体素子１６
をそれぞれ備える半導体装置２１毎に個片化する第３工
程と、個片化された複数の半導体装置２１を、振動及び
／又は撹拌しながらそれぞれの半導体装置２１が互いに
接触しあうようにしてサイジングの際に発生したバリ２
２を除去すると共に、リードフレーム１１の露出した部
分に外装めっき３１を行う第４工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、リードフレームを
使用し、底面からリードが露出する樹脂封止型の半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年、リードフレームを使用した樹脂封
止型の半導体装置において、小型化の要求を満たすため
に、樹脂封止体の側面にリードが突出せず、樹脂封止体
の底面にリードが露出するＳＯＮ（Ｓｍａｌｌ Ｏｕｔ
ｌｉｎｅ Ｎｏｎ−ｌｅａｄｅｄｐａｃｋａｇｅ）や、
ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄｐ
ａｃｋａｇｅ）と呼ばれるタイプの半導体装置が注目さ
れている。このような樹脂封止型の半導体装置は、図５
（Ａ）に示すように一般に導電性の帯状板材あるいは短
冊状板材に、複数の半導体装置単位のリードフレーム５
０をマトリックス状（図２参照）に形成し、図５（Ｂ）
に示すように、各リードフレーム５０毎にそれぞれ半導
体素子５１を搭載して、ボンディングワイヤ５２などに
よってリードフレーム５０と電気的に接続した後、図５
（Ｃ）に示すように、半導体素子搭載側のみを封止樹脂
５４で封止する。ここで樹脂封止する際には、図５
（Ｄ）に示すように、隣接する複数の半導体装置５５単
位を一括して樹脂封止し、この状態でパッド（表側が素
子搭載部）５６及びリード５７の露出面に半田めっきな
どの外装めっき５８、５９を施す。その後、図５（Ｅ）
に示すように、矢印Ｐに示す各半導体装置５５の境界部
分をタイバー（支持リード）に沿ってダイシングソー等
により切断することにより、各半導体装置５５の単位毎
に分離する。
【０００３】
【発明が解決しようとする課題】以上の方法によれば、
複数の半導体装置５５を一括して樹脂封止できるため樹
脂封止工程が簡略化できると共に、外径サイズが同じで
あれば、ひとつの樹脂封止金型で多品種に対応でき、か
つ従来と比較して大幅なコストダウンが図れるといった
利点がある。しかしながら、前述した方法では、各半導
体装置５５を個片化する際に、リード５７の端部にバリ
６０が発生してしまい、外観不良ならびに寸法不良とな
り、更には実装信頼性が低下してしまうという問題があ
った。また従来は、パッド５６及びリード５７の露出面
に外装めっき５８、５９を施した後に個片化を行ってい
たので、リード５７の切断面には外装めっきが施され
ず、これにより半導体装置実装後の半田接合確認等の外
観検査ができず、また接着強度などの実装信頼性も低下
していた。本発明はかかる事情に鑑みてなされたもの
で、バリの発生がなく、更にはリードの切断端面にもめ
っきが行われて、半田接合の外観検査が容易であり、し
かも、組み立て時の半導体装置の接合強度も強い半導体
装置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】前記目的に沿う本発明に
係る半導体装置の製造方法は、中央に素子搭載部及びそ
の周囲に多数のリードを配置した半導体素子の単位リー
ドフレームを、導電性板材にマトリックス状に形成する
第１工程と、前記各単位リードフレームの前記素子搭載
部にそれぞれ半導体素子を搭載して該半導体素子と前記
リードの必要な電気的連結処理（例えば、ワイヤボンデ
ィング処理）を行った後、前記半導体素子搭載側を一括
して樹脂封止する第２工程と、樹脂封止した中間製品を
サイジングして前記半導体素子をそれぞれ備える半導体
装置毎に個片化する第３工程と、個片化された複数の前
記半導体装置を、振動及び／又は撹拌しながら前記それ
ぞれの半導体装置が互いに接触しあうようにしてサイジ
ングの際に発生したバリを除去すると共に、リードフレ
ームの露出した部分（即ち、パッド及びリード）に外装
めっきを行う第４工程とを有する。本発明に係る半導体
装置の製造方法において、第４工程における前記外装め
っきは、回転するバレル（樽、容器）に複数の前記半導
体装置を入れてめっきを行うバレルめっき法で行うのが
好ましい。
【０００５】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）〜（Ｅ）は本発
明の一実施の形態に係る半導体装置の製造方法の工程
図、図２はマトリックス状に形成されたリードフレーム
の平面図、図３はバレルめっき装置の説明図、図４は製
造された半導体装置の断面図である。
【０００６】厚みが例えば０．１〜０．５ｍｍ程度の導
電性板材の一例である銅又は銅合金の条材１０を用意
し、これにプレス加工又はエッチング加工によって、図
１（Ａ）及び図２に示すように、単位リードフレーム１
１をマトリックス状に形成する。各リードフレーム１１
は中央に素子搭載部１２をその周囲４方に複数のリード
１３を有する。隣り合うリードフレーム１１のリード１
３は支持リード１４によって連結され、更に隣り合う素
子搭載部１２は別の支持リード１５によって連結されて
いる。なお、１６ａはパイロット孔である（以上、第１
工程）。
【０００７】次に、図１（Ｂ）に示すように、各単位リ
ードフレーム１１の素子搭載部１２にそれぞれ半導体素
子１６を接着剤等を介して接合搭載する。そして、半導
体素子１６の電極パッド部１７とリード１３とをボンデ
ィングワイヤ１８によって必要な電気的連結処理の一例
であるワイヤボンディング処理を行う。この場合、リー
ド１３のボンディング部に貴金属めっきを施しておき、
接合性を高めてもよい。なお、ワイヤボンディングの代
わりに従来から用いられているフリップチップ接続であ
ってもよい。この後、図１（Ｃ）に示すように、半導体
素子１６が搭載されてワイヤボンディング処理が行われ
たものを所定の金型に入れて、半導体素子１６の搭載面
側を一括して樹脂封止を行う。１９はエポキシ等の絶縁
材からなる封止樹脂を示す（以上、第２工程）。
【０００８】このようにして樹脂封止された中間製品２
０を、図１（Ｄ）に示すように、ダイシングソー等の切
断刃によって各半導体装置２１毎に個片化する。サイジ
ングする位置は、隣り合う半導体装置２１のリード１３
の中央にある支持リード１４の位置とし、支持リード１
４は完全に切り落とすものとする。これによって、リー
ド１３の端部にサイジングによるバリ２２が生じる（以
上、第３工程）。
【０００９】個片化された多数の半導体装置２１を、図
３に示すようにバレル２３に入れてバレルめっき（即
ち、露出部分の外装めっき）を行う。この実施の形態で
はバレル２３は断面八角形となって、周囲に多数の孔２
４を有し、軸２５を中心として回転駆動されている。バ
レル２３の一部には図示しない搬出入口を有し、多数の
半導体装置２１を投入し、更にめっき完了後の半導体装
置２１を取り出せる構造となっている（日刊工業新聞
社、昭和３６年９月発行「金属表面技術便覧」３１８〜
３１９頁参照、また、特開平１−１６８８９３号公報に
記載のものを使用することもできる）。これによって、
多数の半導体装置２１が振動及び撹拌されながら混ざり
あってリード１３の端部に形成されたバリ２２は略完全
に除去される。この場合、バリ２２が柔軟性を有すると
除去しにくい場合があるので、使用する条材１０に硬く
て脆い材料を使用するのが好ましい。バレル２３はめっ
き液２６内に部分的に浸漬されているので、リードフレ
ーム１１の露出部分に貴金属のめっき処理が行われる。
【００１０】なお、半導体装置２１が軽い場合、比重が
比較的大きいめっき液内に浸漬すると、半導体装置２１
に浮力が発生し、半導体装置２１相互の混ざり合いに時
間がかかる。この場合は、バレル２３を予めめっき液外
又は比重が小さい液体中で回転させて短時間のうちにバ
リを除去し、次にめっき槽につけて露出部分にめっきを
してもよい。なお、バレル２３を用いることなく、別の
容器に多数の半導体装置２１を入れて撹拌し、バリを除
去した後あるいは除去しながらめっきを行ってよい。こ
の場合、半導体装置２１はめっき液に漬かった状態で撹
拌されることになる（以上、第４工程）。
【００１１】このようにして、図１（Ｅ）及び図４に示
すめっき処理された半導体装置２７が完成する。この半
導体装置２７をプリント基板２８の回路２９に半田３０
を用いて接合する場合、半田３０がリード１３のめっき
部（即ち、外装めっき）３１に付着するので、組み立て
後の目視によって、半田３０を確認できる。これによっ
て、半導体装置２７が確実にプリント基板２８に接合さ
れていることを目視検査できる。
【００１２】本発明は前記実施の形態の半導体装置の製
造方法に限定されるものではなく、本発明の要旨を変更
しない範囲での半導体装置の製造方法にも本発明は適用
される。例えば、本発明はリードの本数が周囲４本ずつ
の１６本であったが、それより多い場合あるいは少ない
場合にも適用される。
【００１３】
【発明の効果】請求項１及び２記載の半導体装置の製造
方法によれば、外装めっきの際又は直前に半導体装置の
リードの端部に発生したバリを除去できるので、バリに
起因する外観不良、寸法不良や実装不良を防止すること
ができる。更に、各半導体装置を個片化した後で外装め
っきを行うので、リードの断面にも外装めっきを施すこ
とができ、これにより半導体装置実装後の外観検査が可
能となり、また接着強度などの実装信頼性も向上する。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｅ）は本発明の一実施の形態に係る
半導体装置の製造方法の工程図である。
【図２】マトリックス状に形成されたリードフレームの
平面図である。
【図３】バレルめっき装置の説明図である。
【図４】製造された半導体装置の断面図である。
【図５】（Ａ）〜（Ｅ）は従来例に係る半導体装置の製
造方法の説明図である。
【符号の説明】
１０：条材、１１：リードフレーム、１２：素子搭載
部、１３：リード、１４、１５：支持リード、１６：半
導体素子、１７：電極パッド部、１８：ボンディングワ
イヤ、１９：封止樹脂、２０：中間製品、２１：半導体
装置、２２：バリ、２３：バレル、２４：孔、２５：
軸、２６：めっき液、２７：半導体装置、２８：プリン
ト基板、２９：回路、３０：半田、３１：めっき部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福井 淳 福岡県北九州市八幡西区小嶺２丁目10−１ 株式会社三井ハイテック内 Ｆターム(参考） 4K024 AA01 BA15 BB12 CB02 DA07 5F067 AA01 AA09 AB04 BA02 BC13 BD05 DB00 DC12 DE19 DE20

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 中央に素子搭載部及びその周囲に多数の
    リードを配置した半導体素子の単位リードフレームを、
    導電性板材にマトリックス状に複数形成する第１工程
    と、前記各単位リードフレームの前記素子搭載部にそれ
    ぞれ半導体素子を搭載して該半導体素子と前記リードの
    必要な電気的連結処理を行った後、前記半導体素子搭載
    側を一括して樹脂封止する第２工程と、樹脂封止した中
    間製品をサイジングして前記半導体素子をそれぞれ備え
    る半導体装置毎に個片化する第３工程と、個片化された
    複数の前記半導体装置を、振動及び／又は撹拌しながら
    前記それぞれの半導体装置が互いに接触しあうようにし
    て、サイジングの際に発生したバリを除去すると共に、
    リードフレームの露出した部分に外装めっきを行う第４
    工程とを有することを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、第４工程における前記外装めっきは、回転する
    バレルに複数の前記半導体装置を入れてめっきを行うバ
    レルめっき法で行うことを特徴とする半導体装置の製造
    方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2015503233A (ja) * 2011-11-30 2015-01-29 ジアンスー チャンジアン エレクトロニクス テクノロジー カンパニーリミテッド バレルめっきクワッド・フラット・ノーリード（ｑｆｎ）パッケージ構造及びその製造方法
JP2015060917A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置およびその製造方法
JP2019160882A (ja) * 2018-03-08 2019-09-19 エイブリック株式会社 半導体装置およびその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080198565A1 (en) * 2007-02-16 2008-08-21 Tyco Electronics Corporation Surface mount foot with coined edge surface
TWI392065B (zh) * 2009-06-08 2013-04-01 Cyntec Co Ltd 電子元件封裝模組
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
US8547709B2 (en) * 2010-02-12 2013-10-01 Cyntec Co. Ltd. Electronic system with a composite substrate
CN105895611B (zh) * 2014-12-17 2019-07-12 恩智浦美国有限公司 具有可湿性侧面的无引线方形扁平半导体封装
JP7037368B2 (ja) * 2018-01-09 2022-03-16 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3883410A (en) * 1966-12-01 1975-05-13 Inoue K Method of and apparatus for the deburring workpieces
US4115960A (en) * 1977-04-28 1978-09-26 Advanced Plastics Machinery Corporation Method and apparatus for deflashing
US4968397A (en) * 1989-11-27 1990-11-06 Asher Reginald K Non-cyanide electrode cleaning process
US6165819A (en) * 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
US5417829A (en) * 1993-10-08 1995-05-23 Tumbleveyor, Inc. Apparatus for the surface treatment of parts
JP3475557B2 (ja) * 1995-03-08 2003-12-08 ソニー株式会社 半導体装置の製造方法
US6424024B1 (en) * 2001-01-23 2002-07-23 Siliconware Precision Industries Co., Ltd. Leadframe of quad flat non-leaded package

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2015503233A (ja) * 2011-11-30 2015-01-29 ジアンスー チャンジアン エレクトロニクス テクノロジー カンパニーリミテッド バレルめっきクワッド・フラット・ノーリード（ｑｆｎ）パッケージ構造及びその製造方法
JP2015060917A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置およびその製造方法
JP2019160882A (ja) * 2018-03-08 2019-09-19 エイブリック株式会社 半導体装置およびその製造方法
US11251110B2 (en) 2018-03-08 2022-02-15 Ablic Inc. Semiconductor device and method of manufacturing the semiconductor device
JP7144157B2 (ja) 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法

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