JP2015060917A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015060917A
JP2015060917A JP2013192964A JP2013192964A JP2015060917A JP 2015060917 A JP2015060917 A JP 2015060917A JP 2013192964 A JP2013192964 A JP 2013192964A JP 2013192964 A JP2013192964 A JP 2013192964A JP 2015060917 A JP2015060917 A JP 2015060917A
Authority
JP
Japan
Prior art keywords
plating layer
sealing resin
lead
semiconductor device
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013192964A
Other languages
English (en)
Other versions
JP6244147B2 (ja
Inventor
吉野　朋之
Tomoyuki Yoshino
朋之 吉野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2013192964A priority Critical patent/JP6244147B2/ja
Priority to TW103130394A priority patent/TWI627721B/zh
Priority to US14/485,927 priority patent/US9385057B2/en
Priority to CN201410471692.8A priority patent/CN104465544B/zh
Priority to KR1020140123441A priority patent/KR102227588B1/ko
Publication of JP2015060917A publication Critical patent/JP2015060917A/ja
Application granted granted Critical
Publication of JP6244147B2 publication Critical patent/JP6244147B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】実装性を向上させた半導体フラットパッケージを提供する。【解決手段】封止樹脂層１９から露出するリードの端面３１はメッキ層６に覆われ、前記メッキ層６の側端面と封止樹脂層１９の側端面は同一面上とする。半導体フラットパッケージのリード切断部に半田濡れ性の良い材料を形成して、回路基板とのはんだ接続強度を向上させるとともに、半導体パッケージのリード切断部から半田フィレットを形成し、実装後の半田自動外観検査の適応を可能とする。【選択図】図１

Description

本発明は、樹脂封止型の半導体装置であり、リードがフラットで半導体パッケージの底面とリード底面が同一面にある、いわゆるフラットパッケージの半導体装置に関する。
携帯機器をはじめとして、各種の電子機器は薄型化・小型化・軽量化が進んでいる。それらの電子機器に実装される半導体パッケージにおいても薄型・小型が要求されている。半導体パッケージを薄く、小さくするには、従来のガルウィングタイプの半導体パッケージでは対応出来ないため、リードがフラットで半導体パッケージの底面とリード底面が同一面にある、いわゆるフラットパッケージが有効である。
フラットパッケージでは、パッケージの裏面（回路基板に実装する面）から回路基板と接続するためのリードを露出させている。また、半導体チップを搭載する部分であるアイランドは一般的にリードフレームやメッキ層などからなり、パッケージの裏面から露出させているものと、露出していないものがある。更には、アイランドを形成しないで、封止樹脂に直接半導体チップを搭載しているものもある。フラットパッケージを回路基板へ半田付け実装する際には、アウターリード底面と回路基板のパターンを半田で接合する。
従来のフラットパッケージの製造方法について図を用いて説明する。
図１０は、従来の半導体パッケージの製造方法を説明するための工程に沿った断面図である。図１０（ａ）は、導電性ベース板３上にフォトレジスト２を塗布し、パターニングし、フォトレジストの開口部にメッキ層１を形成して半導体パッケージの電極を形成している。メッキ層１は三層から形成されていることが多く、導電性ベース板３上に金メッキまたは銀メッキがされ、その上にニッケルメッキや銅メッキがされ、更にその上に金メッキまたは銀メッキがされている。図１０（ｂ）は、フォトレジスト２を除去したところである。図１０（ｃ）は、メッキ層１からなるアイランド３６上に半導体チップ７をダイボンディングし、同じくメッキ層１からなるアウターリード３０へワイヤ８を電気的に接続している。図１０（ｄ）は、半導体チップ７やワイヤ８などを保護するために封止樹脂９を形成したところである。図１０（ｅ）は、導電性ベース板（３）を除去したところである。図１０（ｆ）は、個々の半導体パッケージに分割するためのダイシングブレード１０によるダイシングを示している。ダイシングは、メッキ層１からなるアウターリード３０を切断する。図１０（ｇ）は、最終的な半導体パッケージの断面を示している。アウターリード３０の端面３１が露出している。
ダイシングの工程においてはメッキ層１からなるアウターリード３０を切断しているので、その切断面である端面３１にはニッケルや銅が露出している。図１１は、従来の製造方法で製作した半導体パッケージを回路基板へ半田接合した状態を示す断面図である。アウターリード３０の底面３２は金メッキ層や銀メッキ層が露出しているので、半田濡れ性が良く、半田との良好な接合状態が得られる。（例えば、特許文献１参照）
また、従来のガルウィング型半導体パッケージにおけるアウターリードの切断面に対して半田付け性が良好な素材を付けようとする技術が特許文献２、３に記されている。
特開２００２−９１９６号公報 特開平８−２１３５４０号公報 特開平７−０３００４３号公報
上述したように、電子機器の薄型化・小型化・軽量化に伴い、パッケージされた半導体装置においてはフラットタイプが増えて来ている。
しかしながら、図１１に示す構造では、アウターリード３０の端面３１はメッキ層１の主な材料であるニッケルや銅が露出しているので、半田の濡れ性が悪く、半田との接合が困難である。従って、図１１に示したように端面３１からの良好な半田フィレットは得られないため回路基板との接合において十分な接合面積が得られず、接合強度が弱いという問題を有する。また、回路基板への半田接合後に行う画像検査による自動外観検査は、フィレットの形状を観察してアウターリード３０と半田１１の接続状態を合否判定するが、半田フィレットアウターリード３０の端面３１が接合していないため、フィレットを観察しただけでは合否判定が出来ず、フラットパッケージには自動外観検査を適用出来ないという問題もある。
本発明は、このような従来のフラットパッケージが有していた問題を解決しようとするものであり、半田接合部では良好なフィレットを形成し、回路基板とは高い接合強度を有し、自動外観検査にも対応出来るパッケージされた半導体装置を提供することを課題とする。
上記課題解決のために下記手段を用いた。
まず、アイランドに搭載された半導体チップと、前記半導体チップを覆う封止樹脂と、前記封止樹脂に部分的に覆われ前記半導体チップと電気的に接続するリードと、を有する半導体装置であって、前記封止樹脂から露出する前記リードの端面はメッキ層に覆われ、前記メッキ層の側端面と封止樹脂の側端面は同一面上にあることを特徴とする半導体装置とした。
また、導電性ベース板上に所定のパターニングをした第一レジストパターンを形成する工程と、前記第一レジストパターンを除く前記導電性ベース板（３）の開口面に電解メッキ法にて第一メッキ層を析出させ、アイランドおよびリードを形成する工程と、前記第一レジストパターンおよび第一メッキ層の表面にフォトレジストを塗布する工程と、前記第一レジストパターン及び前記フォトレジストの一部を除去して、前記リードの端面に空隙を有する第二レジストパターンを形成する工程と、前記空隙に第二メッキ層を析出させ、前記リード（端面のメッキ層とする工程と、前記第二レジストパターンを除去する工程と、前記アイランドに半導体チップを搭載し、前記半導体チップと前記リードとをワイヤで接続する工程と、前記導電性ベース板上の前記半導体チップと前記ワイヤと前記リード前記第二メッキ層を絶縁性の封止樹脂で覆う工程と、前記封止樹脂と前記アイランドと前記リードと前記第二メッキ層から前記導電性ベース板を剥離する工程と、前記封止樹脂および前記第二メッキ層の中央部を切断して、半導体装置に個片化する工程と、からなる半導体装置の製造方法とした。
また、導電性ベース板上に所定のパターニングをした第一レジストパターンを形成する工程と、前記第一レジストパターンを除く前記導電性ベース板の開口面に電解メッキ法にて第一メッキ層を析出させ、リードを形成する工程と、前記リード間を埋めるように絶縁性の第一の封止樹脂を設ける工程と、前記第一の封止樹脂と前記第一メッキ層から前記導電性ベース板を剥離する工程と、前記第一の封止樹脂と前記第一メッキ層からなる部材の両面にフォトレジストを形成し、前記第一メッキ層上の片側の第一面のフォトレジストを除去してフォトレジスト除去部を形成する工程と、前記第一メッキ層の端面が露出するように前記フォトレジストと前記第一の封止樹脂を部分的に取り除いて空隙を形成する工程と、前記空隙と前記フォトレジスト除去部に第二メッキ層を析出させ、前記リード端面のメッキ層とする工程と、前記フォトレジストの残部を除去する工程と、前記第一の封止樹脂と前記第一メッキ層及び第二メッキ層からなる部材を表裏反転させ、アイランド部となる前記第一の樹脂表面に半導体チップを搭載し、前記半導体チップと前記リードとをワイヤで接続する工程と、前記第一の封止樹脂上の前記半導体チップと前記ワイヤと前記リード前記第二メッキ層を絶縁性の第二の封止樹脂で覆う工程と、前記第二の封止樹脂および前記第二メッキ層の中央部を切断して、半導体装置に個片化する工程と、からなる半導体装置の製造方法とした。
上記手段を用いることで、半導体パッケージを回路基板に実装した時に、フラットパッケージのアウターリード端面に良好な半田フィレットが形成出来、回路基板との接合強度が向上する。また、半田フィレットの観察による自動外観検査によっても回路基板との接合の合否判定を実施することが可能となる。
本発明による半導体装置の第一実施例を示す断面図である。 本発明による半導体装置の第一実施例の製造工程を示す断面図である。 本発明による半導体装置の第二実施例の製造工程を示す断面図である。 本発明による半導体装置の第三実施例の製造工程を示す断面図である。 本発明による半導体装置の第三実施例の製造工程を示す上面図である。 図５に続く、本発明による半導体装置の第三実施例の製造工程を示す上面図である。 本発明の第一実施例による半導体装置を回路基板に実装した状態を示した断面図である 本発明の第二実施例による半導体装置を回路基板に実装した状態を示した断面図である。 本発明の第二実施例による半導体装置を回路基板に実装した状態を示した断面図である。 従来の半導体装置の製造工程の例を示す断面図である。 従来の半導体装置を回路基板に実装した状態を示す断面図である。
以下、図面を参照して本発明の実施例を詳細に説明する。
図１は本発明の第一の実施例に係る半導体装置の断面図である。
本発明による半導体装置の構成は、半導体チップ７とアウターリード３０を電気的に接続するワイヤ８と、半導体チップ７を搭載するアイランド部封止樹脂３７、アウターリードの端面３１を覆うように形成したメッキ層６、及び半導体装置全体を保護する封止樹脂１９からなる。
本発明の特徴としては、アウターリード３０の端面３１に接してメッキ層６を形成しており、そのメッキ層６は半導体装置の略外形寸法よりはみ出ることがない。すなわち、メッキ層６の側端面と封止樹脂１９の側端面は同一面上にある。
また、図１にはアウターリードの底面３２にもアウターリード底面にメッキ層２６を後から形成して、アイランド下面にスタンドオフを形成している。ただし、このアウターリード底面に後付けしたメッキ層２６は必須ではない。予めアウターリード３０を形成する段階で複数のメッキ層を形成し、半田と接するリード底面３２に金などの半田濡れ性が良好なメッキ層を形成しておけば、それだけで回路基板との半田付けは可能である。この場合、後からメッキ層２６を形成する必要は無い。
図２は、本発明の第一の実施例に係る半導体装置の製造工程を断面図で示して説明するである。
図２（ａ）〜図２（ｄ）までは公知の技術を利用しており、第一の実施例に係る半導体装置の製造方法の特徴は図２（ｅ）〜図２（ｌ）に示している。
図２（ａ）は、導電性ベース板３上にフォトレジスト２をパターニングし、当該フォトレジスト２の開口部にメッキ層１を析出させた図である。メッキ層１は、導電性ベース板３と接する面に直接ニッケルメッキや銅メッキを行い、その上に金メッキや銀メッキを行う二層構造をしている。または、導電性ベース板３上に半田濡れ性の良い金メッキや銀メッキなどをメッキしておき、その上にニッケルメッキや銅メッキを析出させ、更にその上に金メッキや銀メッキなどを行って三層構造としても良い。
図２（ｂ）は、フォトレジスト２を除去した図である。図２（ｃ）は、導電性ベース板３上にメッキ層１を形成した部品に樹脂封止を行い、封止樹脂層９を形成したところで、封止樹脂層９はメッキ層１の空隙に充填されている。図２（ｄ）は、下面の導電性ベース板３を除去したところである。
図２（ｅ）は、封止樹脂層９とメッキ層１が一体になった部品の表裏にフォトレジスト１４を塗布し、メッキ層１の上の片側表面のフォトレジストを取り除いたところで、フォトレジスト除去部を符号１６で示している。図２（ｆ）は、メッキ層（１）の端面が露出するようにフォトレジスト１４と封止樹脂層９を部分的に取り除いて空隙５を形成したところである。
この工程のフォトレジスト１４と封止樹脂層９を取り除く方法としては、レーザ照射、金型を用いたパンチ、ダイシングなどが適用できる。図２（ｇ）は、前の工程で形成した空隙５にメッキ処理でメッキ層６を形成したところである。ここで行うメッキ処理は、半田付け性に良好な錫系のメッキや金メッキなどを適用できる。
図２（ｈ）は、フォトレジスト１４を除去したところである。図２（ｉ）は、前の工程までに出来た部品を表裏（上下）反転し、封止樹脂層９上に半導体チップ７をダイボンディングし、更に半導体チップ７とメッキ層１からなるアウターリード３０をワイヤ８で電気的に接続したところである。ダイボンディング工程では、絶縁ペーストや導電性ペーストを用いて半導体チップを接着させることができる。
図２（ｊ）は、半導体チップ７やワイヤ８を保護するために封止樹脂層１９で覆ったところである。図２（ｋ）は、ダイシングブレード１０によるダイシングなどで個々の半導体パッケージに個片化する工程であるが、メッキ層６の中央部を切断し,アウターリード３０の端面３１にメッキ層６を残すことが重要になる。図２（ｌ）は、最終的に個々の半導体パッケージに分割されたところである。この様な工程を経て、図１に示した半導体装置が完成する。
図３は、本発明の製造方法を示す第二の実施例である。
図３（ａ）は、導電性ベース板３上にフォトレジスト２をパターニングし、その開口部にメッキ層１を形成している。メッキ層１は、導電性ベース板３上に半田濡れ性が良好な金メッキや銀メッキを行い、その上に半導体パッケージの電極の中心材料になるニッケルメッキや銅メッキを行い、更にその上に良好なワイヤーボンディングが出来るように金や銀メッキがされていることが多い。つまり、導電性ベース板３に第一のメッキ層として金メッキがされ、その上にニッケルや銅メッキがされ、最上面に金や銀メッキがされている三層構造になっている。
図３（ｂ）では、前の工程で導電性ベース板３上に形成したメッキ層１とフォトレジスト２の表面に更にフォトレジスト２１を塗布している。図３（ｃ）では、メッキ層１のアウターリード３０になる部分の端面３１を露出させるようにフォトレジスト２及びフォトレジスト２１を部分的に除去している。このフォトレジスト除去方法は薬液によるエッチングやレーザ照射などで行うことが出来る。図３（ｄ）では、前の工程でフォトレジストを除去した部分にメッキ処理を行うことでメッキ層６を形成する。このメッキ層６は、半田濡れ性が良好な材料を用いる。例えば、金メッキや錫系の半田メッキが適している。図３（ｅ）では、前のメッキ工程でマスクの役割をしていたフォトレジスト２及び２１を除去したところである。この工程が終了した時点で、半導体パッケージの構造が明確になってきており、導電性ベース板（３）上に後の工程で半導体チップを搭載するアイランド３６とアウターリード３０及びその端面に形成したメッキ層６が形成されている。
図３（ｆ）では、アイランド１上に半導体チップ７を搭載し、アウターリード３０とワイヤ８と電気的に接続したところである。図３（ｇ）では、半導体チップ７やワイヤ８を保護するために封止樹脂９で全体を覆ったところである。図３（ｈ）では、導電性ベース板３を剥離したところである。図３（ｉ）は、ダイシング工程のブレード１０によって個々の半導体パッケージに分割している工程である。この工程で重要なのは、メッキ層６の中央部で分割し、アウターリード３０の端面にメッキ層６を残すことである。図３（ｊ）は、個々の半導体パッケージに分割された最終的な半導体パッケージ形態を表している。以上のような工程を経ることで、アウターリード３０の端面３１には錫系や金からなるメッキ層６を配置することが出来、さらに、アウターリード３０の底面３２は半田濡れ性が良好な金メッキや銀メッキのメッキ層となっている。
図４は、図３の図３（ａ）〜図３（ｈ）までの共通の工程を経た後に、アウターリード３０及びアイランド３６の底面にも半田濡れ性が良好な材料を形成するものである。しかし、図４に示した工程で半導体パッケージを製造する場合には、図３（ａ）の工程で形成するメッキ層１は三層構造である必要は無く、導電性ベース板３上に直接ニッケルメッキや銅メッキを行い、その上に金メッキや銀メッキを形成するだけで良い。すなわち、メッキ層１はワイヤ８とアウターリード３０を接合するために、ワイヤとの接合面に金メッキや銀メッキを行った二重構造でも良い。
図４（ａ）は、アウターリード３０の底面３２及びアイランド３６の底面３５にメッキ層を形成するためにフォトレジスト３３をパターニングしたところである。図４（ｂ）は、パターニングしたフォトレジスト３６の開口部にメッキ層２６を形成したところである。図４（ｃ）は、フォトレジスト３６を除去したところである。メッキ層２６が封止樹脂層９の底面から突き出た形をしており、半導体パッケージのスタンドオフとしても働くことが出来る。スタンドオフを有することで回路基板への実装時にセルフアライメントが効きやすくなる。図４（ｄ）は、図３（ｉ）と同様にダイシング工程のブレード１０によって個々の半導体パッケージに分割している工程である。この工程で重要なのは、メッキ層６の内部で分割し、アウターリード３０の端面３１にメッキ層６を残すことである。図４（ｅ）は、本発明の工程を経て最終的に仕上がった半導体パッケージの断面図である。アウターリード３０の端面３１と底面３２に半田濡れ性が良好な材料からなるメッキ層６及びメッキ層２６を形成しているのが特徴である。
図５および図６は、図３の一部工程をより分かり易くするために上面から見た図である。
図５（ａ）は、図３（ａ）の上面図である。パターニングしたフォトレジスト２の形状に従ってメッキ層１を形成したところである。メッキ層１は半導体パッケージになったところで、半導体チップを搭載するアイランド部とアウターリードの役割をする。図５（ｂ）は、図３（ｃ）の上面図である。アウターリード３０の端面３１を露出させるためにフォトレジストや封止樹脂層を除去して空隙５を形成している。この空隙５はアウターリード３０の先端３１と接している部分だけに形成した方が良く、隣接するアウターリードの端面間で繋がってしまうのは望ましくない。図５（ｃ）は、図３（ｄ）の上面図である。空隙５にメッキ処理でメッキ層６を形成している。このメッキ層６は半田濡れ性が良い材料である必要がある。図５（ｄ）は、フォトレジスト２を除去して、アイランド３０上に半導体チップ７を搭載し、アウターリード３０とワイヤ７接続した状態を示している。
図６（ｅ）は、封止樹脂層９全体を覆ったところである。図６（ｆ）は、図３（ｉ）と同様に、ダイシングブレード１０で個別の半導体パッケージに分割しているところである。この工程で重要なのは、半田濡れ性が良い材料からなるメッキ層６を切断して、アウターリード３０の端面３１にメッキ層６が残るようにすることである。以上の工程を経て図６（ｇ）に示したように個々に分割された半導体パッケージが完成する。
図７は、図４の工程を経て製作した半導体パッケージを回路基板へ半田接合した状態の断面図である。アウターリード３０の端面３１に形成されたメッキ層６に半田１１が濡れ上がり、良好なフィレットを形成している。アウターリード３０の底面３２にもメッキ層２６が形成していて、半田１１と接合し易くなっている。回路基板への半田接合後に行う画像検査による自動外観検査は、フィレットの形状を観察してアウターリード３０と半田１１の接続状態を合否判定するが、半田フィレット１１がアウターリード３０の端面３１に形成されており、自動外観検査で容易に検査できる。
図８は、図３の工程を経て製作した半導体パッケージを回路基板へ半田接合した状態の断面図である。図７同様に、アウターリード３０の端面３１に形成されたメッキ層６に半田が濡れ上がり、良好なフィレットを形成している。また、この実施例の場合、アウターリード３０の底面３２には後付けのメッキ層２６を形成していないが、図３（ａ）で説明したように、半田濡れ性の良いメッキ層が予め形成されているので半田接合性は良好である。
図９は、本発明による第二の実施例を回路基板に実装した状態を示している。半導体チップ７に形成したバンプをアウターリード３０と接合する所謂フリップチップボンディングを行っている。この様に、半導体パッケージ内では半導体チップ７とアウターリード３０をワイヤだけではなく、バンプ接続することも可能である。
１ メッキ層
２ フォトレジスト
３ 導電性ベース板
４ フォトレジスト
５ 空隙
６ メッキ層
７ 半導体チップ
８ ワイヤ
９ 封止樹脂層
１０ ダイシングブレード
１１ 半田（半田フィレット）
１２ 回路基板のパターン
１３ 回路基板
１４ フォトレジスト
１５ バンプ
１６ フォトレジスト除去部
１９ 封止樹脂層
２１ フォトレジスト
２６ 後付けしたメッキ層
３０ アウターリード
３１ 端面
３２ 底面
３３ フォトレジスト
３６ アイランド
３７ アイランド部封止樹脂

Claims (11)

  1. アイランドに搭載された半導体チップと、
    前記半導体チップを覆う封止樹脂と、
    前記封止樹脂に部分的に覆われ前記半導体チップと電気的に接続されたリードと、
    を有する半導体装置であって、
    前記封止樹脂から露出する前記リードの端面はメッキ層に覆われており、
    前記メッキ層の側端面と封止樹脂の側端面は同一面上にあることを特徴とする半導体装置。
  2. 前記リードの底面にも前記メッキ層が設けられており、前記アイランド下面にスタンドオフを設けていることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップ表面には、突起電極が設けられており、前記半導体チップと前記封止樹脂から露出する前記リードとは前記突起電極を介して電気的に接続されていることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 導電性ベース板上に所定のパターニングをした第一レジストパターンを形成する工程と、
    前記第一レジストパターンが形成されていない前記導電性ベース板の開口面に電解メッキ法にて第一メッキ層を析出させ、アイランドおよびリードを形成する工程と、
    前記第一レジストパターンおよび第一メッキ層の表面にフォトレジストを塗布する工程と、
    前記第一レジストパターン及び前記フォトレジストの一部を除去して、前記リードの端面に空隙を有する第二レジストパターンを形成する工程と、
    前記空隙に第二メッキ層を析出させ、前記リード端面のメッキ層とする工程と、
    前記第二レジストパターンを除去する工程と、前記アイランドに半導体チップを搭載し、前記半導体チップと前記リードとをワイヤで接続する工程と、
    前記導電性ベース板上の前記半導体チップと前記ワイヤと前記リード前記第二メッキ層を絶縁性の封止樹脂で覆う工程と、
    前記封止樹脂と前記アイランドと前記リードと前記第二メッキ層から前記導電性ベース板を剥離する工程と、
    前記封止樹脂および前記第二メッキ層の中央部を切断して、半導体装置に個片化する工程と、
    からなる半導体装置の製造方法。
  5. 前記導電性ベース板を剥離する工程と半導体装置に個片化する工程の間に、前記リードの底面に第三メッキ層を形成する工程を設けることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記第二レジストパターンを形成する工程は、薬液によるエッチング法を用いることを特徴とする請求項４または請求項５記載の半導体装置の製造方法。
  7. 前記第二レジストパターンを形成する工程は、レーザ法を用いることを特徴とする請求項４または請求項５記載の半導体装置の製造方法。
  8. 導電性ベース板上に所定のパターニングをした第一レジストパターンを形成する工程と、
    前記第一レジストパターンが形成されていない前記導電性ベース板の開口面に電解メッキ法にて第一メッキ層を析出させ、リードを形成する工程と、
    前記リード間を埋めるように絶縁性の第一の封止樹脂を設ける工程と、
    前記第一の封止樹脂と前記第一メッキ層から前記導電性ベース板を剥離する工程と、
    前記第一の封止樹脂と前記第一メッキ層からなる部材の両面にフォトレジストを形成し、前記第一メッキ層上の片側の第一面のフォトレジストを除去してフォトレジスト除去部を形成する工程と、
    前記第一メッキ層の端面が露出するように前記フォトレジストと前記第一の封止樹脂を部分的に取り除いて空隙を形成する工程と、
    前記空隙と前記フォトレジスト除去部に第二メッキ層を析出させ、前記リード端面のメッキ層とする工程と、
    前記フォトレジストの残部を除去する工程と、
    前記第一の封止樹脂と前記第一メッキ層及び第二メッキ層からなる部材を表裏反転させ、アイランド部となる前記第一の樹脂表面に半導体チップを搭載し、前記半導体チップと前記リードとをワイヤで接続する工程と、
    前記第一の封止樹脂上の前記半導体チップと前記ワイヤと前記リード前記第二メッキ層を絶縁性の第二の封止樹脂で覆う工程と、
    前記第二の封止樹脂および前記第二メッキ層の中央部を切断して、半導体装置に個片化する工程と、
    からなる半導体装置の製造方法。
  9. 前記空隙を形成する工程は、レーザ法を用いることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記空隙を形成する工程は、金型パンチ法を用いることを特徴とする請求項８記載の半導体装置の製造方法。
  11. 前記空隙を形成する工程は、ダイシング法を用いることを特徴とする請求項８記載の半導体装置の製造方法。
JP2013192964A 2013-09-18 2013-09-18 半導体装置の製造方法 Active JP6244147B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013192964A JP6244147B2 (ja) 2013-09-18 2013-09-18 半導体装置の製造方法
TW103130394A TWI627721B (zh) 2013-09-18 2014-09-03 半導體裝置之製造方法
US14/485,927 US9385057B2 (en) 2013-09-18 2014-09-15 Semiconductor device
CN201410471692.8A CN104465544B (zh) 2013-09-18 2014-09-16 半导体装置及其制造方法
KR1020140123441A KR102227588B1 (ko) 2013-09-18 2014-09-17 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013192964A JP6244147B2 (ja) 2013-09-18 2013-09-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015060917A true JP2015060917A (ja) 2015-03-30
JP6244147B2 JP6244147B2 (ja) 2017-12-06

Family

ID=52667260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013192964A Active JP6244147B2 (ja) 2013-09-18 2013-09-18 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US9385057B2 (ja)
JP (1) JP6244147B2 (ja)
KR (1) KR102227588B1 (ja)
CN (1) CN104465544B (ja)
TW (1) TWI627721B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895611B (zh) * 2014-12-17 2019-07-12 恩智浦美国有限公司 具有可湿性侧面的无引线方形扁平半导体封装
CN106206326B (zh) 2015-05-28 2022-05-13 意法半导体股份有限公司 用于制造表面安装类型半导体器件的方法以及对应的半导体器件
CN105097571B (zh) * 2015-06-11 2018-05-01 合肥矽迈微电子科技有限公司 芯片封装方法及封装组件
US9865463B2 (en) * 2015-06-30 2018-01-09 Sii Semiconductor Corporation Method of manufacturing a semiconductor device
US20170084519A1 (en) * 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Semiconductor package and method of manufacturing same
US20170271244A1 (en) * 2016-03-21 2017-09-21 Texas Instruments Incorporated Lead frame with solder sidewalls
JP6752639B2 (ja) 2016-05-02 2020-09-09 ローム株式会社 半導体装置の製造方法
US10388616B2 (en) * 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
US10636729B2 (en) * 2017-06-19 2020-04-28 Texas Instruments Incorporated Integrated circuit package with pre-wetted contact sidewall surfaces
CN110770880B (zh) 2018-05-28 2023-12-29 株式会社日立高新技术 等离子处理装置
US11127660B2 (en) * 2018-12-31 2021-09-21 Microchip Technology Incorporated Surface-mount integrated circuit package with coated surfaces for improved solder connection
DE102019202061A1 (de) 2019-02-15 2020-08-20 Te Connectivity Germany Gmbh Kabel und Verfahren zum Herstellen des Kabels
JP2021034600A (ja) * 2019-08-27 2021-03-01 ローム株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197570A (ja) * 1997-09-17 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2001284480A (ja) * 2000-03-29 2001-10-12 Toshiba Corp リードレス電子部品の製造方法
JP2003158235A (ja) * 2001-11-20 2003-05-30 Mitsui High Tec Inc 半導体装置の製造方法
JP2006278914A (ja) * 2005-03-30 2006-10-12 Aoi Electronics Co Ltd 半導体装置の製造方法、半導体装置および樹脂封止体
JP2008211041A (ja) * 2007-02-27 2008-09-11 Rohm Co Ltd 半導体装置、リードフレームおよび半導体装置の製造方法
US20120032352A1 (en) * 2010-08-09 2012-02-09 Maxim Integrated Products, Inc. Side wettable plating for semiconductor chip package
JP2013062527A (ja) * 2006-10-04 2013-04-04 Rohm Co Ltd 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730043A (ja) 1993-07-13 1995-01-31 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JPH08213540A (ja) 1995-02-08 1996-08-20 Hitachi Ltd リードフレーム、リードフレームの製造方法及び半導体装置の製造方法
JP3626075B2 (ja) 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP3709139B2 (ja) * 2001-01-04 2005-10-19 吉川工業株式会社 ノンリード・プラスチック半導体パッケージ構造
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197570A (ja) * 1997-09-17 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2001284480A (ja) * 2000-03-29 2001-10-12 Toshiba Corp リードレス電子部品の製造方法
JP2003158235A (ja) * 2001-11-20 2003-05-30 Mitsui High Tec Inc 半導体装置の製造方法
JP2006278914A (ja) * 2005-03-30 2006-10-12 Aoi Electronics Co Ltd 半導体装置の製造方法、半導体装置および樹脂封止体
JP2013062527A (ja) * 2006-10-04 2013-04-04 Rohm Co Ltd 半導体装置
JP2008211041A (ja) * 2007-02-27 2008-09-11 Rohm Co Ltd 半導体装置、リードフレームおよび半導体装置の製造方法
US20120032352A1 (en) * 2010-08-09 2012-02-09 Maxim Integrated Products, Inc. Side wettable plating for semiconductor chip package

Also Published As

Publication number Publication date
KR20150032493A (ko) 2015-03-26
US20150076690A1 (en) 2015-03-19
KR102227588B1 (ko) 2021-03-12
US9385057B2 (en) 2016-07-05
CN104465544A (zh) 2015-03-25
JP6244147B2 (ja) 2017-12-06
TW201523825A (zh) 2015-06-16
CN104465544B (zh) 2018-11-02
TWI627721B (zh) 2018-06-21

Similar Documents

Publication Publication Date Title
JP6244147B2 (ja) 半導体装置の製造方法
JP5959386B2 (ja) 樹脂封止型半導体装置およびその製造方法
US10930581B2 (en) Semiconductor package with wettable flank
JP6030970B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP3789443B2 (ja) 樹脂封止型半導体装置
JP5132101B2 (ja) スタックパッケージ構造体及びその製造に用いる単体パッケージと、それらの製造方法
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
JP6125332B2 (ja) 半導体装置
TWI668826B (zh) Lead frame, semiconductor device
JP2000058711A (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
WO2006109566A1 (ja) 半導体装置
US9972560B2 (en) Lead frame and semiconductor device
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
JP2007048978A (ja) 半導体装置及びその製造方法
JP2006165411A (ja) 半導体装置およびその製造方法
JP2010245157A (ja) 配線用部品及びその製造方法、並びに該配線用部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP4923760B2 (ja) 半導体パッケージ及びその製造方法
JP6210533B2 (ja) プリント基板およびその製造方法
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
JP2018085487A (ja) 半導体装置の製造方法および半導体装置
JP5429890B2 (ja) 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
JP7467214B2 (ja) 配線基板、電子装置及び配線基板の製造方法
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JPS58105546A (ja) 半導体パツケ−ジング方法
JP2021103712A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171113

R150 Certificate of patent or registration of utility model

Ref document number: 6244147

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250