TWI627721B - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TWI627721B
TWI627721B TW103130394A TW103130394A TWI627721B TW I627721 B TWI627721 B TW I627721B TW 103130394 A TW103130394 A TW 103130394A TW 103130394 A TW103130394 A TW 103130394A TW I627721 B TWI627721 B TW I627721B
Authority
TW
Taiwan
Prior art keywords
plating layer
sealing resin
photoresist
semiconductor device
wire
Prior art date
Application number
TW103130394A
Other languages
English (en)
Other versions
TW201523825A (zh
Inventor
吉野朋之
Original Assignee
日商艾普凌科有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商艾普凌科有限公司 filed Critical 日商艾普凌科有限公司
Publication of TW201523825A publication Critical patent/TW201523825A/zh
Application granted granted Critical
Publication of TWI627721B publication Critical patent/TWI627721B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

提供提升安裝性之半導體扁板封裝體。
一種半導體裝置，係以從密封樹脂露出之導線之端面被電鍍層覆蓋，上述電鍍層之側端面和密封樹脂之側端面位於同一平面上為特徵。在半導體扁平封裝體之導線切斷部形成焊料濕潤性佳之材料，提升與電路基板之焊料連接強度，並且從半導體封裝體之導線切斷部形成焊料填角，使可適應安裝後之焊料自動外觀檢查。

Description

半導體裝置之製造方法
本發明係關於樹脂密封型之半導體裝置，尤其關於導線為扁平且位於半導體封裝體之底面和導線底面相同平面的扁平封裝體之半導體裝置。
以行動機器為首，各種電子機器朝向薄型化、小型化、輕量化。即使在被安裝於該些電子機器的半導體封裝體，也要求薄型、小型。要使半導體封裝體變薄、縮小，因在以往之鷗翼型之半導體封裝體無法對應，故以導線為扁平且位於半導體封裝體之底面和導線底面位於同一平面的所謂扁平封裝體為有效果。
在扁平封裝體中，使用以與電路基板連接之導線從封裝體之背面(安裝於電路基板之表面)露出。再者，搭載半導體晶片之部分的晶片焊墊一般係由導線框或電鍍層等所構成，有從封裝體之背面露出者，和不露出者。並且，也有不形成晶片焊墊，直接在密封樹脂搭載半導體晶片者。於將扁平封裝體以焊接安裝至電路基板之時，以焊料 接合外部導線底面和電路基板之圖案。
針對以往之扁平封裝體之製造方法，使用圖示進行說明。
圖10係沿著用以說明以往之半導體封裝體之製造方法之工程的剖面圖。圖10(a)係在導電性底板3上塗佈光阻2，進行圖案製作，且在光阻之開口部形成電鍍層1而形成半導體封裝體之電極。電鍍層1係由三層所形成為多，在導電性底板3上進行鍍金或鍍銀，在其上方進行鍍鎳或鍍銅，又在其上方進行鍍金或鍍銀。圖10(b)係除去光阻2之情形。圖10(c)係在由電鍍層1所構成之晶片焊墊36上晶粒接合半導體晶片7，同樣將金屬線8電性連接至由電鍍層1所構成之外部導線30。圖10(d)係為了保護半導體晶片7或金屬線8等，形成有密封樹脂層9之情形。圖10(e)係除去導電性底板(3)之情形。圖10(f)表示用以分割成各個半導體封裝體之切割刀10所進行的切割。切割係切斷由電鍍層1所構成之外部導線30。圖10(g)表示最終的半導體封裝體之剖面。外部導線30之端面31露出。
在切割之工程中，因切斷由電鍍層1所構成之外部導線30，故在其切斷面之端面31露出鎳或銅。圖11表示將利用以往之製造方法所製作出之半導體封裝體焊接至電路基板之狀態的剖面圖。外部導線30之底面32因露出金屬層或銀電鍍層，故焊料濕潤性良好，與取得與焊料良好的接合狀態。(例如，參照專利文獻1)
再者，於專利文獻2、3中，記載有對以往之鷗翼型半導體封裝體中之外部導線之剖面，裝設焊接性良好之素材。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2002-9196號公報
〔專利文獻2〕日本特開平8-213540號公報
〔專利文獻3〕日本特開平7-030043號公報
如上述所述般，隨著電子機器之薄型化、小型化、輕量化，在被封裝之半導體裝置中，增加了扁平型。
但是，在圖11所示之構造中，外部導線30之端面31因露出了電鍍層1之主要的材料之鎳或銅，故焊料之濕潤性變差，與焊料之接合困難。因此，如圖11所示般，因無法從端面31取得良好之焊料填角，故在與電路基板之接合中，無法取得充分之接合面積，有接合強度弱之問題。再者，藉由於對電路基板焊接之後所進行之畫像檢查的自動外觀檢查，觀察填角之形狀而判定外部導線30和焊料11之連接狀態是否合格，因焊料填角外部導線30之端面31不接合，故僅觀察填角，無法判定是否合格，扁平封裝體也有無法適用自動外觀檢查之問題。
本發明係用以解決具有如此之以往扁平封裝體之問 題，係以在焊料接合部形成良好之填角，具有與電路基板高的接合強度，並且自動外觀檢查也可以對應之被封裝的半導體裝置為課題。
為了解決上述課題，使用下述手段。
首先，為一種半導體裝置，具備：被搭載在晶片焊墊之半導體晶片；覆蓋上述半導體晶片之密封樹脂；部分性被上述密封樹脂覆蓋，與上述半導體晶片電性連接之導線，其特徵在於：從上述密封樹脂露出之上述導線之端面被電鍍層覆蓋，上述電鍍層之側端面和密封樹脂之側端面位於同一平面上。
再者，為一種半導體裝置之製造方法，係由下述工程所組成：在導電性底板上形成進行特定圖案製作之第一光阻圖案的工程；在除了上述第一光阻圖案之外的上述導電性底板之開口面，利用電解電鍍法析出第一電鍍層，形成晶片焊墊及導線的工程；在上述第一光阻圖案及第一電鍍層之表面塗佈光阻的工程；除去上述第一光阻圖案及上述光阻之一部分，而在上述導線之端面形成具有空隙之第二光阻圖案的工程；在上述空隙析出第二電鍍層，並使成為上述導線端面之電鍍層的工程；除去上述第二光阻圖案的工程；在上述晶片焊墊搭載半導體晶片，以金屬線連接上述半導體晶片和上述導線的工程；以絕緣性之密封樹脂覆蓋上述導電性底板上之上述半導體晶片和上述金屬線和上 述導線上述第二電鍍層的工程；將上述導電性底板從上述密封樹脂和上述晶片焊墊和上述導線和上述第二電鍍層剝離的工程；和切斷上述密封樹脂及上述第二電鍍層之中央部，而使單片化成半導體裝置的工程。
再者，為一種半導體裝置之製造方法，係由下述工程所組成：在導電性底板上形成進行特定圖案製作之第一光阻圖案的工程；在除了上述第一光阻圖案之外的上述導電性底板之開口面，利用電解電鍍法析出第一電鍍層，形成導線的工程；以掩埋上述導線間之方式，設置絕緣性之第一密封樹脂的工程；從上述第一密封樹脂和上述第一電鍍層剝離上述導電性底板的工程；在由上述第一密封樹脂和上述第一電鍍層所構成之構件之兩面形成光阻，除去上述第一電鍍層上之單側之第一面的光阻而形成光阻除去部的工程；以上述第一電鍍層之端面露出之方式，部分性去除上述光阻和上述第一密封樹脂而形成空隙的工程；在上述空隙和上述光阻除去部析出第二電鍍層，並使成為上述導線端面之電鍍層的工程；除去上述光阻之殘部的工程；使由上述第一密封樹脂和上述第一電鍍層及第二電鍍層所構成之構件表背反轉，在成為晶片焊墊部之上述第一密封樹脂表面搭載半導體晶片，以金屬線連接上述半導體晶片和上述導線的工程；以絕緣性之第二密封樹脂覆蓋上述第一密封樹脂上之上述半導體晶片和上述金屬線和上述導線上述第二電鍍層的工程；及切斷上述第二密封樹脂及上述第二電鍍層之中央部，而使單片化成半導體裝置的工程。
藉由使用上述手段，於在電路基板安裝半導體封裝體之時，可以在扁平封裝體之外部導線端面型成良好之焊料填角，提升與電路基板之接合強度。再者，即使藉由焊料填角之觀察的自動外觀檢查，可實施判定與電路基板之接合是否合格。
1‧‧‧電鍍層
2‧‧‧光阻
3‧‧‧導電性底板
4‧‧‧光阻
5‧‧‧空隙
6‧‧‧電鍍層
7‧‧‧半導體晶片
8‧‧‧金屬線
9‧‧‧密封樹脂層
10‧‧‧切割刀
11‧‧‧焊料(焊料填角)
12‧‧‧電路基板之圖案
13‧‧‧電路基板
14‧‧‧光阻
15‧‧‧凸塊
16‧‧‧光阻除去部
19‧‧‧密封樹脂層
21‧‧‧光阻
26‧‧‧後設的電鍍層
30‧‧‧外部導線
31‧‧‧端面
32‧‧‧底面
33‧‧‧光阻
36‧‧‧晶片焊墊
37‧‧‧晶片焊墊部密封樹脂
圖1為表示本發明之半導體裝置之第一實施例的剖面圖。
圖2為表示本發明之半導體裝置之第一實施例之製造工程的剖面圖。
圖3為表示本發明之半導體裝置之第二實施例之製造工程的剖面圖。
圖4為表示本發明之半導體裝置之第三實施例之製造工程的剖面圖。
圖5為表示本發明之半導體裝置之第三實施例之製造工程的上視圖。
圖6為接續第5圖，表示本發明之半導體裝置之第三實施例之製造工程的上視圖。
圖7為表示在電路基板安裝本發明之第一實施例的半導體裝置之狀態的剖面圖。
圖8為表示在電路基板安裝本發明之第二實施例的半 導體裝置之狀態的剖面圖。
圖9為表示在電路基板安裝本發明之第二實施例的半導體裝置之狀態的剖面圖。
圖10為表示以往之半導體裝置之製造工程之例的剖面圖。
圖11為表示在電路基板安裝以往的半導體裝置之狀態的剖面圖。
以下，參照圖面，詳細說明本發明之實施例。
圖1為與本發明之第一實施例有關之半導體裝置之剖面圖。
與本發明有關之半導體裝置之構成，係由電性連接半導體晶片7和外部導線30之金屬線8，和搭載半導體晶片7之晶片焊墊部密封樹脂37、以覆蓋外部導線之端面31之方式形成的電鍍層6，及保護半導體裝置全體之密封樹脂19所構成。
就以本發明之特徵而言，與外部導線30之端面31接合而形成電鍍層6，其電鍍層6不會較半導體裝置之略外形尺寸突出。即是，電鍍層6之側端面和密封樹脂19之側端面在同一平面上。
再者，在圖1中，於外部導線之底面32也從後面形成電鍍層26，在晶片焊墊下面形成有支座。但是，在該外部導線底面不需要之後裝設的電鍍層26。若在事先形 成外部導線30之階段，形成複數之電鍍層，並且在與焊料接合之導線底面32形成金等之焊料濕潤性良好的電鍍層時，僅藉此可與電路基板焊接。此時，不需要之後形成電鍍層26。
圖2為以剖面圖表示說明與本發明之第一實施例有關之半導體裝置之製造工程。
圖2(a)~圖2(d)係利用眾知之技術，圖2(e)~圖2(1)表示與第一實施例有關之半導體裝置之製造方法之特徵。
圖2(a)係在導電性底板3上對光阻2進行圖案製作，並在該光阻2之開口部析出電鍍層1之圖示。電鍍層1係在與導電性底板3接合之表面直接進行鎳電鍍或銅電鍍，並且在其上方進行鍍金或鍍銀之雙層構造。或是，即使在導電性底板3上電鍍焊料濕潤性佳之鍍金或鍍銀等，並在其上方，析出鍍鎳或鍍銅，並且進行鍍金或鍍銀等使成為三層構造亦可。
圖2(b)係除去光阻2之圖示。圖2(c)係對在導電性底板3上形成電鍍層1之零件進行樹脂密封，並形成有密封樹脂層9之情形，密封樹脂層9被填充於電鍍層1之空隙。圖2(d)係除去導下面之導電性底板3之情形。
圖2(e)係在密封樹脂層9和電鍍層1成為一體之零件之表背，塗佈光阻14，應且去除電鍍層1上之單側表面之光阻之情形，以符號16表示光阻除去部。圖2 (f)係以電鍍層(1)之端面露出之方式，部分性去除光阻14和密封樹脂層9而形成空隙5。
就以去除該工程之光阻14和密封樹脂層9之方法而言，可以適用雷射照射、模具之衝模、切割等。圖2(g)係在之前的工程中所形成之空隙5，以電鍍處理形成電路層6之情形。在此所進行之電鍍處理可以適用焊接性良好之錫系之電鍍或鍍金等。
圖2(h)係除去光阻14之情形。圖2(i)係使至之前的工程為止所產生的零件表背(上下)顛倒，並在密封樹脂層9上晶粒接合半導體晶片7，並且以金屬線8電性連接由半導體晶片7和電鍍層1所構成之外部導線30。在晶粒接合工程中，可以使用絕緣膏或導電性膏而黏接半導體晶片。
圖2(j)係為了保護半導體晶片7或金屬線8等，以密封樹脂層19覆蓋之情形。圖2(k)係藉由切割刀10之切割等使單片化成各個半導體封裝體之工程，切斷電鍍層6之中央部，並在外部導線30之端面31殘留電鍍層6為重要。圖2(1)為最終被分割成各個半導體封裝體之情形。經過各種工程，完成圖1所示之半導體裝置。
圖3為表示本發明之製造方法的第二實施例。
圖3(a)係在導電性底板3上對光阻2進行圖案製作，並在該開口部析出電鍍層1。電鍍層1係對導電性底板3上進行焊料濕潤性良好之鍍金或鍍銀，並在其上方進行成為半導體封裝體之電極之中心材料的鍍鎳或鍍銅，並 且以可以在其上方產生良好之打線接合之方式，鍍金或鍍銀為之情形為多。即是，成為在導電性底板3鍍金以當作第一電鍍層，並在其上施予鍍鎳或鍍銅，且在最上面鍍金或鍍銀之三層構造。
在圖3(b)中，在之前的工程中形成於導電性底板3上的電鍍層1和光阻2之表面又塗佈光阻21。在圖3(c)中，以使成為電鍍層1之外部導線30之部分的端面31露出之方式，部分性地除去光阻2及光阻21。該光阻除去方法可以藉由藥液之蝕刻或雷射照射進行。在圖3(d)中，藉由對在之前的工程中除去光阻之部分進行電鍍處理，形成電鍍層6。該電鍍層6使用焊料濕潤性良好之材料。例如，適合鍍金或錫系之焊料電鍍。在圖3(e)係除去在上述電鍍工程中發揮光阻之作用的光阻2及21之情形。在該工程結束之時點，半導體封裝體之構造成為明確，並在導電性底板(3)上形成在之後的工程中搭載半導體晶片之晶片焊墊36和外部導線30及形成在其端面之電鍍層6。
在圖3(f)中，在晶片焊墊36上搭載半導體晶片7，並電性連接外部導線30和金屬線8之情形。圖3(g)係為了保護半導體晶片7或金屬線8等，以密封樹脂層9覆蓋全體之情形。圖3(h)係剝離導電性底板3之情形。圖3(i)為藉由切割工程之刀具10分割成各個半導體封裝體之工程。在該工程中重要的係在電鍍層6之中央部分割，並在外部導線30之端面殘留電鍍層6之情 形。圖3(j)表示被分割成各個半導體封裝體之最終的半導體封裝體形態。經過上述般之工程，可以在外部導線30之端面31配置由錫系或金所構成之電鍍層6，並且外部導線30之底面32成為焊料濕潤性良好之鍍金或鍍銀之電鍍層。
圖4係於經過圖3之圖(a)~圖3(h)之共同工程之後，也在外部導線30及晶片焊墊36之底面，形成焊料濕潤性良好之材料。但是，在圖4所示之工程中製造半導體封裝體之時，在圖3(a)之工程中形成的電鍍層1不需要三層構造，僅對導電性底板3上直接進行鍍鎳或鍍銅，並在其上方僅形成鍍金或鍍銀即可。即是，電鍍層1為了接合金屬線8和外部導線30，即使為對與金屬線之接合面進行鍍金或鍍銀之雙層構造亦可。
圖4(a)係為了在外部導線30之底面32及晶片焊墊36之底面35形成電鍍層，對光阻33進行圖案製作之情形。圖4(b)係在圖案製作之光阻33之開口部形成電鍍層26之情形。圖4(c)係除去光阻33之情形。電鍍層26構成從密封樹脂層9之底面突出之形狀，亦可以當作半導體封裝體之支座而作用。藉由具有支座，於對電路基板安裝時，自動對準容易產生效果。圖4(d)為與圖3(i)相同藉由切割工程之刀具10分割成各個半導體封裝體之工程。在該工程中重要的係在電鍍層6之內部分割，並在外部導線30之端面31殘留電鍍層6之情形。圖4(e)係經過本發明之工程而最後精加工的半導體封裝體 之剖面圖。在外部導線30之端面31和底面32形成由焊料濕潤性良好之材料所構成之電鍍層6及電鍍層26具有特徵。
圖5及圖6係為了更容易了解圖3之一部工程，從上面觀看之圖示。
圖5(a)為圖3(a)之上視圖。依照圖案製作之光阻2之形狀而形成電鍍層1之情形。電鍍層1在成為半導體封裝體之時，發揮搭載半導體晶片之晶片焊墊部和外部導線之作用。圖5(b)為圖3(c)之上視圖。為了使外部導線30之端面31露出，除去光阻或密封樹脂層而形成空隙5。該空隙5以僅形成在與外部導線30之端面31接合之部分為較佳，在鄰接之外部導線之端面間連接的情形為不理想。圖5(c)為圖3(d)之上視圖。在空隙5以電鍍處理形成電鍍層6。該電鍍層6必須為焊料濕潤性佳之材料。圖5(d)表示除去光阻2，在晶片焊墊30上搭載半導體晶片7，並藉由金屬線8與外部導線30連接之狀態。
圖6(a)係以密封樹脂層9覆蓋半導體封裝體全體之情形。圖6(b)係與圖3(i)相同，切割刀10分割成個別之半導體封裝體之情形。在該工程中重要的係切斷由焊料濕潤性良好之材料所構成之電鍍層6，而在外部導線30之端面31殘留電鍍層6。經過上述工程，如圖6(c)所示般，完成被分割成各個之半導體封裝體。
圖7為將經過圖4之工程而製作出之半導體封裝體焊 接至電路基板之狀態的剖面圖。在被形成在外部導線30之端面31之電鍍層6提升焊料11濕潤性，形成良好之填角。即使在外部導線30之底面32形成電鍍層26，成為與焊料11容易接合。於對電路基板焊接之後所進行之畫像檢查的自動外觀檢查，觀察填角之形狀而判定外部導線30和焊角11之連接狀態是否合格，焊料填角11被形成在外部導線30之端面31，可以在自動外觀檢查容易進行檢查。
圖8為將經過圖3之工程而製作出之半導體封裝體焊接至電路基板之狀態的剖面圖。與圖7相同，在被形成在外部導線30之端面31之電鍍層6提升焊料11濕潤性，形成良好之填角。再者，在該實施例之時，雖然在外部導線30之底面32形成之後裝設之電鍍層26，但是如圖3(a)說明般，因事先形成焊料溼潤性佳之電鍍層，故焊接性良好。
圖9表示在電路基板安裝本發明之第二實施例之半導體封裝體之狀態。進行將形成在半導體晶片7之凸塊與外部導線30接合的所謂倒裝晶片接合。如此一來，在半導體封裝體內不僅金屬線亦可以凸塊連接半導體晶片7和外部導線30。

Claims (8)

  1. 一種半導體裝置之製造方法，係由下述工程所組成：在導電性底板上形成進行特定圖案製作之第一光阻圖案的工程；在不形成上述第一光阻圖案之上述導電性底板之開口面，利用電解電鍍法析出第一電鍍層，形成晶片焊墊及導線的工程；在上述第一光阻圖案及第一電鍍層之表面塗佈光阻的工程；除去上述第一光阻圖案及上述光阻之一部分，而在上述導線之端面形成具有空隙之第二光阻圖案的工程；在上述空隙析出第二電鍍層，並使成為上述導線端面之電鍍層的工程；除去上述第二光阻圖案的工程；在上述晶片焊墊搭載半導體晶片，以金屬線連接上述半導體晶片和上述導線的工程；以絕緣性之密封樹脂覆蓋上述導電性底板上之上述半導體晶片和上述金屬線和上述導線上述第二電鍍層的工程；將上述導電性底板從上述密封樹脂和上述晶片焊墊和上述導線和上述第二電鍍層剝離的工程；切斷上述密封樹脂及上述第二電鍍層之中央部，而使單片化成半導體裝置的工程。
  2. 如請求項1所記載之半導體裝置之製造方法，其中在剝離上述導電性底板之工程和使單片化成半導體裝置之工程之間，設置有在上述導線之底面形成第三電鍍層的工程。
  3. 如請求項1或2所記載之半導體裝置之製造方法，其中形成上述第二光阻圖案的工程使用藉由藥液的蝕刻法。
  4. 如請求項1或2所記載之半導體裝置之製造方法，其中形成上述第二光阻圖案的工程使用雷射法。
  5. 一種半導體裝置之製造方法，由下述工程所組成：在導電性底板上形成進行特定圖案製作之第一光阻圖案的工程；在不形成上述第一光阻圖案之上述導電性底板之開口面，利用電解電鍍法析出第一電鍍層，形成導線的工程；以掩埋上述導線間之方式，設置絕緣性之第一密封樹脂的工程；從上述第一密封樹脂和上述第一電鍍層剝離上述導電性底板的工程；在由上述第一密封樹脂和上述第一電鍍層所構成之構件之兩面形成光阻，除去上述第一電鍍層上之單側之第一 面的光阻而形成光阻除去部的工程；以上述第一電鍍層之端面露出之方式，部分性去除上述光阻和上述第一密封樹脂而形成空隙的工程；在上述空隙和上述光阻除去部析出第二電鍍層，並使成為上述導線端面之電鍍層的工程；除去上述光阻之殘部的工程；使由上述第一密封樹脂和上述第一電鍍層及第二電鍍層所構成之構件表背反轉，在成為晶片焊墊部之上述第一密封樹脂表面搭載半導體晶片，以金屬線連接上述半導體晶片和上述導線的工程；以絕緣性之第二密封樹脂覆蓋上述第一密封樹脂上之上述半導體晶片和上述金屬線和上述導線上述第二電鍍層的工程；及切斷上述第二密封樹脂及上述第二電鍍層之中央部，而使單片化成半導體裝置的工程。
  6. 如請求項5所記載之半導體裝置之製造方法，其中形成上述空隙的工程使用雷射法。
  7. 如請求項5所記載之半導體裝置之製造方法，其中形成上述空隙的工程使用模沖法。
  8. 如請求項5所記載之半導體裝置之製造方法，其中形成上述空隙的工程使用切割法。
TW103130394A 2013-09-18 2014-09-03 半導體裝置之製造方法 TWI627721B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-192964 2013-09-18
JP2013192964A JP6244147B2 (ja) 2013-09-18 2013-09-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW201523825A TW201523825A (zh) 2015-06-16
TWI627721B true TWI627721B (zh) 2018-06-21

Family

ID=52667260

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103130394A TWI627721B (zh) 2013-09-18 2014-09-03 半導體裝置之製造方法

Country Status (5)

Country Link
US (1) US9385057B2 (zh)
JP (1) JP6244147B2 (zh)
KR (1) KR102227588B1 (zh)
CN (1) CN104465544B (zh)
TW (1) TWI627721B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895611B (zh) * 2014-12-17 2019-07-12 恩智浦美国有限公司 具有可湿性侧面的无引线方形扁平半导体封装
CN205282448U (zh) 2015-05-28 2016-06-01 意法半导体股份有限公司 表面安装类型半导体器件
CN105097571B (zh) * 2015-06-11 2018-05-01 合肥矽迈微电子科技有限公司 芯片封装方法及封装组件
US9865463B2 (en) * 2015-06-30 2018-01-09 Sii Semiconductor Corporation Method of manufacturing a semiconductor device
US20170084519A1 (en) * 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Semiconductor package and method of manufacturing same
US20170271244A1 (en) * 2016-03-21 2017-09-21 Texas Instruments Incorporated Lead frame with solder sidewalls
US10388616B2 (en) * 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP6752639B2 (ja) 2016-05-02 2020-09-09 ローム株式会社 半導体装置の製造方法
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
US10636729B2 (en) * 2017-06-19 2020-04-28 Texas Instruments Incorporated Integrated circuit package with pre-wetted contact sidewall surfaces
WO2019229784A1 (ja) 2018-05-28 2019-12-05 株式会社日立ハイテクノロジーズ プラズマ処理装置
US11127660B2 (en) * 2018-12-31 2021-09-21 Microchip Technology Incorporated Surface-mount integrated circuit package with coated surfaces for improved solder connection
DE102019202061A1 (de) 2019-02-15 2020-08-20 Te Connectivity Germany Gmbh Kabel und Verfahren zum Herstellen des Kabels
JP2021034600A (ja) * 2019-08-27 2021-03-01 ローム株式会社 半導体装置
FR3147043A1 (fr) * 2023-03-22 2024-09-27 Stmicroelectronics International N.V. Procédé de fabrication d’une pluralité de composants électroniques

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278914A (ja) * 2005-03-30 2006-10-12 Aoi Electronics Co Ltd 半導体装置の製造方法、半導体装置および樹脂封止体
US20080246132A1 (en) * 2007-04-05 2008-10-09 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20100013069A1 (en) * 2007-02-27 2010-01-21 Rohm Co., Ltd. Semiconductor device, lead frame and method of manufacturing semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730043A (ja) 1993-07-13 1995-01-31 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
JPH08213540A (ja) 1995-02-08 1996-08-20 Hitachi Ltd リードフレーム、リードフレームの製造方法及び半導体装置の製造方法
JPH1197570A (ja) * 1997-09-17 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2001284480A (ja) * 2000-03-29 2001-10-12 Toshiba Corp リードレス電子部品の製造方法
JP3626075B2 (ja) 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP3709139B2 (ja) * 2001-01-04 2005-10-19 吉川工業株式会社 ノンリード・プラスチック半導体パッケージ構造
JP2003158235A (ja) * 2001-11-20 2003-05-30 Mitsui High Tec Inc 半導体装置の製造方法
JP5702763B2 (ja) * 2006-10-04 2015-04-15 ローム株式会社 半導体装置
US8642461B2 (en) * 2010-08-09 2014-02-04 Maxim Integrated Products, Inc. Side wettable plating for semiconductor chip package
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278914A (ja) * 2005-03-30 2006-10-12 Aoi Electronics Co Ltd 半導体装置の製造方法、半導体装置および樹脂封止体
US20100013069A1 (en) * 2007-02-27 2010-01-21 Rohm Co., Ltd. Semiconductor device, lead frame and method of manufacturing semiconductor device
US20080246132A1 (en) * 2007-04-05 2008-10-09 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US9385057B2 (en) 2016-07-05
CN104465544B (zh) 2018-11-02
JP6244147B2 (ja) 2017-12-06
KR102227588B1 (ko) 2021-03-12
KR20150032493A (ko) 2015-03-26
CN104465544A (zh) 2015-03-25
JP2015060917A (ja) 2015-03-30
TW201523825A (zh) 2015-06-16
US20150076690A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
TWI627721B (zh) 半導體裝置之製造方法
TWI587457B (zh) 樹脂密封型半導體裝置及其製造方法
TWI527175B (zh) 半導體封裝件、基板及其製造方法
TWI668826B (zh) Lead frame, semiconductor device
JP6863846B2 (ja) 半導体素子搭載用基板及びその製造方法
JP7144157B2 (ja) 半導体装置およびその製造方法
JP6752639B2 (ja) 半導体装置の製造方法
JP7413485B2 (ja) 半導体装置
TW201448059A (zh) 樹脂密封型半導體裝置之製造方法及引線框架
JP2007048978A (ja) 半導体装置及びその製造方法
JP6927634B2 (ja) 半導体素子搭載用基板及びその製造方法
JP6846117B2 (ja) 半導体装置および半導体装置の製造方法
JP2017163106A (ja) リードフレーム集合基板及び半導体装置集合体
JP2006054311A (ja) 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
JP2018085487A (ja) 半導体装置の製造方法および半導体装置
JP2016219749A (ja) 半導体装置および半導体装置の製造方法
JP2001085457A (ja) 半導体ウエハ、半導体装置及びその製造方法
JPWO2020166512A1 (ja) 半導体装置、および、半導体装置の製造方法
JP2021027122A (ja) 半導体装置
JP2019102697A (ja) 半導体装置およびその製造方法
JP2013222752A (ja) 半導体装置の製造方法
JP7388911B2 (ja) 半導体装置及びその製造方法
JP2006253360A (ja) 半導体装置の製造方法及び半導体装置
JP2007109914A (ja) 半導体装置の製造方法