CN1094654C - 隔离栅半导体器件及其制造方法 - Google Patents

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Abstract

在半导体衬底(11)中制作一个掺杂阱(13)，并在此阱中制作一个漏延伸区(25)。在掺杂阱上制作一个氧化层(26)，其的厚度至少为400。一个带有在氧化物(26)减薄部分上的栅短路部位(32)和在氧化物(26)未经减薄部分上的栅延伸部位(58)的栅结构(61)。氧化物(26)的减薄部分形成场效应晶体管(10)的栅氧化层，而未经减薄的部分降低了场效应晶体管(10)栅短路部分(32)的电容。

Description

隔离栅半导体器件及其制造方法
本发明涉及隔离栅半导体器件，确切涉及控制隔离栅半导体器件的阈值电压VT和提高隔离栅半导体器件的跨导gm。
本领域的技术人员都知道，VT与隔离栅半导体器件导通时的电压有关，而且随着沟道区的载流子浓度而变化。例如，为了在隔离栅半导体器件中形成沟道，N沟隔离栅半导体器件的栅一源之间的电压(VGS)必须超过VT，因栅极电压通常是隔离栅半导体器件的输入电压，故输入电压相对于源极电压必须超过VT，以便形成导电沟道。换言之，除非VGS＞VT，否则将不会有明显的漏极电流(ID)流过隔离栅半导体器件的沟道区。此外，VT在确定隔离栅半导体器件的饱和电流方面很重要，饱和电流反过来又有助于确定器件的功率带宽。
虽然在隔离栅半导体器件的所有应用中精确地控制VT都是迫切希望的，但在低压应中格外重要。对于采用标准电源电平的隔离栅半导体器件，上部电源干线(5V)与下部电源干线(OV)之差(亦即约为5V)大得是以使VT的起伏对器件性能的影响可忽略。然而，在低压应用中，这两电源干线差小于1.5V，VT呈现为总电源电压的主要部分，因此VT的起伏引起隔离栅半导体器件电流驱动能力的很大起伏。
此外，隔离栅场效应晶体管的跨导gm受其VGS、ID和VT的影响。因跨导随ID增加而增加，故希望使ID尽量大，从而增大跨导。尚且，隔离栅场效应晶体管的高频开关速度因栅—漏电容和栅—源电容的组合(合起来称为“栅电容”)而降低。据此，大的栅电容降低了隔离栅场效应晶体的带宽，或降低了隔离栅场效应晶体管的频率响应。
为此，具有一种能控制阈值电压并在低电压和高带宽应用中能使栅电容最小化的隔离栅场效应晶体管及其制造方法，该是很有益的。
图1-9示出根据本发明第一实施例在工艺过程期间隔离栅场效应晶体管一部分的高倍放大剖面图；
图10-18示出根据本发明第二实施例在工艺过程期间隔离栅场效应晶体管一部分的高倍放大剖面图；以及
图19示出根据本发明第三实施例在工艺过程期间隔离栅场效应晶体管的高倍放大剖面图。
总的说来，本发明提供了一种隔离栅半导体器件和一种制造隔离栅半导体器件的方法。隔离栅半导体器件也称为“隔离栅场效应器件”和“隔离栅场效应晶体管”。根据本发明制造的隔离栅半导体器件具有一个减小了的栅电容，因而频率响应即带宽比其它方法制造的隔离栅半导体器件更高。更确切地说，本发明的隔离栅半导体器件在器件的漏区具有一个轻掺杂漏(LDD)延伸区，它允许在邻近漏区的栅结构部分和轻掺杂漏延伸区之间制作较厚的栅介电材料。于是，栅结构包含两个导电部分：一个导电部分靠近器件的漏区，用作短路电极；另一个邻接器件源区的延伸区即第二导电部分，用作有源栅结构。
应当理解，在各图中用相同的参考号来表示相同的元件。还应理解，本发明描述中提供的材料、浓率和厚度仅仅用作例子而不是本发明的限制。
图1示出根据本发明第一实施例在工艺过程期间局部完成的互补隔离栅场效应晶体管10的局部放大剖面图。互补隔离栅场效应晶体管10包含一个制作在部分P型外延层13中的N沟晶体管15和一个制作在部分N阱14中的P沟晶体管16。图1所示的是一个其上排列有外延层13的P型衬底11。作为例子，外延层13为P型，带有一个主表面12，其厚度范围约为2μm-5μm。采用本技术领域已知的方法在部分P型外延层13中制作一个N型杂质阱14。例如，衬底的电阻率范围为～0.01Ωcm-～0.1Ωcm，P型外延层13的电阻率为～6Ωcm-～8Ωcm。P型外延层13和N阱14的表面浓度为5×1015原子/cm3。虽然本发明的描述包括了衬底11和P型外延层组合以防止闭锁，但应理解，本发明的隔离栅场效应晶体管可以制作在衬底11之类的半导体材料中。此外，场注入区22制作在P型外延层13中，场注入区23制作在N阱14中，而场氧化区24制作在场注入区22和23上。外延层、掺杂阱、场注入区以及场氧化区的制作，对于本领域技术人员是公知的。
在N阱14上形成一个诸如光抗蚀剂的注入阻挡掩模(图中未示出)，并将N型杂质原材料注入到部分P型外延层13中以便在二个相邻的场氧化区24之间形成一个掺杂层25。虽然掺杂层25被示为横跨相邻场氧化层24之间的整个P型外延层13部分，但应理解此掺杂层25也可以制作成只跨越相邻场氧化区24之间的一小部分P型外延层13。消除此注入阻挡掩模，并在P型外延层13上形成一个注入阻挡掩模。将P型杂质材料注入到部分N阱中以便在二个相邻的场氧化区24之间形成一个掺杂层30。与掺杂层25相似，掺杂层30可制作成横跨一小部分N阱14。应该指出，掺杂层25和30用作分别制作在P型外延层13和N阱14中的场效应晶体管的漏延伸区。而且，掺杂层25和30允许制作部分足够厚的栅氧化层以减小栅电容，从而改善场效应晶体管的频率响应。
作为例子，层25和30的表面浓度范围为～7×1016原子/cm3-～2×1017原子/cm3。适合于获得上述表面浓度的注入条件为：层25和30二者的注入剂量范围为～1×1012原子/cm2-～3×1012原子/cm2；制作层25的注入能量范围为～50KeV-～200KeV；制作层30的注入能量范围为～25KeV-～100KeV。
在主表面上12上制作一个介电材料26。虽然在制作氧化层26的过程中，某些氧化过程会增加场氧化区24的厚度，但为简化本发明的描述，而且由于这一厚度增加相对于场氧化区24的总厚度来说很小，故未示出场氧化区24厚度的这一增加。适于制作氧化层26的方法是热氧化。氧化层26的厚度最好至少为400。根据本发明第一实施例，氧化层26的厚度范围为～600-～1800 。典型的氧化层26厚度为约1200。应该指出，部分氧化层26用作晶体管15和16的部分栅氧化物。
用例如化学气相淀积方法在氧化层26上制作一个多晶硅层27。多晶硅层27的适当厚度范围为～2500-～4000。典型的多晶硅层27厚度为约3300。在多晶硅层27上制作一层介电材料28。介电材料层28是例如由分解四乙基正硅酸盐(TEOS)形成的一层氧化物，由分解四乙基正硅酸盐所形成的氧化层通常称为TEOS层。作为例子，氧化层28的厚度范围为～50-～400，而额定厚度约为150。用例如低压化学气相淀积(LPCVD)方法在介电材料层28上制作一层氮化硅29。氮化硅层29的适当厚度范围为～150-～350，而氮化硅层29的额定厚度约为250。
参照V2，在部分P型V延层13和部分N阱14上制作栅结构的32和33部分。栅短路部分32和33分别构成栅结构的一部分61和62，并在图8中示出和进一步描述。应该指出，区域32和33由多晶硅层27组成，而且区域32有侧面36和37以及一个顶面45，而区域33有侧面38和39以及一个顶面50。区域32和33用作栅结构的栅短路区，并且是由对氮化物层29、氧化物层28和多晶硅层27进行各向异性腐蚀所形成的。栅短路区32和33可以用例如在氮化硅层29上涂覆一层光抗蚀剂(图中未示出)、将要清除部分的氮化硅层29暴露出来(例如用光刻方法)、再对氮化硅层29的暴露部分进行各向异性腐蚀的方法来制作。此外，氮化硅层29暴露部分下方的部分氧化层28和多晶硅层27也被腐蚀，从而将部分氧化层26和场氧化区24暴露出来。
现参照图3，在各栅短路区32和33的暴露侧面36、37、38和39上制作一个氧化层41。作为例子，氧化层41用热氧化侧面36、37、38和39的方法来制作。氧化层41的适当厚度范围为～50-～250，而氧化层41的额定厚度为约100。虽然用热氧化方法制作氧化层41会增加场氧化区24和氧化层26的厚度，但为简化本发明的描述，没有示出层24和26所增加的厚度。
在栅短路区32和33以及氧化层26和场氧化区24上制作一个介电材料共形层43。作为例子，介电材料层43是氮化硅，其厚度范围为～250-～750，而额定厚度约为400。应该指出，掺杂层25和30的杂质材料用上述工艺步骤激活或驱入P型外延层13和N阱14中。
现参照图4，对氮化硅层43进行各向异性腐蚀以形成邻接氧化层41的间隔46、46′、47和47′。适于腐蚀氮化硅层43的方法有采用CF4、NF3之类腐蚀剂的反应离子刻蚀(RIE)。此外，各向异性腐蚀步骤可清除部分氧化层26。在形成间隔46、46′、47和47′之后，氧化层26被减薄到约400。应该指出，间隔46和47保护了部分氧化层26，而间隔46′和47′使氧化层26成形以便产生一个可重复的凹进腐蚀断面(示于图5)。
现参照图5，在一小部分栅短路区32和33上以及间隔46和47上制作一层光抗蚀剂(未绘出)。间隔46′和47′以及未被光抗蚀剂层覆盖的部分氧层26和28通过一系列各向同性腐蚀而被清除，亦即，第一腐蚀步骤清除间隔46′和47′，第二腐蚀步骤清除栅短路区32和主表面12第一区之间的部分氧化层26以及栅短路区33和主表面12第二区之间的部分氧化层26。换言之，栅短路区32和33在一个侧面上被凹切以形成一个位于栅短路区32下部，亦即在栅短路区32和主表面12第一区之间的空腔35，以及一个在栅短路区33之下，亦即在栅短路区33和主表面12第二区之间的空腔35′。光抗蚀剂层掉。最好使得栅短路区32和33与主表面12的各个部分之间的氧化层26的一部分的宽度约为该氧化层26厚度。
再参照图5，分别在栅短路区32和33的暴露部分上以及在主表面12的暴露部分上，制作一个屏蔽氧化物40。作为例子，此氧化层40的厚度范围为～100-～200，而额定厚度约为150。虽然在场氧化区24及氧化层26上也形成了氧化层40，但应指出的是，为简化本发明的描述，没有示出氧化层40的这些部分。在排列于栅短路区32和33上的部分氧化层40上，间隔46和47上邻接侧面37和39的部分氧化层40上，以及部分场氧化区24上，形成一层光抗蚀剂(未示出)。这层光抗蚀剂用作注入阻挡掩模。
借助于用例为硼之类的P型杂质材料对部分P型外延层13进行掺杂，制作一个增强掺杂区51。更确切地说，将硼注入到部分P型外延层13中以形成掺杂区51。掺杂区51在横向上对准于N沟晶体管15的场氧化区24和排列在栅短路区32侧面36上的氧化层40。应该指出，掺杂区51与主表面12是分隔开的。恰当的注入参数包括：注入P型杂质材料的剂量范围为～2×1012原子/cm2-～2×1013原子/cm2，注入能量范围为～40KeV-100KeV。于是，形成掺杂区51的硼就被注入到P型外延层13中，其深度即距离范围为～1500-3000。形成掺杂区51的杂质材料即掺杂剂用来对N沟晶体管15提供穿通保护。
借助于用硼来掺杂P型外延层13的另一部分的方法，制作一个增强掺杂区52。作为例子，制作掺杂区52的注入参数包括：剂量范围为～5×1011原子/cm2-～1×1013原子/cm2，而恰当的注入能量范围为～10KeV-20KeV。于是，形成掺杂区52的硼被注入到部分P型外延层13中，其深度即距离范围为～200-1200。形成掺杂区52的杂质材料用来调节N沟晶体管15的阈值电压。清除光抗蚀剂层，并在排列于栅短路区32和33、间隔47、邻接于间隔47的部分氧化层26、P型外延层13上部分氧化层26以及部分场氧化区24上的部分屏蔽氧化层40上，制作一层光抗蚀剂(未示出)。这层光抗蚀剂也用作注入阻挡掩模。
借助于用例如磷之类的N型杂质材料对部分N阱14进行掺杂，形成一个增强掺杂区53。更确切地说是将磷注入到N阱14中以形成掺杂区53。应该指出的是，掺杂区53是同表面12分隔开的。恰当的注入参数包括：N型杂质材料的注入剂量为～2×1012原子/cm2-～2×1013原子/cm2，注入能量范围为～80KeV-200KeV。于是，形成掺杂区53的注入步骤的N型杂质材料被注入N阱14中，其深入即距离范围为～1500-3000。形成掺杂区53的杂质材料用来为P沟晶体管16提供穿通保护。
借助于用磷对另一部分N阱14进行掺杂，形成一个增强掺杂区54。作为例子，磷被注入到N阱14中以形成掺杂区54。制作掺杂区54的恰当注入参数包括：注入剂量范围为～5×1011原子/cm2-～1×1013原子/cm2，注入能量范围为～20KeV-40KeV。于是，形成掺杂区54的注入步骤的N型杂质材料被注入N阱14中，其深入即距离范围为～200-1200。这个形成掺杂区54的杂质材料用来调节P沟晶体管16的阈值电压。清除掉光抗蚀剂层。
现参照图6，分别从栅短路区32和33以及部分主表面12清除屏蔽氧化层40，从而暴露一小部分栅短路区32和33以及部分主表面12并形成氧化延伸区55。在暴露的部分主表面12以及栅短路部分32和33的暴露区上，制作一个氧化层26′。
在氧化层24、26′、氧化层41的遗留部分以及间隔46和47上，制作一层包括例如非晶硅、单晶硅、多晶硅、钨之类的半导体或导体材料57。作为例子，在氧化层24、26′41上以及间隔46和47上，沉积了一个厚度范围为～1000-～2500的多晶硅层57。多晶硅层57的额定厚度约为1750。虽然掺杂区51和52原本是分隔开的，但应指出，它们相互扩散并形成了一个单一的掺杂区51 ′。同样，掺杂区53和54也相互扩散并形成一个单一掺杂区53′。
现参照图7，对多晶硅层57进行各向异性腐蚀以形成分别邻接于侧面36和38的栅延伸区58和59。应该指出，栅延伸区58和59同其相应的侧面36和38彼此由氧化层26′分隔开来。此外，邻接于间隔46和47分别形成了延伸区58′和59′。形成栅延伸区58、58′、59和59′的各向异性腐蚀停止于氧化层26′上或氧化层26′中。于是，栅结构61包含有一个由第一宽度的氧化层26上第一多晶硅部分形成的栅短路区32和一个由第二宽度的部分氧化层26′上第二多晶硅部分形成的栅延伸区58，其中的第二宽度小于第一宽度。同样，栅结构62包含一个由第一宽度的氧化层26上多晶硅部分形成的栅短路部分33和一个由第二宽度的部分氧化层26′上另一多晶硅部分形成的栅延伸区59。
现参照图8，在栅短路区32和33、栅延伸区58和59以及邻接于栅延伸区58和59的部分氧化层26′上，制作一层光抗蚀剂(未示出)。换言之，栅延伸区58′和59′以及邻接于栅延伸层58′和59′的部分氧化层26′未被光抗蚀剂覆盖，亦即它们是暴露的。此光抗蚀剂层用作腐蚀保护掩模。用例如各向同性的等离子腐蚀方法将栅延伸区58′和59′以及间隔46和47清除。虽然间隔46和47示为已完成清除了，但应指出的是，它们可能只是减小了尺寸。此外，也清除了氧化层26′的暴露部分。然后清除掉光抗蚀剂层。
应该理解，栅延伸区58同栅短路区32以及P型外延层13上的部分氧化层26′一起合作形成了栅结构61。同样应该理解，栅延伸区59同栅短路区33以及N阱14上的部分氧化层26′一起合作形成了栅结构62。栅延伸区58同主表面12之间以及栅延伸区59同主表面12之间的部分氧化层26′用作有源栅氧化层。
在场氧化区24上，以及氧化层26′、氧化层41、间隔46和47、栅延伸区58和59的剩余部分上，共形沉积一个氧化层60。作为例子，氧化层60的厚度范围为～100-～300，而额定厚度约为150。
在栅结构61和62上的部分介电材料层60上以及邻接于栅结构62的N阱14上的部分氧化层60上，制作一层光抗蚀剂(未示出)。换言之，此光抗蚀剂用作注入保护掩模，以防止P沟晶体管16被N沟晶体管15的源/漏注入过程掺杂。执行源/漏注入以形成源区63和漏区64。此外，源/漏注入也使栅结构61掺杂。源/漏注入的恰当参数包括：注入砷之类的N型杂质材料的剂量范围为～1×1015原子/cm2-～1×1016原子/cm2，而注入能量范围为～60KeV-120KeV。
清除这层光抗蚀剂，在栅结构61和62上的部分介电材料层60上以及邻接于栅结构61的P型外延层13上的部分氧化层60上，制作另一层光抗蚀剂(未示出)。换言之，此光抗蚀剂层用作注入保护掩模，以防止N沟晶体管15被P沟晶体管16的源/漏注入掺杂。执行例如硼的源/漏注入以形成源区66和漏区67。此外，源/漏注入还使栅结构62掺杂。恰当的源/漏注入参数包括：注入硼之类的P型杂质材料的剂量范围为～1×1015原子/cm2-～5×1015原子/cm2，而注入能量范围为～5KeV-15KeV。然而清除这层光抗蚀剂。
再参照图8，在介电材料层60上形成一个介电材料共形层69。作为例子，介电材料69是厚度范围为～1000-～2250的氮化硅。氮化硅层69的额定厚度为2000。
参照图9，对氮化硅层69和氧化层60进行各向异性腐蚀以形成邻接于侧面36和37的氧化间隔70和氮化间隔71。还在邻接于间隔46和47遗留部分处形成氧化间隔70′和氮化间隔71′。此外，各向异性腐蚀步骤分别使栅结构61和62的栅短路区32和33及栅延伸区58和59以及邻接于间隔71和71′的部分主表面12暴露出来。用本技术领域熟知的方法，在掺杂区63上形成一个硅化物76、在掺杂区64上形成一个硅化物77、在部分栅结构61上形成一个硅化物78、在掺杂区66上形成一个硅化物79、在掺杂区67上形成一个硅化物81、并在部分栅结构62上形成一个硅化物82。应该指出的是，硅化物78用作栅短路区32到栅延伸区58的导电连线，而硅化物82用作栅短路区33到栅延伸区59的导电连线。
在场氧化区24、间隔71和71′以及硅化物76、77、78、79、81和82上，形成一个诸如氧化物之类的介电材料层84。在氧化层84中制作窗口以暴露部分硅化物76、77、78、79、81、82。用本技术熟知的方法，制作同硅化物76、77、78、79、81和82的暴露部分相接触的导电线和电极。更确切地说，源极导线86与硅化物76相接触，漏极导线87与硅化物77接触，而栅极导线88与硅化物78接触。于是，源、漏、栅导线86、87和88分别构成了N沟晶体管15的边线。同样，源极导线89与硅化物79接触，漏极导线91与硅化物81接触，而栅极导线92与硅化物82接触。于是，源、漏、栅导线89、91和92分别构成了P沟晶体管16的连线。应该理解的是，栅极导线88和92是已被大大简化了的图示以表明电连接于栅结构的栅导线。
图10-18示出了互补隔离栅场效应晶体管100在根据本发明第二实施例的工艺期间，其一部分的高倍放大剖面图。互补隔离栅场效应晶体管100包括一个制作在部分P型外延层13中的N沟晶体管115和一个制作在部分N阱14中的P沟晶体管116。图10示出了制作氧化层26和多晶硅层27之后的部分完成的隔离栅场效应晶体管100。应该指出，参照图1已描述过了外延层13、N阱14、场注入区22和23、场氧化区24、掺杂区25和30、氧化层26和多晶硅层27的制作方法。应该理解，在图10-18中包括了N沟晶体管115和P沟晶体管116的位置以表明这些结构的位置从而更清楚地描述本发明。
参照图11，在P型外延层13和N阱14上分别制作栅结构的栅短路区132和133。带有侧面136和137的栅短路区132以及带有侧面138和139的栅短路区133可借助于对多晶硅层27进行各向异性腐蚀来制作。作为例子，借助于用一层光抗蚀剂(未示出)涂覆多晶硅层27、将多晶硅层27待要清除的部分暴露出来(用光刻技术)、并对多晶硅层27的暴露部分进行各向异性腐蚀，制作了栅短路区132和133。于是，栅短路区132和133由部分多晶硅层27构成。应该理解，栅短路区132和133分别构成栅结构161和162的一部分，在图16中将进一步描述。
再参照图11，在栅短路区132和133上制作一个氧化层141。作为例子，氧化层141借助于对栅短路区132和133进行热氧化而形成。氧化层141的恰当厚度范围为～50-～250，而额定厚度约为100。虽然用热氧化制作氧化层141会增大场氧化区24和氧化层26的厚度，但为了简化本发明的描述，未示出该增加的厚度。
在氧化层141、场氧化区24和氧化层26上，制作一个带有窗口的143的光抗蚀剂层142。窗口143暴露出小部分栅短路区132和一部分邻接栅短路区132侧面136的氧化层26。光抗蚀剂层142用作注入阻挡掩模。根据第二实施例，借助于用硼之类的P型杂质材料对部分P型外延层13进行掺杂而制作了一个增强掺杂区151。更确切地说是，硼被注入到P型外延层中以形成掺杂区151。应该指出，掺杂区151是与表面12分隔开的。形成掺杂区151的适当注入参数包括：硼注入剂量范围为～2×1012原子/cm2-～2×1013原子/cm2，而注入能量范围为～40KeV-100KeV。于是，形成掺杂区151的硼被注入到P型外延层13中，其深度即距离范围为～1500-3000。形成掺杂区151的杂质材料用来为N沟晶体管115提供穿通保护。
借助于用硼对另一部分P型外延层13进行掺杂来制作增强掺杂区152。作为例子，执行另一注入使硼的注入到P型外延层13中以形成掺杂区152。形成掺杂区152的恰当注入参数包括：硼注入剂量范围为～5×1011原子/cm2-～1×1013原子/cm2，而注入能量范围为～10KeV-20KeV。于是，形成掺杂区152的硼被注入到P型外延层13中，其深度即距离范围为～200-1200。而且用来调节N沟晶体管的阈值电压。
参照图12，将此光抗蚀剂层清除掉，并在氧化层141、场氧化区24和部分氧化层26上制作一个带有窗口145的光抗蚀剂层144。窗口145将小部分栅短路区133和部分邻接于栅短路区133侧面138的氧化层26暴露出来。光抗蚀剂层144作用注入阻挡掩模。
根据本发明第二实施例，借助于用磷之类的N型杂质材料对部分N阱14进行掺杂而制作增强掺杂区153。更确切地说，将磷注入到N阱14中以形成掺杂区153。应该指出，掺杂区153是与表面12分隔开的。恰当的注入参数包括：注入N型杂质材料的剂量范围为～2×1012原子/cm2-～2×1013原子/cm2，而注入能量范围为～40KeV-100KeV。于是，形成掺杂区153的注入步骤的N型杂质材料被注入到N阱14中，其深度即距离范围为～1500-3000。此注入形成的掺杂区153用来为P沟晶体管116提供穿通保护。
借助于用磷对另一部分N阱14进行掺杂而制作增强掺杂区154。作为例子，执行另一注入使N型杂质材料注入到N阱14中以形成掺杂区154。形成掺杂区154的恰当注入参数包括：剂量范围为～5×1011原子/cm2-～1×1013原子/cm2，注入能量范围为～20KeV-40KeV。于是，形成掺杂区154的注入步骤N型杂质材料被注入到N阱14中，其注入深度即距离范围为～200-1200。此注入形成的掺杂区154用来为P沟晶体管116的阈值电压。然后将光抗蚀剂层144清除。
现参照图13，在氧化层141上制作一个带有窗口149的光抗蚀剂层148。窗口149将小部分栅短路区132、邻接于栅短路区132侧面136的部分氧化层26、小部分栅短路区133以及邻接于栅短路区133侧面138的部分氧化26暴露出来。光抗蚀剂层148用作腐蚀保护掩模。
用例如氢氟酸湿法腐蚀方法，对氧化层26和氧化层141的暴露部分进行各向同性腐蚀。根据第二实施例，此各向同性腐蚀清除氧化层26的暴露部分约1000和栅短路区132同133下面的部分氧化层26。换言之，此各向同性腐蚀凹切主表面12同栅短路区132和133之间的部分氧化层26，并分别在栅短路区132和主表面12第一部分之间以及栅短路区133和主表面12第二部分之间形成空腔135和135′。此外，此各向同性腐蚀从栅短路区132和133清除氧化层141的暴露部分。后然将光抗蚀剂层148清除。
现参照图14，在栅短路区132和133上制作一个氧化层156。应该指出，氧化层156是一个厚度范围为～50-～150的薄氧化层，氧化层156的额定厚度约为90。虽然在场氧化区24和氧化层26上也形成氧化层156，应该指出，氧化层156仅仅加厚即增高场氧化区24和氧化层26的厚度。于是，为了简化本发明的描述，未示出形成在场氧化区24和氧化层26上的部分氧化层156。虽然氧化层156也形成在氧化层141上，但为了进一步简化第二实施例的描述，氧化层141和156示为了一个用参考号156标明的单一的氧化层。
包括例如非晶硅、单晶硅、多晶硅、钨之类在内的一个半导材料或导体材料层157之中的一种是制作在氧化层24、26和氧化层156上的。作为例子，在氧化层24、26和氧化层156上沉积了一个厚度范围为～1000-2500的多晶硅共形层。多晶硅层157的额定厚度约为1750。虽然掺杂区151和152原本是分隔开的，但应指出的是，它们相互扩散并构成一个单一的掺杂区151′同样，掺杂区153和154彼此互相扩散，构成一个单一的掺区153′。
现参照图15，对多晶硅层157进行各向异性腐蚀以分别形成邻接于侧面136和138的栅延伸区158和159。此外形成分别邻近侧面137和138且与侧面137和138分隔开的延伸区158′和159′。于是，栅结构161包含一个由第一宽度的氧化层26上第一多晶硅部分构成的栅短路区132和一个由第二宽度的部分氧化层26上第二多晶硅部分构成的栅延伸区158，其中的第二宽度小于第一宽度。同样，栅结构162包含一个由第一宽度的氧化层26上多晶硅部分构成的栅短路区133和一个由第二宽度的部分氧化层26上另一多晶硅部分构成的栅延伸区159。
现参照图16，132区和133区、栅延伸区158和159以及邻接于栅延伸区158和159的部分氧化层26上，制作一个光抗蚀剂层160。换言之，栅延伸区158′和159′以及邻接于栅延伸区158′和159′的部分氧化层26被暴露出来。光抗蚀剂层160用作腐蚀保护掩模，用例如各向同性等离子刻蚀的方法来清除掉栅延伸区158′和159′，中各向同性停止于氧化层26的暴露部分。然后清除掉光抗蚀剂层160。
现参照图17，在栅短路区132和133、栅延伸区158和159以及氧化层26的暴露部分上，制作一个介电材料共形层165。作为例子，介电材料层165是一个厚度范围为～100-～300而额定厚度为150的沉积的TEOS氧化物。在栅短路区133、栅延伸区159以及N阱14的部分主表面12上的部分介电材料层165上制作一层光抗蚀剂(未示出)。换言之，此光抗蚀剂层用作注入保护掩模以防止P沟晶体管116被N沟晶体管115的源/漏注入过程掺杂。执行源/漏注入以形成源区163和漏区164。此外，源/漏注入还使栅结构161掺杂。源/漏注入的恰当参数包括：砷之类N型杂质材料的注入剂量范围为～1×1015原子/cm2-～1×1016原子/cm2，而注入能量范围为～60KeV-～160KeV。
将此光抗蚀剂层清除掉，并在栅短路区132、延伸区158以及P型外延层13的部分主表面12上的部分介电材料层165上制作另一个光抗蚀剂层(未示出)。换言之，此光抗蚀剂层用作注入保护掩模以防止N沟晶体管115被P沟晶体管116的源/漏注入过程掺杂。执行源/漏注入以形成源区166和漏区167。此外，源/漏注入还使栅结构162掺杂。源/漏注入的适当参数包括：注入硼之类的P型杂质材料的剂量范围为～1×105原子/cm2-～5×1015原子/cm2，而注入能量范围为～5KeV-～15KeV。然后清除此光抗蚀剂层。执行诸如快速热退火之类的退火以便将注入引起的损伤退火掉并在源、漏和栅中使杂质重新分布。
再参照图17，在氧化层165上制作一个介电材料共形层169。作为例子，介电材料层169是厚度范围为～1000-～2250的氮化硅层。氮化硅层169的额定厚度为2000。
现参照图18，一组各向异性腐蚀被用来腐蚀氮化硅层169和氧化层165。例如，对氮化硅层169进行各向异性腐蚀以形成氮化物间隔171，其中的氮化硅层169腐蚀停止于氧化层165上。然后对氧化层165进行各向异性腐蚀以形成氧化物间隔170。于是，形成了邻接于侧面136和138的间隔171和170。而且，氧化物间隔170′和氮化物间隔171′形成为同邻接于侧面137和139的部分氧化层156相接触。此外，各向异性腐蚀步骤分别使邻接于间隔171和171′以及栅短路区132和133及栅结构161和162的栅延伸区158和159的部分主表面12暴露出来。用本技术熟知的方法，在掺杂区163上制作一个硅化物176，在掺杂区164上制作一个硅化物177，在部分栅结构161上制作一个硅化物178，在掺杂区166上制作一个硅化物179，在掺杂区167上制作一个硅化物181，并在部分栅结构162上制作一个硅化物182。
在场氧化区24、间隔171和171′以及硅化物176、177、178、179、181和182上制作一个诸如氧化物的介电材料层184。在氧化物184中制作窗口以暴露部分硅化物176、177、178、179、181和182。用本技术熟知的方法，制作与暴露的硅化物相接触的导电体。更确切地说是，源极导线186与硅化物176接触，漏极导线187与硅化物177接触，而栅极导线188与硅化物178接触。于是，源、漏、栅导线186、187和188分别构成N沟晶体管115的连续连线。同样，源极导线189与硅化物179接触，漏极导线191与硅化物181接触，而栅极导线192与硅化物182接触。于是，源、漏、栅导线189、191和192分别成P沟晶体管116的连线。
图19示出了互补隔离栅场效应晶体管200在根据本发明第三实施例的工艺期间的高倍放大局部剖面图。互补隔离栅场效应晶体管200包括一个制作在部分P型外延层13中的N沟晶体管215和一个制作在部分N阱14中的掩埋P沟晶体管216。制作互补隔离栅场效应晶体管200的工艺步骤遵循已描述的制造互补隔离栅场效应晶体管10和100的步骤。但为制作掩埋P沟晶体管216，对制作隔离栅场效应晶体管10和100的工艺作了二个修改。在第一个修改中，掺杂层30为P型且其表面浓度范围为～7×1016原子/cm3-～2×1017原子/cm3。请注意，图1至18中所示的掺杂层30与图19中所示的掺杂层30′相类似，但是掺杂层30′是P型的，而掺杂层30是N型的。为了获得上述的表面浓度所需的适当注入条件是：注入剂量范围为～1×1012原子/cm2-～3×1012原子/cm2，而注入能量范围为～50KeV-200KeV。
在第二个修改中(并参照制造隔离栅场效应晶体管100的工艺步骤)，栅结构162′的栅短路区133和栅延伸区159用N型杂质材料来掺杂。更确切地说明，栅结构162′分别在制作源和漏区166和167的过程中掺杂。于是，掺杂区30′与掺杂区25同时形成，而且栅短路区133′和栅延伸区159″最好与栅短路区132和栅延伸区158同时掺杂，亦即，栅结构161和162′最好同时掺杂。应该指出的是，掩埋P沟晶体管可借助于将修正加入到制作隔离栅场效应晶体管10的工艺步骤(此步骤相似于制作隔离栅场效应晶体管100的工艺步骤)中去的方法来制造。
到此，应当理解现已提供了一种隔离栅半导体器件及其制造方法。根据本发明，在制造的开始阶段执行一个轻掺杂漏延伸区注入，这就允许制作段带有厚区和薄区的栅氧化物。再在栅氧化物的厚部上制作栅结构的栅短路区，并在栅氧化物的薄部上制作栅延伸区。栅短路区降低了栅电阻而不明显地增大栅电容(亦即栅到漏和栅到衬底的电容)。而且，栅氧化物的厚部也降低了器件的栅电容。栅电容中栅到漏部分的降低减小了“密勒倍增”(Miller multiplied)电容，从而提高了本发明器件的频率响应。已证实根据本发明制造的隔离栅半导体器件比现有技术隔离栅半导体器件至少快50％。此外，栅短路区的采用使得可用沉积和腐蚀技术来非光刻地制作栅延伸区。这样，用为栅长0.5μm的器件设计的制造设施就可以制造沟道长度小于0.2μm的隔离栅场效应晶体管。

Claims (10)

1.一种制造隔离栅半导体器件的方法，其特征在于，包括以下步骤：
提供一个第一导电类型的带有一个主表面(12)的半导体材料(13)；
制作一个从主表面(12)延伸进入半导体材料(13)的第一掺杂层(25)；
在第一介电材料层(26)的第一部分上制作一个第一栅结构(61)的第一部分(32)，第一栅结构(61)的第一部分(32)带有第一(36)和第二(37)侧面并且用第一介电材料层(26)的第一部分与主表面(12)分隔开来；
用第一导电类型的杂质，至少对邻接于第一栅结构(61)的第一部分(32)的第一侧面(36)的部分半导体材料(13)进行掺杂；
横向清除第一介电材料层(26)第一部分的一小部分，以形成一个第一空腔(35)，第一空腔(35)从第一侧面(36)开始延伸于第一栅结构(61)的第一部分(32)与主表面(12)之间。
至少邻接第一栅结构(61)的第一部分(32)制作一个第二介电材料层(26′)；
制作一个第一栅结构(61)的第二部分(58)，此第一栅结构(61)的第二部分(58)，通过填充了一部分第一空腔(35)的第二介电材料层(26’)，与第一栅结构(61)的第一侧面(36)分隔开来；
对半导体材料(13)中与第一栅结构(61)第一部分(32)的第二侧面(37)邻接的部分(64)，以及半导体材料(13)中与第一栅结构(61)第二部分(58)的第二侧面邻接的部分(63)进行掺杂；以及
对部分第一栅结构(61)进行掺杂。
2.根据权利要求1的方法，其特征在于，横向清除小部分第一介电材料层(26)的第一部分的步骤包括暴露第一栅结构(61)第一部分(32)的第一侧面(36)。
3.根据权利要求1所述的方法，其特征在于，包括以下步骤：
在部分半导体材料(13)中制作一个第二导电类型的掺杂陷(14)；
制作一个从主表面(12)延伸进入掺杂阱(14)的第二掺杂层(30)；
在第一介电材料层的第二部分上制作一个第二栅结构(62)的第一部分(33)，第二栅结构(62)的第一部分(33)带有第一(38)和第二(39)侧面且用第一介电材料层(26)的第二部分与主表面(12)分隔开来；
用第一导电类型杂质至少对邻接于第一栅结构第一部分(33)的第一侧面(38)的一部分掺杂阱(14)进行掺杂；
横向清除小部分第一介电材料层(26)的第二部分以形成第二空腔(35′)，此第二空腔(35′)从第一侧面(38)开始延伸于第二栅结构(62)第一部分(33)与主表面(12)之间；
制作一个至少邻接于第二栅结构(62)第一部分(33)的第三介电材料层；
制作一个第二栅结构(62)的第二部分(59)，此第二栅结构(62)的第二部分(59)用填充部分第二空腔(35′)的第三介电材料层与第二栅结构(62)的第一侧面(38)分隔开来；
对邻接于第二栅结构(62)第一部分(33)第二侧面(39)的部分掺杂阱(14)和邻接于第二栅结构(62)第二部分(59)第二侧面的部分掺杂阱(14)进行掺杂；以及
对部分第二栅结构(62)进行掺杂。
4.一种制作隔离栅半导体器件的方法，其特征在于，包括以下步骤：
提供一个第一导电类型的带有主表面(12)的半导体材料(13)；
制作一个从主表面(12)延伸进入半导体材料(13)的第二导电类型的第一掺杂层(25)；
在主表面(12)上制作一个第一介电材料层(26)；
在第一介电材料层(26)的第一部分上制作一个第一栅结构(61)的第一部分(32)，此第一栅结构(61)的第一部分(32)带有第一(36)和第二(37)侧面和一个顶表面(45)；
制作一个从第一侧面(36)延伸于第一栅结构(61)第一部分(32)之下的第一空腔(35)并且暴露部分主表面(12)；
在半导体材料(13)中制作至少一个第一导电类型的增强掺杂区(51)，此至少一个增强掺杂区(51)对准第一栅结构(61)第一部分(32)的第一侧面(36)；
在第一栅结构(61)和暴露出来的部分主表面(12)上，制作一个第二介电材料层(26′)；
在第二介电材料层(26′)上制作一个第一栅结构(61)的第二部分(58)，此第一栅结构(61)的第二部分(58)带有第一和第二侧面，而且第一栅结构(61)第二部分(58)的第二侧面邻接于第一栅结构(61)第一部分(32)的第一侧面(36)；
制作第二导电类型的第一(63)和第二(64)掺杂区，此第一掺杂区(63)对准第一栅结构(61)第二部分(58)的第一侧面，而第二掺杂区(64)对准第一栅结构(61)第一部分(32)的第二侧面(37)；
用第二导电类型的杂质对第一栅结构(61)的第一(32)和第二(58)部分进行掺杂；以及
制作一个连接第一栅结构(61)第一(32)和第二(58)部分的第一导线(78)。
5.根据权利要求4所述的方法，其特征在于，包括以下步骤：
各向异性地腐蚀第二介电材料层，以形成邻接于第一栅结构第一部分的多个间隔；
清除掉该第一介电材料层上的一部分；及
清除该多个间隔之中的第一间隔，该第一间隔邻接于该第一栅结构第一部分的第一侧面。
6.根据权利要求4的方法，其特征在于制作第一栅结构(61)第二部分的步骤包括在第二介电材料层(26′)上沉积一个半导体材料或导体材料(57)，其中的一个半导体材料或导体材料(57)填充部分第一空腔(35)。
7.根据权利要求6的方法，其特征在于，一个半导体材料或导体材料选自多晶硅、非晶硅、单晶硅和钨。
8.一种隔离栅半导体器件，其特征在于：
一个第一导电类型的带有一个主表面(12)的半导体材料(13)；
一个半导体材料(13)上的第一介电材料层(26)；
一个从主表面(12)延伸进入半导体材料(13)第一部分的第二导电类型掺杂层(25)；
一个带有第一(32)和第二(58)导电部分的第一栅结构(61)，此第一栅结构(61)的第一导电部分(32)在第一介电材料层(26)的第一部分上并带有第一(36)和第二(37)侧面，第一栅结构(61)的第二导电部分(58)带有第一和第二侧面，其中第一栅结构(61)第二导电部分(58)的第二侧面用第二介电材料层(26′)与第一栅结构(61)第一导电部分(32)的第一侧面(36)分隔开来，而小部分第一栅结构(61)的第二导电部分(58)在第一栅结构(61)第一部分(32)与部分主表面(12)之间；
至少一个第一导电类型的增强掺杂区(51)，此至少部分半导体材料(13)中的至少一个增强掺杂区(51)在第一栅结构(61)第二导电部分(58)的下方；以及
第二导电类型的第一(64)和第二(63)掺杂区，在部分半导体材料(13)中的此第一掺杂区(64)邻接于第一栅结构(61)第一部分(32)的第二侧面(37)，部分半导体材料(13)中的第二掺杂区(63)邻接于第一栅结构(61)第二导电部分(58)的第一侧面。
9.根据权利要求8的隔离栅半导体器件，其特征在于，还包括：
一个从主表面(12)延伸进入半导体材料(13)第二部分的第二导电类型掺杂阱(14)；
一个从主表面(12)延伸进入掺杂阱(14)的第一导电类型掺杂层(30)；
一个带有第一(33)和第二(59)导电部分的第二栅结构(62)，此第二栅结构(62)的第一导电部分(33)在第一介电材料层(26)的第二部分上且带有第一(38)和第二(39)侧面，第二栅结构(62)的第二导电部分(59)带有第一和第二侧面，其中第二栅结构(62)第二部分(59)的第二侧面用第三介电材料层同第二栅结构(62)的第一侧面分隔开来，且小部分第二栅结构(62)的第二部分(59)在第二栅结构(62)第一部分(33)与部分主表面(12)之间；
至少一个第二导电类型的增强掺杂区(53)，此至少部分掺杂阱(14)中的至少一个增强掺杂区(53)在第二栅结构(62)第二导电部分之下；以下
第一导电类型的第三(67)和第四(66)掺杂区，此部分掺杂阱(14)中的第三掺杂区(67)对准第二栅结构(62)第一导电部分(33)的第二侧面(39)，部分掺杂阱(14)中的第四掺杂区(66)对准第二栅结构(62)第二导电部分(59)的第一侧面。
10.根据权利要求9的隔离栅半导体器件，其特征在于，第一栅结构(61)的第一(32)和第二(58)导电部分包含掺有第二导电类型杂质的多晶硅，而第二栅结构(62)的第一(33)和第二(59)导电部分包含掺有第一导电类型杂质的多晶硅。
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