JPH01189964A - Ldd構造を有する絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
Ldd構造を有する絶縁ゲート型電界効果トランジスタの製造方法Info
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- JPH01189964A JPH01189964A JP1531488A JP1531488A JPH01189964A JP H01189964 A JPH01189964 A JP H01189964A JP 1531488 A JP1531488 A JP 1531488A JP 1531488 A JP1531488 A JP 1531488A JP H01189964 A JPH01189964 A JP H01189964A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、低濃度ドレイン領域を有する絶縁ゲート型電
界効果トランジスタ(以下、LDD構造を有するMOS
)ランジスタという)の製造方法に関し、特に、そのチ
ャネル長のす、ブミクロン化を容易に達成することがで
きるようにしたものである。
界効果トランジスタ(以下、LDD構造を有するMOS
)ランジスタという)の製造方法に関し、特に、そのチ
ャネル長のす、ブミクロン化を容易に達成することがで
きるようにしたものである。
[従来の技術]
従来、LDD構造を有するMOS)ランジスタとして、
第2図Gにその概略的断面図を示すようなものが提案さ
れている。
第2図Gにその概略的断面図を示すようなものが提案さ
れている。
この第2図Gにおいて、1は基体をなすP型シリコン基
板、2はドレイン領域を示し、このトレイン領域2は、
N型不純物を比較的高濃度に拡散してなる高濃度ドレイ
ン領域2Aと、N型不純物を比較的低濃度に拡散してな
る低濃度ドレイン領域2Bとを設けて構成されている。
板、2はドレイン領域を示し、このトレイン領域2は、
N型不純物を比較的高濃度に拡散してなる高濃度ドレイ
ン領域2Aと、N型不純物を比較的低濃度に拡散してな
る低濃度ドレイン領域2Bとを設けて構成されている。
また、3はソース領域を示し、このソース領域3も、N
型不純物を比較的高濃度に拡散してなる高濃度ソース領
域3Aと、N型不純物を比較的低濃度に拡散してなる低
濃度ソース領域3Bとを設けて構成されている。尚、4
は5i02からなるゲート酸化膜、5は多結晶シリコン
からなるゲート電極、6はSiO□からなる絶縁膜、7
はアルミニウムからなるドレイン電極、8は同じくアル
ミニウムからなるソース電極、9.9は素子分離領域を
なすフィールド酸化膜である。
型不純物を比較的高濃度に拡散してなる高濃度ソース領
域3Aと、N型不純物を比較的低濃度に拡散してなる低
濃度ソース領域3Bとを設けて構成されている。尚、4
は5i02からなるゲート酸化膜、5は多結晶シリコン
からなるゲート電極、6はSiO□からなる絶縁膜、7
はアルミニウムからなるドレイン電極、8は同じくアル
ミニウムからなるソース電極、9.9は素子分離領域を
なすフィールド酸化膜である。
かかるMo3)ランジスタは、高濃度ドレイン領域2A
とチャネル領域との間に低濃度ドレイン領域2Bを設け
ることによって、高濃度ドレイン領域2A近傍の電界を
緩和し、チャネル領域内の電子がゲート酸化膜4中に飛
び込み、界面の質を悪ブヒさせる、いわゆるホット・キ
ャリヤ効果を効果的に抑制することができるようにした
ものであり、一般に、L D D [lightly
doped drainl構造を有するMo3)ランジ
スタと称されている。
とチャネル領域との間に低濃度ドレイン領域2Bを設け
ることによって、高濃度ドレイン領域2A近傍の電界を
緩和し、チャネル領域内の電子がゲート酸化膜4中に飛
び込み、界面の質を悪ブヒさせる、いわゆるホット・キ
ャリヤ効果を効果的に抑制することができるようにした
ものであり、一般に、L D D [lightly
doped drainl構造を有するMo3)ランジ
スタと称されている。
ところで、従来、かかるLDDl’l造を有するMOS
トランジスタは、第2図Aないし第2図Gに示す工程を
経て製造されていた。
トランジスタは、第2図Aないし第2図Gに示す工程を
経て製造されていた。
即ち、先ず、第2図Aに示すように、P型シリコン基板
1の表面側にフィールド酸化膜9.9を逼択酸化によっ
て形成した後、表面全域にゲート酸化膜4を形成するた
めの5i02層1o、ゲート電極5を形成するためのポ
リシリコン層11及びホトレジスト層12を順次に形成
し、その後、所要のマスクを用い、紫外線露光及び現像
を順次に行い、フィールド酸化Jli9.9によって挟
まれた素子形成領域の略中央部上方に所要パターンのホ
トレジスト層13を形成する。
1の表面側にフィールド酸化膜9.9を逼択酸化によっ
て形成した後、表面全域にゲート酸化膜4を形成するた
めの5i02層1o、ゲート電極5を形成するためのポ
リシリコン層11及びホトレジスト層12を順次に形成
し、その後、所要のマスクを用い、紫外線露光及び現像
を順次に行い、フィールド酸化Jli9.9によって挟
まれた素子形成領域の略中央部上方に所要パターンのホ
トレジスト層13を形成する。
次に、第2図Bに示すように、所要パターンに形成した
ホトレジスト層13をマスクにして、ポリシリコン層1
1及び5IOJii 10に対し、反応性イオンエツチ
ング(RIE)による異方性エツチングを施して、ホト
レジスト層13のパターンと略同形のゲート電極5及び
ゲート酸化pA4を順次形成する。
ホトレジスト層13をマスクにして、ポリシリコン層1
1及び5IOJii 10に対し、反応性イオンエツチ
ング(RIE)による異方性エツチングを施して、ホト
レジスト層13のパターンと略同形のゲート電極5及び
ゲート酸化pA4を順次形成する。
次に、第2図Cに示すように、ゲート酸化膜4及びゲー
ト電極5によって構成されるゲート電極部14をマスク
にしてP型シリコン基板1に、N型不純物、例えばヒ素
Asを比較的低濃度にイオン注入して、ドレイン領域2
及びソース領域3となすべき部分にそれぞれN−領域1
5及び16を形成する。
ト電極5によって構成されるゲート電極部14をマスク
にしてP型シリコン基板1に、N型不純物、例えばヒ素
Asを比較的低濃度にイオン注入して、ドレイン領域2
及びソース領域3となすべき部分にそれぞれN−領域1
5及び16を形成する。
次に、第2図りに示すように、化学的気相成長法(CV
D)によって表面全域に5i02膜17を形成した後、
続いて、第2図Eに示すように、この5iO2rtA1
7に反応性イオンエツチングによる異方性エツチングを
施して、ゲート電極部14の両側壁部にそれぞれサイド
ウオール状の5i02膜18及び19を形成する。
D)によって表面全域に5i02膜17を形成した後、
続いて、第2図Eに示すように、この5iO2rtA1
7に反応性イオンエツチングによる異方性エツチングを
施して、ゲート電極部14の両側壁部にそれぞれサイド
ウオール状の5i02膜18及び19を形成する。
次に、第2図Fに示すように、ゲート電極部14及びサ
イドウオール状の5i02膜18.19をマースフとし
て、P型シリコン基板1にN型不純物、例えばヒ素As
を比較的高濃度にイオン注入して、高濃度ドレイン領域
2Aと、高濃度ソース領域3Aとを形成する。このよう
にすると、N−領域15及び16中、SiO□膜18及
び19の下方の部分がそのままN−領域として残存し、
これらN−領域の部分がそのまま低濃度ドレイン領域2
B及び低濃度ソース領域3Bとなり、ここに、高濃度ド
レイン領域2A及び低濃度ドレイン領域2Bからなるド
レイン領域2と、高濃度ソース領域3A及び低濃度ソー
ス領域3Bからなるソース領域3とが形成される。
イドウオール状の5i02膜18.19をマースフとし
て、P型シリコン基板1にN型不純物、例えばヒ素As
を比較的高濃度にイオン注入して、高濃度ドレイン領域
2Aと、高濃度ソース領域3Aとを形成する。このよう
にすると、N−領域15及び16中、SiO□膜18及
び19の下方の部分がそのままN−領域として残存し、
これらN−領域の部分がそのまま低濃度ドレイン領域2
B及び低濃度ソース領域3Bとなり、ここに、高濃度ド
レイン領域2A及び低濃度ドレイン領域2Bからなるド
レイン領域2と、高濃度ソース領域3A及び低濃度ソー
ス領域3Bからなるソース領域3とが形成される。
そこで、次に、サイドウオール状の5i02膜18及び
19をウェットエツチングにより除去した後、第2図G
に示すように、表面全域に絶縁膜をなす5in2FI!
i6を形成し、この5i02膜6に窓20及び21を形
成した後、これら窓20及び21を介してアルミニウム
からなるドレイン電極7及びソース電極8をそれぞれ高
濃度ドレイン領域2A及び高濃度ソース領域3Aにオー
ミックに接続する。
19をウェットエツチングにより除去した後、第2図G
に示すように、表面全域に絶縁膜をなす5in2FI!
i6を形成し、この5i02膜6に窓20及び21を形
成した後、これら窓20及び21を介してアルミニウム
からなるドレイン電極7及びソース電極8をそれぞれ高
濃度ドレイン領域2A及び高濃度ソース領域3Aにオー
ミックに接続する。
ここに、LDDIW造を有するMoSトランジスタを得
ることができる。
ることができる。
尚、この第2図例は、LDD構造を有するNチャネルの
Mo3)ランジスタの例であるが、基板としてN型シリ
コン基板を用い、また、不純物としてP型不純物、例え
ばボロンBを用いることによってLDDm造を有するP
チャネルのMo3)ランジスタを得ることもできる。
Mo3)ランジスタの例であるが、基板としてN型シリ
コン基板を用い、また、不純物としてP型不純物、例え
ばボロンBを用いることによってLDDm造を有するP
チャネルのMo3)ランジスタを得ることもできる。
[発明が解決しようとする課題]
ところで、かかるLDDli造を有するMo3)ランジ
スタは、短チヤネル化に伴い発生するホット・キャリア
効果を有効に抑制することができることから、MOS
−LS Iの高集積化、高密度化に適したMoSトラン
ジスタであり、このため、近年においては、そのチャネ
ル長のサブミクロン化、即ち、そのチャネル長を1μm
以下とするための研究、開発が行われている。
スタは、短チヤネル化に伴い発生するホット・キャリア
効果を有効に抑制することができることから、MOS
−LS Iの高集積化、高密度化に適したMoSトラン
ジスタであり、このため、近年においては、そのチャネ
ル長のサブミクロン化、即ち、そのチャネル長を1μm
以下とするための研究、開発が行われている。
ここに、第2図に示した従来の製造方法において、LD
D構造を有するMOS)ランジスタのチャネル長を1μ
m以下とするためには、先ず、ホト、レジスト層13を
その幅Ltiが1μm以下となるようにパターン化しな
ければならず、このためには、紫外線露光に代わって、
X線露光や電子ビーム露光を採用する必要がある。しか
しながら、X線露光においては、マスク作成の困難性と
共にスループットが低いという問題点があり、また、電
子ビーム露光においては、緒特性、とくに耐ドライエツ
チング性を満足する適当なホトレジストがなく、また、
スループットの低さと共に電子の散乱によるパターンシ
ョートが発生するという問題点があった。
D構造を有するMOS)ランジスタのチャネル長を1μ
m以下とするためには、先ず、ホト、レジスト層13を
その幅Ltiが1μm以下となるようにパターン化しな
ければならず、このためには、紫外線露光に代わって、
X線露光や電子ビーム露光を採用する必要がある。しか
しながら、X線露光においては、マスク作成の困難性と
共にスループットが低いという問題点があり、また、電
子ビーム露光においては、緒特性、とくに耐ドライエツ
チング性を満足する適当なホトレジストがなく、また、
スループットの低さと共に電子の散乱によるパターンシ
ョートが発生するという問題点があった。
また、第2図に示した従来の製造方法においては、ゲー
ト電極部14及びサイドウ、オール状の5i02膜18
.19をマスクとして、N−領域15及び16に、それ
ぞれ重ねてN型不純物を高濃度にイオン注入して、高濃
度ドレイン領域2A及び高濃度ソース領域3Aを形成す
るようにしているので(第2図F)、低濃度ドレイン領
域2B及び低濃度ソース領域3Bの幅は、サイドウオー
ル状の5i02膜18及び19の幅によって決定されて
しまい、このため、これら5i02膜18及び19につ
いては、その幅Lta及びLi2が均一になるように精
度良く形成する必要がある。しかしながら、これらサイ
ドウオール状のSiO□膜18及び19を、その幅Lt
8及びLi2が均一になるように、精度良く形成するこ
とは、事実上、きわめて困難であり、このため、低濃度
トレイン領域2B及び低濃度ソース領域3Bの幅にバラ
ツキが生じてしまうという問題点があった。
ト電極部14及びサイドウ、オール状の5i02膜18
.19をマスクとして、N−領域15及び16に、それ
ぞれ重ねてN型不純物を高濃度にイオン注入して、高濃
度ドレイン領域2A及び高濃度ソース領域3Aを形成す
るようにしているので(第2図F)、低濃度ドレイン領
域2B及び低濃度ソース領域3Bの幅は、サイドウオー
ル状の5i02膜18及び19の幅によって決定されて
しまい、このため、これら5i02膜18及び19につ
いては、その幅Lta及びLi2が均一になるように精
度良く形成する必要がある。しかしながら、これらサイ
ドウオール状のSiO□膜18及び19を、その幅Lt
8及びLi2が均一になるように、精度良く形成するこ
とは、事実上、きわめて困難であり、このため、低濃度
トレイン領域2B及び低濃度ソース領域3Bの幅にバラ
ツキが生じてしまうという問題点があった。
以上のように、第2図に示す従来の製造方法においては
、ホトレジスト層13を形成するに際し、マスク作成の
困難性、スループットの低さ等、種々の問題点があると
共に、低濃度ドレイン領域2B及び低濃度ソース領域3
Bもまた、その幅を均一に形成することができないとい
う問題点があることから、かかる製造方法では、特性に
バラツキのない、且つ、チャネル長をサブミクロン化し
たLDD構造を有するMOSトランジスタを得ることは
難しいということが確認された。尚、低濃度ドレイン領
域2B及び低濃度ソース領域3Bを形成する方法として
、いわゆるマスク法と称される方法があり、これによれ
ば、第2図例よりは低濃度ドレイン領域2B及び低濃度
ソース領域3Bを精度良く形成することが可能であるが
、この方法においては、マスクが一枚多く必要であり、
このため、製造効率を低下させてしまうといった不都合
があった。
、ホトレジスト層13を形成するに際し、マスク作成の
困難性、スループットの低さ等、種々の問題点があると
共に、低濃度ドレイン領域2B及び低濃度ソース領域3
Bもまた、その幅を均一に形成することができないとい
う問題点があることから、かかる製造方法では、特性に
バラツキのない、且つ、チャネル長をサブミクロン化し
たLDD構造を有するMOSトランジスタを得ることは
難しいということが確認された。尚、低濃度ドレイン領
域2B及び低濃度ソース領域3Bを形成する方法として
、いわゆるマスク法と称される方法があり、これによれ
ば、第2図例よりは低濃度ドレイン領域2B及び低濃度
ソース領域3Bを精度良く形成することが可能であるが
、この方法においては、マスクが一枚多く必要であり、
このため、製造効率を低下させてしまうといった不都合
があった。
本発明は、かかる点に鑑み、特性にバラツキのない、且
つ、そのチャネル長をサブミクロン化したLDD構造を
有するMOS)ランジスタを極めて容易に製造すること
ができるようにしたLDD構造を有するMOSトランジ
スタの製造方法を提供することを目的とする。
つ、そのチャネル長をサブミクロン化したLDD構造を
有するMOS)ランジスタを極めて容易に製造すること
ができるようにしたLDD構造を有するMOSトランジ
スタの製造方法を提供することを目的とする。
[課題を解決するための手段]
上記目的を達成するため、本発明においては、LDD構
造を有するMOSトランジスタ(第1図E)を製造する
に際し、半導体基板22上にゲート絶縁膜形成材料層2
3、ゲート電極形成材料層24及び所要パターンのホト
レジスト層25を順次に形成した後(第1図A)、この
ホトレジストW!I25をマスクとしてゲート電極形成
材料層24に等方性エツチングを施して、断面形状が略
台形を有するゲート電極26を形成しく第1図B)、そ
の後、このゲート電極26をマスクにして、半導体基板
22に所要の不純物をイオン注入して、ドレイン領域2
7及びソース領域28を形成する工程(第1図D)を含
ませるようにしな。
造を有するMOSトランジスタ(第1図E)を製造する
に際し、半導体基板22上にゲート絶縁膜形成材料層2
3、ゲート電極形成材料層24及び所要パターンのホト
レジスト層25を順次に形成した後(第1図A)、この
ホトレジストW!I25をマスクとしてゲート電極形成
材料層24に等方性エツチングを施して、断面形状が略
台形を有するゲート電極26を形成しく第1図B)、そ
の後、このゲート電極26をマスクにして、半導体基板
22に所要の不純物をイオン注入して、ドレイン領域2
7及びソース領域28を形成する工程(第1図D)を含
ませるようにしな。
[作用]
かかる本発明においては、ゲート電極26をマスクにし
て、半導体基板22に対して所要の不純物をイオン注入
することによって、ドレイン領域27及びソース領域2
8を形成するようにしているが、この場合、半導体基板
22のうち露出している部分の表面領域に高濃度ドレイ
ン領域27A及び高濃度ソース領域28Aが形成され、
また、ゲート電極22の側壁部29及び30の下方の表
面領域部分にそれぞれ低濃度ドレイン領域27B及び低
濃度ソース領域28Bが形成される(第1図D)。
て、半導体基板22に対して所要の不純物をイオン注入
することによって、ドレイン領域27及びソース領域2
8を形成するようにしているが、この場合、半導体基板
22のうち露出している部分の表面領域に高濃度ドレイ
ン領域27A及び高濃度ソース領域28Aが形成され、
また、ゲート電極22の側壁部29及び30の下方の表
面領域部分にそれぞれ低濃度ドレイン領域27B及び低
濃度ソース領域28Bが形成される(第1図D)。
[実施例コ
以下、第1図Aないし第1図Eを参照して、本発明によ
るLDD構造を有するMOSトランジスタの製造方法の
一実施例につき説明する。
るLDD構造を有するMOSトランジスタの製造方法の
一実施例につき説明する。
本実施例は、第2図従来例と同様にLDD楕遺を有する
NチャネルのMOS)ランジスタを製造する場合であっ
て、本実施例においては、先ず、第1図Aに示すように
、P型シリコン基板22の表面側に膜厚10,0OOA
のフィールド酸化膜31.31を選択酸化により形成し
た後、表面全域上にゲート絶縁膜形成材料層をなす膜厚
250Aの5i02J123、ゲート電極形成材料層を
なす膜厚3,0OOAのポリシリコン層24及び膜厚的
1μmのホトレジスト層32を順次に形成し、その後、
所要のホトマスクを用い、ステッパーを使用した紫外線
露光、現像を順次に行い、素子形成領域の略中央部上方
にその幅L25を約L5ttmとするホトレジスト層2
5を形成する。
NチャネルのMOS)ランジスタを製造する場合であっ
て、本実施例においては、先ず、第1図Aに示すように
、P型シリコン基板22の表面側に膜厚10,0OOA
のフィールド酸化膜31.31を選択酸化により形成し
た後、表面全域上にゲート絶縁膜形成材料層をなす膜厚
250Aの5i02J123、ゲート電極形成材料層を
なす膜厚3,0OOAのポリシリコン層24及び膜厚的
1μmのホトレジスト層32を順次に形成し、その後、
所要のホトマスクを用い、ステッパーを使用した紫外線
露光、現像を順次に行い、素子形成領域の略中央部上方
にその幅L25を約L5ttmとするホトレジスト層2
5を形成する。
次に、第1図Bに示すように、ホトレジスト層25をマ
スクにし、硝酸とフッ酸の混合液(硝酸:フッ酸=10
0:l)を使用してポリシリコン層24にエツチングを
施し、ホトレジスト層25の下方にゲート電i26を形
成する。この場合、エツチングは、等友釣に進行するの
で、ホトレジスト層25の下方の部分では、ゲート電極
26は、その両側壁部29及び30をテーパ状にエツチ
ングされ、その断面形状を略台形に形成されるが、本実
施例においては、エツチング時間を制御して、かかるゲ
ート電極26の上部の幅L26が約0.5μmとなるよ
うにする。
スクにし、硝酸とフッ酸の混合液(硝酸:フッ酸=10
0:l)を使用してポリシリコン層24にエツチングを
施し、ホトレジスト層25の下方にゲート電i26を形
成する。この場合、エツチングは、等友釣に進行するの
で、ホトレジスト層25の下方の部分では、ゲート電極
26は、その両側壁部29及び30をテーパ状にエツチ
ングされ、その断面形状を略台形に形成されるが、本実
施例においては、エツチング時間を制御して、かかるゲ
ート電極26の上部の幅L26が約0.5μmとなるよ
うにする。
次に、第1図Cに示すように、所定の灰化装置(02プ
ラズマアツシヤ)を使用してホトレジスト層25を除去
した後、続いて、バッファ・フッ酸、即ち、フッ酸とフ
ッ化アンモニウム溶液との混合液(フッ酸:フッ化アン
モニウム溶液=1:15)を使用し、1分間にわたり5
iO2J! 23をエツチングして、ゲート電fi26
の下方にゲート酸化膜33を形成する。
ラズマアツシヤ)を使用してホトレジスト層25を除去
した後、続いて、バッファ・フッ酸、即ち、フッ酸とフ
ッ化アンモニウム溶液との混合液(フッ酸:フッ化アン
モニウム溶液=1:15)を使用し、1分間にわたり5
iO2J! 23をエツチングして、ゲート電fi26
の下方にゲート酸化膜33を形成する。
次に、第1図りに示すように、ゲート電極26をマスク
として、P型シリコン基板22の露出部分に80KeV
のエネルギー条件で5X10”個/Cm2のヒ素イオン
As“を打ち込むようにする。このようにすると、P型
シリコン基板22が露出している部分の表面領域に高濃
度ドレイン領域27A及び高濃度ソース領域28Aが形
成される。また、この場合、P型シリコン基板22に向
かって加速されたし素イオンAs+のうちその一部はゲ
ート電極26に衝突するが、ここに、ゲート電極26の
中央部はその膜厚を例えば300OAと比較的厚く形成
されているので、ゲート電極26に衝突するヒ素イオン
As“のうち、その中央部に衝突するヒ素イオンAs”
は、ゲート電極26に吸収されてしまう、しかしながら
、このゲート電極26は、その断面形状を略台形に形成
され、側壁部29及び30においては、その膜厚が外側
に向かって徐々に薄くなるようにされているので、ゲー
ト電極26に衝突するヒ素イオンAs+のうち、その側
壁部29及び30に衝突するヒ素イオンAs+は、その
膜厚に反比例して、その一部が側壁部29及び30を通
過してP型シリコン基板22に打ち込まれ、低濃度ドレ
イン領域27B及び低濃度ソース領域28Bが形成され
る。
として、P型シリコン基板22の露出部分に80KeV
のエネルギー条件で5X10”個/Cm2のヒ素イオン
As“を打ち込むようにする。このようにすると、P型
シリコン基板22が露出している部分の表面領域に高濃
度ドレイン領域27A及び高濃度ソース領域28Aが形
成される。また、この場合、P型シリコン基板22に向
かって加速されたし素イオンAs+のうちその一部はゲ
ート電極26に衝突するが、ここに、ゲート電極26の
中央部はその膜厚を例えば300OAと比較的厚く形成
されているので、ゲート電極26に衝突するヒ素イオン
As“のうち、その中央部に衝突するヒ素イオンAs”
は、ゲート電極26に吸収されてしまう、しかしながら
、このゲート電極26は、その断面形状を略台形に形成
され、側壁部29及び30においては、その膜厚が外側
に向かって徐々に薄くなるようにされているので、ゲー
ト電極26に衝突するヒ素イオンAs+のうち、その側
壁部29及び30に衝突するヒ素イオンAs+は、その
膜厚に反比例して、その一部が側壁部29及び30を通
過してP型シリコン基板22に打ち込まれ、低濃度ドレ
イン領域27B及び低濃度ソース領域28Bが形成され
る。
このように、本実施例においては、−回のイオン注入工
程で高濃度ドレイン領域27A及び低濃度トレイン領域
27Bからなるドレイン領域27と、高濃度ソース領域
28A及び低濃度ソース領域28Bからなるソース領域
28とが形成される。
程で高濃度ドレイン領域27A及び低濃度トレイン領域
27Bからなるドレイン領域27と、高濃度ソース領域
28A及び低濃度ソース領域28Bからなるソース領域
28とが形成される。
また、この場合、ゲート電極26の上部の幅は、約0.
5μmに形成されているので、低濃度ドレイン領域27
Bと低濃度ソース領域28Bとの間隔、即ち、チャネル
長も約0.5μmに形成される。
5μmに形成されているので、低濃度ドレイン領域27
Bと低濃度ソース領域28Bとの間隔、即ち、チャネル
長も約0.5μmに形成される。
そこで、次に、第1図Eに示すように、表面全域に絶縁
膜として5in2膜34を形成し、このSin。
膜として5in2膜34を形成し、このSin。
膜34に窓35及び36を形成した後、これら窓35及
び36を介してアルミニウムからなるドレイン電極37
及びソース電極38をそれぞれ高濃度ドレイン領域27
A及び高濃度ソース領域28Aにオーミックに接続する
。ここに、LDD構造を有するNチャネルのMOSトラ
ンジスタを得ることができる。
び36を介してアルミニウムからなるドレイン電極37
及びソース電極38をそれぞれ高濃度ドレイン領域27
A及び高濃度ソース領域28Aにオーミックに接続する
。ここに、LDD構造を有するNチャネルのMOSトラ
ンジスタを得ることができる。
かかる本実施例においては、LDD構造を有する。Nチ
ャネルのMOS)ランジスタ(第1図E)を製造するに
際し、ゲート電極26を断面形状略台形に形成しく第1
図A〜B)、その後、このゲート電極26をマスクとし
てイオン注入を行い、ゲート電極26の側壁部29及び
30の下方の半導体基板22の表面領域にそれぞれ低濃
度ドレイン領域27B及び低濃度ソース領域28Bを形
成するようにしているが(第1図C−D)、この場合、
ゲート電極26の側壁部29及び30の水平方向の幅は
、上部面の幅L26で決定され、この上部面の幅L26
は、硝酸とフッ酸の混合液による等方性エツチングの時
間を制御することで、容易に所望の値にすることができ
るので、第2図従来例のように、ゲート電極部14の両
側壁部にサイドウオール状のsio2M18及び19を
形成する場合に比し、その幅にバラツキのない、幅精度
の良好な低濃度ドレイン領域27B及び低濃度ソース領
域28Bを形成することができる。
ャネルのMOS)ランジスタ(第1図E)を製造するに
際し、ゲート電極26を断面形状略台形に形成しく第1
図A〜B)、その後、このゲート電極26をマスクとし
てイオン注入を行い、ゲート電極26の側壁部29及び
30の下方の半導体基板22の表面領域にそれぞれ低濃
度ドレイン領域27B及び低濃度ソース領域28Bを形
成するようにしているが(第1図C−D)、この場合、
ゲート電極26の側壁部29及び30の水平方向の幅は
、上部面の幅L26で決定され、この上部面の幅L26
は、硝酸とフッ酸の混合液による等方性エツチングの時
間を制御することで、容易に所望の値にすることができ
るので、第2図従来例のように、ゲート電極部14の両
側壁部にサイドウオール状のsio2M18及び19を
形成する場合に比し、その幅にバラツキのない、幅精度
の良好な低濃度ドレイン領域27B及び低濃度ソース領
域28Bを形成することができる。
また、本実施例においては、ポリシリコン層24に等方
性エツチングを施して、上部面の幅L26を約0.5μ
mとする断面形状略台形のゲート電極26を形成し、こ
れによって、チャネル長のサブミクロン化を達成してい
るため、ゲート電極26を形成するためのホトレジスト
125は、その幅L25を例えば約1.5μmと大きく
形成できるので、マスク作成が容易であり、且つ、スル
ーブツトが高いという利点を有している紫外線露光を採
用することができ、敢えて、マスク作成に困難性がある
と共にスルーブツトが低いという欠点を有しているX線
露光や、耐ドライエツチング性を満足する適当なホトレ
ジストがなく、また、スループットの低さと共に電子の
散乱によるパターンショートが発生するという欠点を有
している電子ビーム露光を行って、サブミクロン化した
ホトレジスト層を形成する必要がない。
性エツチングを施して、上部面の幅L26を約0.5μ
mとする断面形状略台形のゲート電極26を形成し、こ
れによって、チャネル長のサブミクロン化を達成してい
るため、ゲート電極26を形成するためのホトレジスト
125は、その幅L25を例えば約1.5μmと大きく
形成できるので、マスク作成が容易であり、且つ、スル
ーブツトが高いという利点を有している紫外線露光を採
用することができ、敢えて、マスク作成に困難性がある
と共にスルーブツトが低いという欠点を有しているX線
露光や、耐ドライエツチング性を満足する適当なホトレ
ジストがなく、また、スループットの低さと共に電子の
散乱によるパターンショートが発生するという欠点を有
している電子ビーム露光を行って、サブミクロン化した
ホトレジスト層を形成する必要がない。
したがって、本実施例によれば、特性にバラツキのない
、且つ、そのチャネル長をサブミクロン化したLDD構
造を有するNチャネルのMOS)−ランジスタを極めて
容易に製造することができるという優れた効果がある。
、且つ、そのチャネル長をサブミクロン化したLDD構
造を有するNチャネルのMOS)−ランジスタを極めて
容易に製造することができるという優れた効果がある。
また、本実施例によれば、高濃度ドレイン領域27A及
び低濃度トレイン領域27Bからなるドレイン領域27
と、高濃度ソース領域28A及び低濃度ソース領域28
Bからなるソース領域28を形成するのに、第2図従来
例のように二回にわたるイオン注入工程を必要とせず、
−回のイオン注入工程で足りるようにされているので、
その分、その製造工程を簡略化できるという効果もある
。
び低濃度トレイン領域27Bからなるドレイン領域27
と、高濃度ソース領域28A及び低濃度ソース領域28
Bからなるソース領域28を形成するのに、第2図従来
例のように二回にわたるイオン注入工程を必要とせず、
−回のイオン注入工程で足りるようにされているので、
その分、その製造工程を簡略化できるという効果もある
。
尚、上述の実施例においては、ホトレジスト層25を形
成した後、続いて、このホトレジスト層25をマスクと
してポリシリコン層24に等方性エツチングを施して、
断面形状略台形のゲート電極26を形成するようにして
いるが、この代わりに、ホトレジスト層25を形成した
後、このホトレジスト層25をマスクとしてポリシリコ
ン層24に、先ず、異方性エツチングを施して、ホトレ
ジストNJ25と同一幅のポリシリコン層を形成し、そ
の後において、このポリシリコン層に等方性エツチング
を施し、これによって、断面形状略台形のゲート電極2
6を形成するようにしても良い。
成した後、続いて、このホトレジスト層25をマスクと
してポリシリコン層24に等方性エツチングを施して、
断面形状略台形のゲート電極26を形成するようにして
いるが、この代わりに、ホトレジスト層25を形成した
後、このホトレジスト層25をマスクとしてポリシリコ
ン層24に、先ず、異方性エツチングを施して、ホトレ
ジストNJ25と同一幅のポリシリコン層を形成し、そ
の後において、このポリシリコン層に等方性エツチング
を施し、これによって、断面形状略台形のゲート電極2
6を形成するようにしても良い。
また、上述の実施例においては、ホトレジスト層25を
除去した後、ヒ素イオンA、+をイオン注入してドレイ
ン領域27及びソース領域28を形成するようにしてい
るが、この代わりに、ホトレジスト層25を除去する前
に、ヒ素イオンA、+をイオン注入してドレイン領域2
7及びソース領域28を形成するようにしても良い。
除去した後、ヒ素イオンA、+をイオン注入してドレイ
ン領域27及びソース領域28を形成するようにしてい
るが、この代わりに、ホトレジスト層25を除去する前
に、ヒ素イオンA、+をイオン注入してドレイン領域2
7及びソース領域28を形成するようにしても良い。
また、上述の実施例においては、L D D rs造を
有するNチャネルのMOS)ランジスタを製造する場合
について述べたが、本発明は、LDD構造を有するPチ
ャネルのMOS)−ランジスタを製造する場合にも適用
することができ、この場合にも、上述同様の作用効果を
得ることができる。
有するNチャネルのMOS)ランジスタを製造する場合
について述べたが、本発明は、LDD構造を有するPチ
ャネルのMOS)−ランジスタを製造する場合にも適用
することができ、この場合にも、上述同様の作用効果を
得ることができる。
[発明の効果]
以上のように、本発明によれば、LDD構造を有するM
OSトランジスタを製造するに際し、等方性エツチング
によってゲート電極を断面形状略台形に形成し、このゲ
ート電極をマスクとして半導体基板に対して所要不純物
のイオン注入を行い、もって、高濃度ドレイン領域及び
低濃度ドレイン領域からなるドレイン領域と、高濃度ソ
ース領域及び低濃度ソース領域からなるソース領域とを
形成するようにしたことにより、ゲート電極を形成する
ためのホトレジスト層を形成するのに、X線露光や電子
ビーム露光を行って、かかるホトレジスト層のサブミク
ロン化を図る必要がなく、紫外線露光を行えば足りるに
も拘らず、第2図従来例のように、ゲート電極部の両側
壁部にサイドウオール状の5i02膜を形成する場合に
比して、その幅にバラツキのない低濃度ドレイン領域及
び低濃度ソース領域を1μm以下の間隔をもって形成す
ることができるので、特性にバラツ、キのない、且つ、
そのチャネル長をサブミクロン化したLDD構造を有す
るMOSトランジスタを極めて容易に製造することがで
きるという優れた効果がある。
OSトランジスタを製造するに際し、等方性エツチング
によってゲート電極を断面形状略台形に形成し、このゲ
ート電極をマスクとして半導体基板に対して所要不純物
のイオン注入を行い、もって、高濃度ドレイン領域及び
低濃度ドレイン領域からなるドレイン領域と、高濃度ソ
ース領域及び低濃度ソース領域からなるソース領域とを
形成するようにしたことにより、ゲート電極を形成する
ためのホトレジスト層を形成するのに、X線露光や電子
ビーム露光を行って、かかるホトレジスト層のサブミク
ロン化を図る必要がなく、紫外線露光を行えば足りるに
も拘らず、第2図従来例のように、ゲート電極部の両側
壁部にサイドウオール状の5i02膜を形成する場合に
比して、その幅にバラツキのない低濃度ドレイン領域及
び低濃度ソース領域を1μm以下の間隔をもって形成す
ることができるので、特性にバラツ、キのない、且つ、
そのチャネル長をサブミクロン化したLDD構造を有す
るMOSトランジスタを極めて容易に製造することがで
きるという優れた効果がある。
また、本発明によれば、高濃度ドレイン領域及び低濃度
トレイン領域からなるドレイン領域と、高濃度ソース領
域及び低濃度ソース領域からなるソース領域を形成する
のに、第2図従来例のように二回にわたるイオン注入工
程を必要とせず、−回のイオン注入工程で足りるように
されているので、その分、その製造工程を簡略化するこ
とができるという効果もある。
トレイン領域からなるドレイン領域と、高濃度ソース領
域及び低濃度ソース領域からなるソース領域を形成する
のに、第2図従来例のように二回にわたるイオン注入工
程を必要とせず、−回のイオン注入工程で足りるように
されているので、その分、その製造工程を簡略化するこ
とができるという効果もある。
第1図Aないし第1図Eは本発明の一実施例であるLD
D構造を有するNチャネルMOS)ランジスタの製造工
程を示す図、第2図Aないし第2図GはLDDi造を有
するNチャネルMOS)ランジスタの従来の製造工程を
示す図である。 22・・・・・・P型シリコン基板 23・・・・・・SiO□層 24・・・・・・ポリシリコン層 25・・・・・・ホトレジスト層 26・・・・・・ゲート電極 27・・・・・・ドレイン領域 27A・・・高濃度ドレイン領域 27B・・・低濃度ドレイン領域 28・・・・・・ソース領域 28A・・・高濃度ソース領域 28B・・・低濃度ソース領域
D構造を有するNチャネルMOS)ランジスタの製造工
程を示す図、第2図Aないし第2図GはLDDi造を有
するNチャネルMOS)ランジスタの従来の製造工程を
示す図である。 22・・・・・・P型シリコン基板 23・・・・・・SiO□層 24・・・・・・ポリシリコン層 25・・・・・・ホトレジスト層 26・・・・・・ゲート電極 27・・・・・・ドレイン領域 27A・・・高濃度ドレイン領域 27B・・・低濃度ドレイン領域 28・・・・・・ソース領域 28A・・・高濃度ソース領域 28B・・・低濃度ソース領域
Claims (1)
- 【特許請求の範囲】 半導体基板上にゲート絶縁膜形成材料層、ゲート電極
形成材料層及び所要パターンのホトレジスト層を順次に
形成する工程と、 該ホトレジスト層をマスクとして上記ゲート電極形成材
料層に等方性エッチングを施して、断面形状略台形を有
するゲート電極を形成する工程と、該ゲート電極をマス
クにして、上記半導体基板に所要の不純物をイオン注入
して、ドレイン領域及びソース領域を形成する工程とを 含むLDD構造を有する絶縁ゲート型電界効果トランジ
スタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1531488A JPH01189964A (ja) | 1988-01-26 | 1988-01-26 | Ldd構造を有する絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1531488A JPH01189964A (ja) | 1988-01-26 | 1988-01-26 | Ldd構造を有する絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01189964A true JPH01189964A (ja) | 1989-07-31 |
Family
ID=11885321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1531488A Pending JPH01189964A (ja) | 1988-01-26 | 1988-01-26 | Ldd構造を有する絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01189964A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5597752A (en) * | 1994-08-27 | 1997-01-28 | Nec Corporation | Method for manufacturing LDD type semiconductor device with complete self-alignment |
US5661048A (en) * | 1995-03-21 | 1997-08-26 | Motorola, Inc. | Method of making an insulated gate semiconductor device |
-
1988
- 1988-01-26 JP JP1531488A patent/JPH01189964A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5597752A (en) * | 1994-08-27 | 1997-01-28 | Nec Corporation | Method for manufacturing LDD type semiconductor device with complete self-alignment |
US5661048A (en) * | 1995-03-21 | 1997-08-26 | Motorola, Inc. | Method of making an insulated gate semiconductor device |
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